JP2009149036A5 - - Google Patents

Claims (11)

1. 複数の記録素子を備えたヘッド素子基板であって、
   記録データのビット間に、駆動パルス幅データのビットが介在した入力データを受信する受信端子と、
   前記受信端子により受信した入力データから前記記録データを分離する分離手段と、
   前記受信端子により受信した入力データから前記駆動パルス幅データを分離し、前記複数の記録素子の通電期間を規定する駆動パルス幅信号を発生させる信号発生手段とを有し、
   前記分離手段により分離された前記記録データ及び前記信号発生手段により発生させた駆動パルス幅信号に基いて前記複数の記録素子を駆動させることを特徴とするヘッド素子基板。
2. 前記駆動パルス幅信号のアクティブ状態を決定するための、立ち上がりエッジと立下りエッジとの時間差は、前記立ち上がりエッジを決めるために用いられる前記駆動パルス幅データのビットと、前記立下りエッジを決めるために用いられる前記駆動パルス幅データのビットと、の時間差と実質的に等しいことを特徴とする請求項１に記載のヘッド素子基板。
3. 前記入力データは、記録データ及び駆動パルス幅データがそれぞれ周期的に配列しており、
   前記分離手段は、前記受信端子により受信した入力データと、前記記録データの配列周期に同期するクロックとを用いて、前記記録データを分離することを特徴とする請求項１または請求項２に記載のヘッド素子基板。
4. 前記分離手段はシフトレジスタを用いて構成されていることを特徴とする請求項３に記載のヘッド素子基板。
5. 前記入力データは、記録データ及び駆動パルス幅データがそれぞれ周期的に配列しており、
   前記信号発生手段は、前記受信端子により受信した入力データと、前記駆動パルス幅データの配列周期に同期するクロックとを用いて前記駆動パルス幅データを分離し、前記駆動パルス幅信号を発生させることを特徴とする請求項１乃至４に記載のヘッド素子基板。
6. 前記信号発生手段はフリップフロップ回路を用いて構成されていることを特徴とする請求項１乃至５に記載のヘッド素子基板。
7. 他の受信端子はクロックを受信し、
   前記他の受信手段により受信したクロックに基いて、前記記録データと前記駆動パルス幅データのそれぞれの配列周期に同期する複数のクロックを発生させるクロック発生回路を有することを特徴とする請求項１乃至６に記載のヘッド素子基板。
8. 前記クロック発生回路はフリップフロップ回路を用いて構成されることを特徴とする請求項７に記載のヘッド素子基板。
9. 前記入力データは、一対の信号で構成される低電圧差動信号であり、該低電圧差動信号は、差動信号受信部によって１つの信号となることを特徴とする請求項１乃至８に記載のヘッド素子基板。
10. 請求項１乃至９に記載のヘッド素子基板が配置されていることを特徴とする記録ヘッド。
11. 請求項１０に記載の記録ヘッドを搭載可能な記録装置であって、
    前記駆動パルス幅信号と前記記録データとを生成する生成手段と、
    前記駆動パルス幅信号をデジタル化した駆動パルス幅データのビットと前記記録データのビットとを多重化して前記入力データを生成する多重化手段と、 前記多重化手段によって生成された前記入力データを前記記録ヘッドに送信する送信手段とを有することを特徴とする記録装置。