JP2009134116A - 表示装置及びその製造方法 - Google Patents

Abstract

【課題】表示品質の優れた表示装置及びその製造方法を提供すること。
【解決手段】本発明にかかる表示装置は、ＴＦＴ１０８を有する画素１０５を複数備える。そして、ゲート電極７と、ゲート電極７と異なるレイヤーに形成されたソース・ドレイン電極１４、１５と、複数の画素１０５に亘って延在し、ゲート電極７及びソース・ドレイン電極１４、１５と異なるレイヤーに形成され、ソース電極１４と電気的に接続される電源供給配線９と、電源供給配線９上に形成された平坦化膜１６と、平坦化膜１６上に形成されたアノード電極１８と、アノード電極１８上に形成され、上面視にて電源供給配線９の外側で、アノード電極１８上に開口部２４を有する分離膜１９と、開口部２４においてアノード電極１８上に形成された電界発光層２０と、電界発光層２０上に形成されたカソード電極２１とを備える。
【選択図】図３

Description

本発明は、表示装置及びその製造方法に関する。

有機ＥＬ素子とは、陽極電極（アノード電極ともいう）と陰極電極（カソード電極ともいう）との間に、有機ＥＬ層を含む電界発光層を挟んだ構造を基本構成とするものである。アノード電極とカソード電極の間に電圧を加えることで、アノード電極側から正孔（ホール）が、カソード電極側から電子が注入されることによって有機ＥＬ層の発光が得られる。

このような有機ＥＬ素子を用いた表示装置である有機電界発光型表示装置（有機ＥＬ表示装置）は、スイッチング素子として薄膜トランジスタ（以後、ＴＦＴと呼ぶ）が配置されたＴＦＴアクティブマトリックス基板を備える。そして、ＴＦＴアクティブマトリックス基板上には、表示領域の各画素に有機ＥＬ素子が形成された構造を有している。有機ＥＬ素子は、アノード電極、電界発光層、カソード電極がこの順に積層された構造を有している。このような有機ＥＬ表示装置の構成は、例えば特許文献１〜５に開示されている。

従来からの一般的な有機ＥＬ表示装置は、下面発光型（ボトムエミッション型）とよばれる構造のものが用いられている。ボトムエミッション型構造では、ガラス等の透明絶縁性基板上にＴＦＴや有機ＥＬ素子が形成されている。そして、有機ＥＬ素子の有機ＥＬ層から発生した光を裏側、つまり透明絶縁性基板側に放射させる方式で表示を行う。そして、放射された光は、ＴＦＴ等が形成されていない領域から出射される。

しかしながら、ボトムエミッション型では、基板上のＴＦＴパターンや配線パターン、あるいは駆動用回路パターン等が形成された領域では光を透過させることができない。このため、有効な発光面積が少なくなってしまうという問題がある。これらの問題を解決するために、発光面積を広く取ることのできる上面発光型（トップエミッション型）と呼ばれる構造のものが開発されている。

トップエミッション型構造では、カソード電極が透明電極で形成されている。そして、このカソード電極を介して有機ＥＬ層で発生した光を透明絶縁性基板上部へ放射させている。さらに、トップエミッション型構造では、アノード電極が光反射性を有する金属材料で形成されている。このため、有機ＥＬ層で発生した光をカソード電極を介して透明絶縁性基板上部へ放射させる際に、この金属材料による反射光も同時に透明絶縁性基板上部へ放射させることができ、明るい表示画像を得ることができる。

トップエミッション型の有機ＥＬ素子では、各画素のアノード電極毎に有機樹脂膜等で隔壁（以下、分離膜と呼ぶ）を設けて各画素を分離する。そして、分離膜に開口部を設けた後、その開口部にホール輸送層、発光層、電子輸送層を含む有機ＥＬ層を、蒸着やインクジェット法を用いて形成する。さらに、カソード電極としてＩＴＯ（Indium Tin Oxide）などの透明電極膜を形成する構造をとる。
特開２００１−２９１５９５号公報 特開２００３−７７６８１号公報 特開２００３−２８８９９３号公報 特開２００４−３１３２４号公報 特開２００１−３１８６２４号公報

上記のような有機ＥＬ表示装置において、その表示品質はまだ充分ではなく、ショートモードによる故障（以下、ショートモード故障という）やダークスポットと呼ばれる黒点欠陥が発生し、歩留りの低下を招いている。特にカソード電極とアノード電極との間の電界発光層に欠損部分が存在する事によって発生するショートモード故障では、その画素は非点灯となり、黒点欠陥として視認される。このようなカソード電極／アノード電極間のショートは、分離膜端や下層に形成した素子段差の大きな箇所で発生している事が、本発明者らの解析によって明らかとなっている。特に、有機樹脂からなる平坦化膜は、下層に形成した素子の凹凸の影響を受け、表面にうねりを有している。このため、素子段差の大きな箇所では、平坦化膜のうねりがおおきくなる。そして、平坦化膜上のＥＬ蒸着層の膜付きが薄く、カソード電極／アノード電極間のショートにつながっていると考えられる。従って、従来の有機ＥＬ表示装置では、表示品質が低下するという問題点があった。

また、特許文献５には、ゲート配線とソース配線とを同一レイヤーで形成し、ソース・ドレイン電極をこれらの配線と異なるレイヤーに形成した表示装置が開示されている。しかし、このような構成では、ゲート配線とソース配線との交差部でいずれか一方の配線を分断し、上層でブリッジさせる必要がある。このため、多くの接続部が必要となり、表示品質が低下するという問題点があった。

本発明は、上記のような課題に対してなされたものであり、表示品質の優れた表示装置及びその製造方法を提供することを目的とする。

本発明にかかる表示装置は、ＴＦＴを有する画素を複数備える表示装置であって、ゲート電極と、前記ゲート電極と異なるレイヤーに形成されたソース・ドレイン電極と、複数の前記画素に亘って延在し、前記ゲート電極及び前記ソース・ドレイン電極と異なるレイヤーに形成され、ソース電極と電気的に接続される配線と、前記配線上に形成された平坦化膜と、前記平坦化膜上に形成された第１の電極と、前記第１の電極上に形成され、上面視にて前記配線の外側で、前記第１の電極上に開口部を有する分離膜と、前記開口部において前記第１の電極上に形成された発光層と、前記発光層上に形成された第２の電極とを備えるものである。

また、本発明にかかる表示装置の製造方法は、ＴＦＴを有する画素を複数備える表示装置の製造方法であって、ゲート電極を形成する工程と、前記ゲート電極上に、ソース・ドレイン電極と、複数の画素に亘って延在する配線を互いに異なるレイヤーに形成する工程と、前記配線上に、平坦化膜を形成する工程と、前記平坦化膜上に第１の電極を形成する工程と、上面視にて前記配線の外側で、前記第１の電極上に開口部を有する分離膜を、前記第１の電極上に形成する工程と、前記開口部において前記第１の電極上に発光層を形成する工程と、前記発光層上に第２の電極を形成する工程とを備える方法である。

本発明によれば、表示品質の優れた表示装置及びその製造方法を得ることができる。

実施の形態．
まず、本実施の形態にかかる表示装置及びその製造方法について説明する前に、ＴＦＴアクティブマトリックス基板（ＴＦＴアレイ基板）について図１を用いて説明する。図１は、ＴＦＴアレイ基板の構成を示す平面模式図である。ＴＦＴアレイ基板には、スイッチング素子として薄膜トランジスタ（ＴＦＴ）が用いられる。ＴＦＴアレイ基板は、液晶表示装置やＥＬ表示装置（電界発光型表示装置）等の平面型表示装置（フラットパネルディスプレイ）に用いられる。また、ＥＬ表示装置には、例えば有機ＥＬ表示装置、無機ＥＬ表示装置がある。なお、以下に説明する実施の形態で用いられる説明図において、同一又は相当部分には同一の符号を付して説明を省略する。

ＴＦＴアレイ基板１００には、表示領域１０１と表示領域１０１を囲むように設けられた額縁領域１０２とが設けられている。この表示領域１０１には、複数のゲート信号線（走査信号配線）１０９、複数のソース信号線（表示信号配線）１１０、及び複数の電源供給配線９が形成されている。複数のゲート信号線１０９は平行に設けられている。同様に、複数のソース信号線１１０及び複数の電源供給配線９は平行に設けられている。また、ソース信号線１１０と電源供給配線９は、交互に設けられる。ゲート信号線１０９と、ソース信号線１１０及び電源供給配線９とは、互いに交差するように形成されている。ゲート信号線１０９と、ソース信号線１１０及び電源供給配線９とは直交している。そして、隣接するゲート信号線１０９と、ソース信号線１１０及び電源供給配線９とで囲まれた領域が画素１０５となる。従って、ＴＦＴアレイ基板１００では、画素１０５がマトリクス状に配列される。

さらに、ＴＦＴアレイ基板１００の額縁領域１０２には、走査信号駆動回路１０３と表示信号駆動回路１０４とが設けられている。ゲート信号線１０９は、表示領域１０１から額縁領域１０２まで延設されている。そして、ゲート信号線１０９は、ＴＦＴアレイ基板１００の端部で、走査信号駆動回路１０３に接続される。ソース信号線１１０も同様に表示領域１０１から額縁領域１０２まで延設されている。そして、ソース信号線１１０は、ＴＦＴアレイ基板１００の端部で、表示信号駆動回路１０４と接続される。走査信号駆動回路１０３の近傍には、外部配線１０６が接続されている。また、表示信号駆動回路１０４の近傍には、外部配線１０７が接続されている。外部配線１０６、１０７は、例えば、ＦＰＣ（Flexible Printed Circuit）などの配線基板である。

外部配線１０６、１０７を介して走査信号駆動回路１０３、及び表示信号駆動回路１０４に外部からの各種信号が供給される。走査信号駆動回路１０３は外部からの制御信号に基づいて、ゲート信号（走査信号）をゲート信号線１０９に供給する。このゲート信号によって、ゲート信号線１０９が順次選択されていく。表示信号駆動回路１０４は外部からの制御信号や、表示データに基づいて表示信号（表示電圧）をソース信号線１１０に供給する。電圧供給配線９には、駆動電流が供給される。これにより、表示電圧に応じた駆動電流を各画素１０５に供給することができる。なお、走査信号駆動回路１０３と表示信号駆動回路１０４は、ＴＦＴアレイ基板１００上に配置される構成に限られるものではない。例えば、ＴＣＰ（Tape Carrier Package）により駆動回路を接続してもよい。

画素１０５内には、少なくとも２つのＴＦＴと１つの保持容量（不図示）が形成されている。ＴＦＴはソース信号線１１０とゲート信号線１０９の交差点近傍に配置される。このＴＦＴは、例えばスイッチング（ＳＷ）用ＴＦＴである。ＳＷ用ＴＦＴには、駆動用のＴＦＴ１０８と保持容量が並列に接続されている。また、駆動用のＴＦＴ１０８には画素電極及び電源供給配線９が接続される。ＳＷ用ＴＦＴが駆動用のＴＦＴ１０８及び保持容量に表示電圧を供給する。保持容量は、供給された表示電圧を一定時間保持し、駆動用のＴＦＴ１０８のオン状態を一定時間保持することができる。そして、駆動用のＴＦＴ１０８が画素電極に表示電圧に応じた駆動電流を供給する。すなわち、ゲート信号線１０９からのゲート信号によって、スイッチング用ＴＦＴがオンされる。これにより、ソース信号線１１０から、スイッチング用ＴＦＴのドレイン電極に接続された駆動用のＴＦＴ１０８に表示電圧が印加される。そして、駆動用のＴＦＴ１０８は、表示電圧に応じた駆動電流を画素電極に供給する。

有機ＥＬ表示装置の場合、ＴＦＴアレイ基板１００上に、画素電極であるアノード電極、対向電極であるカソード電極が設けられている。また、アノード電極とカソード電極との間には、電界発光層が配置される。なお、画素電極をカソード電極、対向電極をアノード電極としてもよい。画素電極をアノード電極とするか、カソード電極とするかは、光学的な設計により適宜選択する。

アノード電極とカソード電極との間に電流を供給することによって、アノード電極からは正孔（ホール）が、カソード電極からは電子がそれぞれ有機ＥＬ層に注入されて再結合する。その際に生ずるエネルギーにより有機ＥＬ層内の発光性化合物の分子が励起される。励起された分子は基底状態に失活し、その過程において有機ＥＬ層が発光する。そして、有機ＥＬ層から発光された光は、視認側に出射する。各画素１０５が駆動回路からの信号に従って有機ＥＬ層の発光量を制御することによって、表示領域は画像表示を行う。

次に、本発明にかかる表示装置の一例としてアクティブマトリクス方式のトップエミッション型構造の有機ＥＬ表示装置について図２及び図３を用いて説明する。図２は、ＴＦＴアレイ基板１００の画素の構成を示す平面模式図である。つまり、図１における１画素を拡大した平面模式図である。図３は、ＴＦＴアレイ基板１００の構成を示す断面模式図である。なお、説明を簡単にするため、ＴＦＴとして、駆動用のＴＦＴ１０８のみを示す。

第１絶縁性基板１上に、透過性の第１下地膜２、第２下地膜３の積層構造からなる下地膜が形成される。第１絶縁性基板１としては、ガラスや石英基板等の透明絶縁性基板を用いることができる。そして、下地膜の上層には、島状の多結晶半導体膜４が形成される。これは、非晶質半導体膜にレーザー光を照射することにより形成されている。また、多結晶半導体膜４には、不純物を含む導電性領域があり、これがソース領域４ａ、ドレイン領域４ｃである。さらに、多結晶半導体膜４は、不純物を含む導電性領域の一部に下部電極４ｄを有する。また、多結晶半導体膜４のソース・ドレイン領域に挟まれる領域がチャネル領域４ｂである。

さらに、多結晶半導体膜４を覆うようにゲート絶縁膜５が形成される。そして、チャネル領域４ｂと対向して、ゲート絶縁膜５上にゲート電極７が形成される。なお、ゲート電極７は、後述するコンタクトホール１１、１２の間を通るように形成されている。ゲート電極７は、ゲート信号線１０９と同一レイヤーに形成される。また、下部電極４ｄと対向して、ゲート絶縁膜５上に上部電極８が形成される。そして、ゲート絶縁膜５を誘電体絶縁膜として、下部電極４ｄと上部電極８とがコンデンサを形成する。このように、ゲート絶縁膜５、下部電極４ｄ、及び上部電極８は、保持容量となる。これにより、駆動用のＴＦＴ１０８のオン状態を一定時間保持することができる。そして、後述するアノード電極１８に印加される電圧を一定時間保持することができる。

そして、ゲート電極７及び上部電極８を覆うように、第１層間絶縁膜６が形成される。第１層間絶縁膜６上には、電源供給配線９が形成される。電源供給配線９は、電源電圧の端子と接続され、電源電圧を後述するソース電極１４に供給する配線である。また、電源供給配線９は、複数の画素１０５に配置されるそれぞれのＴＦＴ１０８に電源電圧を供給する。換言すると、電源供給配線９は、複数の画素１０５に亘って形成される。また、電源供給配線９は、ソース信号線１１０と同一レイヤーで形成される。電源供給配線９は、膜厚が厚く、表面に大きな段差を有する。具体的には、電源供給配線９の膜厚は、少なくとも後述するソース・ドレイン電極の膜厚より厚くなっている。電源供給配線９は、第１層間絶縁膜６を介してゲート電極７の上層に形成される。すなわち、電源供給配線９とゲート電極７は、第１層間絶縁膜６を介して交差する。電源供給配線９は、隣接するアノード電極１８の間を通るように形成されている。そして、電源供給配線９及び第１層間絶縁膜６を覆うように、第２層間絶縁膜１０が形成される。

ソース領域４ａ、ドレイン領域４ｃに対応する第１層間絶縁膜６、第２層間絶縁膜１０、及びゲート絶縁膜５には、コンタクトホール１１、１２がそれぞれ設けられている。また、電源供給配線９上の第２層間絶縁膜１０には、コンタクトホール１３が設けられている。なお、電源供給配線９は一部が幅広に形成されており、コンタクトホール１３は、電源供給配線９の幅広の部分の上に設けられる。そして、第２層間絶縁膜１０上には、ソース電極１４及びドレイン電極１５が形成されている。ソース電極１４は、コンタクトホール１１を介してソース領域４ａに接続される。さらに、ソース電極１４は、コンタクトホール１３を介して電源供給配線９と接続される。これにより、電源供給配線９からの駆動電流がソース領域４ａに供給される。また、ドレイン電極１５は、コンタクトホール１２を介してドレイン領域４ｃに接続される。ソース電極１４及びドレイン電極１５は、多結晶半導体膜４の外側まで延設されている。具体的には、ソース電極１４は、多結晶半導体膜４上からはみ出して電源供給配線９上まで延設されている。

そして、ソース電極１４及びドレイン電極１５を覆うように、平坦化膜１６が形成されている。平坦化膜１６は、段差を有する電源供給配線９のパターン上に形成されている。このため、平坦化膜１６は、電源供給配線９の段差により、表面に凹凸を有する。ドレイン電極１５上の平坦化膜１６には、コンタクトホール１７が形成されている。そして、平坦化膜１６上には、第１の電極であるアノード電極１８が形成されている。アノード電極１８として光反射性を有する材料を用いることにより、アノード電極１８によって反射した光が、有機ＥＬ表示装置の上部へ出射する。また、アノード電極１８は、平坦化膜１６に形成されたコンタクトホール１７によって、ドレイン電極１５に接続される。

そして、平坦化膜１６上には、分離膜１９が形成される。分離膜１９は、上面視にて電源供給配線９の外側において、アノード電極１８上に開口部２４を有する。また、開口部２４は、電源供給配線９と同一レイヤーに形成される他の配線の外側に形成される。ここで他の配線とは、複数の画素１０５に亘って延在し、スイッチング用ＴＦＴのソース電極と電気的に接続されるソース信号線１１０等である。具体的には、図２に示される枠状の破線内には、分離膜１９が形成されておらず、分離膜１９の開口部２４となっている。そして、破線外には、分離膜１９やソース信号線１１０が形成されている。すなわち、図２において、分離膜１９の開口部２４の外側に、電源供給配線９やソース信号線１１０が形成される。このように、少なくとも、電源供給配線９やソース信号線１１０の上には、分離膜１９を形成する。このため、電源供給配線９やソース信号線１１０と、その上層の導電膜（例えばカソード電極２１）との間隔が広くなり、カップリング容量を低減することができる。これにより、表示品質が向上する。

また、開口部２４は、多結晶半導体膜４、ゲート絶縁膜５、ゲート電極７、ソース電極１４、ドレイン電極１５等から形成されるＴＦＴ１０８上に設けられる。具体的には、分離膜１９の開口部２４の内側にＴＦＴ１０８が形成されており、ソース電極１４、ドレイン電極１５、及び多結晶半導体膜４が開口部２４の外側まで延設されている。また、開口部２４外側の多結晶半導体膜４部分は下部電極４ｄである。また、コンタクトホール１１、１２上には、分離膜１９が形成されていない。つまり、コンタクトホール１１、１２上に開口部２４が形成されている。そして、コンタクトホール１１、１２の外側に分離膜１９が形成されている。なお、分離膜１９の下には、コンタクトホール１３、１７が形成されている。

分離膜１９の開口部２４において、アノード電極１８上には、ホール輸送層２０ａ、有機ＥＬ層２０ｂ、電子輸送層２０ｃが順次積層された電界発光層２０が形成されている。また、分離膜１９及び発光層としての電界発光層２０の上には、第２の電極であるカソード電極２１が形成される。カソード電極２１としては、ＩＴＯ膜等の透明導電膜を用いることができる。これにより、電界発光層２０によって発光された光が、カソード電極２１を透過して、有機ＥＬ表示装置の上部に出射する。つまり、分離膜１９の開口部２４には、アノード電極１８、電界発光層２０、カソード電極２１が順次積層した有機ＥＬ素子が形成されている。そして、アノード電極１８とカソード電極２１が交差する位置、つまり有機ＥＬ素子が形成されている位置が画素１０５となる。すなわち、分離膜１９の開口部２４は、画素１０５を画定する役割を果たしている。

そして、カソード電極２１上には、接着層（不図示）が形成され、接着層上の第２絶縁性基板（不図示）を接着する。なお、第２絶縁性基板としては、ガラスや石英基板等の透明絶縁性基板を用いることができる。第２絶縁性基板が透過性を有することにより、電界発光層２０によって発光された光が第２絶縁性基板を透過して出射される。本実施の形態にかかる表示装置は、以上のように構成される。

本実施の形態の表示装置によれば、電源供給配線９、ソース・ドレイン電極、ゲート電極７をそれぞれ異なるレイヤーに形成する。電源供給配線９とソース・ドレイン電極とを異なるレイヤーに形成することにより、電源供給配線９を厚く形成したとしても、ソース・ドレイン電極を薄膜化させることができる。そして、上面視にて、大きな段差を有する電源供給配線９の外側に、分離膜１９の開口部２４を設けることにより、開口部２４の底面は、うねりがほとんどなく、底面を略平坦にすることができる。従って、開口部２４に形成される電界発光層２０の欠損を抑制することができ、電界発光層２０を挟むカソード電極２１／アノード電極１８間のショートを抑制することができる。そして、このショートモードによる故障による画素１０５の非点灯が抑制され、表示特性を向上させることができる。

また、本実施の形態の表示装置は、電源供給配線９とゲート電極７とを異なるレイヤーに形成する。すなわち、ソース信号線１０９とゲート信号線１１０とを異なるレイヤーに形成する。これにより、接続部を少なくすることができ、レイアウト面積及び素子密度を低減させることができる。さらには、高精細化を実現することもできる。例えば、ソース信号線とゲート信号線とを同一レイヤーで形成した場合、直接多結晶半導体膜のソース領域に接続することができないので、異なるレイヤーに形成した導電膜でブリッジさせる構成となる。すなわち、ソース信号線をソース信号線と異なるレイヤーに形成されたソース電極によってソース領域に接続する。

また、ソース信号線とゲート信号線とは必ず交差する。このため、交差部においては、絶縁を保つために、ソース信号線とゲート信号線とを絶縁膜を介して交差させる必要がある。しかし、上記のように、ソース信号線とゲート信号線が同一のレイヤーで形成される場合、交差部においてこれらの配線が接続されてしまう。このため、例えば交差部でソース信号線又はゲート信号線を分断して、分断されたソース信号線同士又はゲート信号線同士を上層の導電膜でブリッジさせる必要がある。具体的には、絶縁膜を介して導電膜と信号線とを異なるレイヤーに形成する。そして、交差部において、絶縁膜にコンタクトホールを形成し、導電膜と信号線とを接続する接続部を２箇所設ける。このように、コンタクトホールを形成する領域を配線上に多数設ける必要があり、レイアウト面積が大きくなる。また、接続部が極端に多くなり、素子密度が非常に高くなる。さらに、高精細化に対応することが困難となる。本実施の形態の表示装置によれば、このような問題が改善される。

また、有機ＥＬ表示装置は、素子間を電気的に接続するブリッジ電極を開口部２４に有する。ここで、ブリッジ電極等の構成の一例について図４を参照して説明する。図４（ａ）は、ブリッジ電極等の構成を示した上面模式図である。図４（ｂ）は、ブリッジ電極等の構成を示した断面模式図である。なお、図４において、平坦化膜１６、アノード電極１８、分離膜１９等は、図示を省略している。

ＴＦＴは、上記したスイッチング用ＴＦＴや駆動用のＴＦＴ１０８の他に多数存在する。これらのＴＦＴは、すべて同じ工程で製造される。すなわち、これらのＴＦＴにおいて、共通する構成要素は、同一レイヤーに形成される。例えば、これらのＴＦＴが有するゲート電極は、全て同一レイヤーに形成される。そして、ＴＦＴ同士（図４（ｂ）ではＴＦＴ３０及びＴＦＴ４０）を、ブリッジ電極３３によって電気的に接続する。具体的には、ブリッジ電極３３が形成されるレイヤーと、ゲート電極３１、４１が形成されるレイヤーとの間には、第１層間絶縁膜６、第２層間絶縁膜１０が形成される。すなわち、ブリッジ電極３３とゲート電極３１、４１とは異なるレイヤーに形成される。そして、ブリッジ電極３３とゲート電極３１とは、第１層間絶縁膜６、第２層間絶縁膜１０に形成されたコンタクトホールを介して接続される。同様に、ブリッジ電極３３とゲート電極４１も接続され、ブリッジ電極３３を介して、ゲート電極３１、４１は電気的に接続される。そして、ＴＦＴ３０のソース・ドレイン領域３２と、ＴＦＴ３１のソース・ドレイン領域４２もブリッジ電極３３によって電気的に接続される。

次に、ブリッジ電極等の構成の他の例について図５を参照して説明する。図５は、ブリッジ電極等の他の構成を示した断面模式図である。なお、図５において、平坦化膜１６、アノード電極１８、分離膜１９等は、図示を省略している。

ブリッジ電極３３は、ゲート信号線１０９と同一レイヤーに形成された接続電極５０と電源供給配線９を電気的に接続する。具体的には、ブリッジ電極３３が形成されるレイヤーと、電源供給配線９が形成されるレイヤーとの間には、第２層間絶縁膜１０が形成される。また、ブリッジ電極３３が形成されるレイヤーと、接続電極５０が形成されるレイヤーとの間には、第１層間絶縁膜６、第２層間絶縁膜１０が形成される。すなわち、ブリッジ電極３３と、電源供給配線９及び接続電極５０とは、異なるレイヤーに形成される。そして、ブリッジ電極３３と電源供給配線９は、第２層間絶縁膜１０に形成されたコンタクトホールを介して接続される。ブリッジ電極３３と接続電極５０は、第１層間絶縁膜６、第２層間絶縁膜１０に形成されたコンタクトホールを介して接続される。これにより、電源供給配線９と接続電極５０とは、ブリッジ電極３３を介して電気的に接続される。

なお、接続電極５０とは、保持容量を構成するいずれか一方の電極やＴＦＴの各電極などに相当する。また、接続電極５０は、１画素１０５内に形成されていてもよいし、隣接する画素１０５に亘って形成されていてもよい。例えば、図３において、電源供給配線９と上部電極８とをブリッジ電極３３を介して電気的に接続することができる。

上記のようなブリッジ電極３３は、電源供給配線９と異なるレイヤーに形成される。すなわち、素子間を電気的に接続するブリッジ電極３３は、電源供給配線９とは異なるレイヤーに形成される。このため、電源供給配線９を厚く形成したとしても、ブリッジ電極３３を薄膜化させることができる。従って、ブリッジ電極３３を開口部２４下層に形成しても、開口部２４の底面を略平坦にすることができる。つまり、ブリッジ電極３３を上面視にて開口部２４内（図２において破線の内側）に形成しても、開口部２４の底面を略平坦にすることができる。なお、ブリッジ電極３３は、全体が開口部２４内に形成される場合に限らず、少なくとも一部が開口部２４に形成される場合であれば、上記のような構成とすることが好ましい。これにより、上記と同様の効果を奏することができる。

なお、ゲート信号線１０９はソース信号線１１０ほど信号遅延の影響はないため、本実施の形態では、ゲート信号線１０９の膜厚は特に厚くせず、ソース信号線１１０の膜厚を厚くする。すなわち、ソース信号線１１０と同一レイヤーに形成される電源供給配線９の膜厚も厚くなる。しかしながら、例えばパネルサイズが大きい場合等は、ゲート信号線１０９もソース信号線１１０と同様、信号遅延の影響が生じる。このため、ソース信号線１１０と同じく、ゲート信号線１０９の膜厚も厚くする必要がある。この場合、ブリッジ電極３３は、ソース信号線１１０や電源供給配線９のみならず、ゲート信号線１０９とも異なるレイヤーに形成するのが好ましい。すなわち、膜厚が厚い素子を含むレイヤーと異なるレイヤーに、ブリッジ電極３３やソース電極１４を形成するのが好ましい。これにより、開口部２４の底面を略平坦にすることができる。

なお、ここでブリッジ電極３３によって接続される素子とは、例えばＴＦＴを構成する電極、保持容量を構成する電極、複数の画素１０５に亘って形成される配線を含むものとする。すなわち、種々の信号、電圧、電流が供給される電極、配線等を含む。従って、上記の例の他にも、これらの素子を電気的に接続し、開口部２４に形成されるブリッジ電極３３であれば、上記のような構成とすることが好ましい。

次に、上記の構成の有機ＥＬ表示装置の製造方法について図６及び図７を用いて説明する。図６及び図７は、有機ＥＬ表示装置の製造方法を示す断面模式図である。なお、説明を簡単にするため、ｎ型のＴＦＴ１０８のみを示す。

まず、第１絶縁性基板１の主表面上に、プラズマＣＶＤ（Chemical vapor deposition）等の各種ＣＶＤ法を用いて、第１下地膜２、第２下地膜３を順次成膜する。絶縁性基板１としては、ガラスや石英等の光透過性を有する材料からなる絶縁性基板を用いることができる。下地膜としては、光透過性絶縁膜であるＳｉＮ膜やＳｉＯ_２膜等を用いることができる。これを、後に成膜される半導体膜の下地として成膜する。本実施の形態では、ガラス基板上に、ＳｉＮ膜を４０〜６０ｎｍの膜厚に成膜し、さらにＳｉＯ_２膜を１８０〜２２０ｎｍの膜厚で順次成膜する。つまり、下地膜が第１下地膜２としてのＳｉＮ膜と、第２下地膜３としてのＳｉＯ_２膜との積層構造となっている。このような下地膜は、主にガラス基板からのＮａなどの可動イオンが半導体膜へ拡散することを防止する目的で設けられる。また、下地膜は、上記の膜構成や膜厚に限るものではない。

次に、プラズマＣＶＤ等の各種ＣＶＤ法を用いて、下地膜の上に非晶質半導体膜２２を成膜する。すなわち、第２下地膜３の上に、非晶質半導体膜２２を成膜する。本実施の形態では、非晶質半導体膜２２としてアモルファスシリコン膜を用い、３０〜７０ｎｍ、好ましくは４０〜６０ｎｍの膜厚に成膜する。また、第１下地膜２、第２下地膜３、及び非晶質半導体膜２２は、同一装置あるいは同一チャンバ内にて連続的に成膜することが望ましい。これにより、大気雰囲気中に存在するボロンなどの汚染物質が各膜の界面に取り込まれることを防止することができる。

なお、非晶質半導体膜２２の成膜後に、高温中でアニール（熱処理）を行うことが好ましい。本実施の形態では、窒素雰囲気の低真空状態で保持したチャンバ内を４８０℃程度に加熱し、非晶質半導体膜２２を成膜した基板を３０分間保持する。これは、ＣＶＤ法によって成膜した非晶質半導体膜２２の膜中に、多量に含有された水素を低減するために行う。このような処理を行っておくことにより、非晶質半導体膜２２を多結晶化する際に、温度が上昇しても水素の急激な脱離が起こらない。すなわち、非晶質半導体膜２２を多結晶化する際に、非晶質半導体膜２２中の水素突沸によるクラックが発生することを抑制することができ、多結晶化後に生じる表面荒れを抑制することができる。以上の工程により、図６（ａ）に示す構成となる。

次に、非晶質半導体膜２２に向けてレーザ光を照射する。本実施の形態では、レーザ光としてエキシマレーザ（波長３０８ｎｍ）のレーザ光を用いる。レーザ光は、所定の光学系を通して線状のビームプロファイルに変換された後、非晶質半導体膜２２に向けて照射される。このレーザアニール工程によって、非晶質半導体膜２２を多結晶化し、多結晶半導体膜４を形成する。本実施の形態では、非晶質半導体膜２２としてアモルファスシリコン膜を用いたので、レーザアニール工程によって、ポリシリコン膜が形成される。

次に、多結晶半導体膜４上に感光性樹脂であるフォトレジスト膜（不図示）をスピンコート法によって塗布し、塗布したフォトレジスト膜を露光、現像する写真製版法（フォトリソグラフィ法）を行う。これにより、所定の開口パターンを有するフォトレジスト膜が形成される。その後、フォトレジスト膜をマスクとして多結晶半導体膜４をエッチングし、多結晶半導体膜４を所定形状とする。そして、フォトレジスト膜を除去する。これにより、所望の形状に多結晶半導体膜４がパターニングされる。また、多結晶半導体膜４を傾斜させて形成するため、ＲＩＥ（リアクティブ・イオン・エッチング）モードを用いたレジスト後退法によるドライエッチングを実施する。従って、多結晶半導体膜４は、端部にテーパ形状を有する構造となる。

続いてＣＶＤ法などを用いて、多結晶半導体膜４が被覆されるように厚さ１００ｎｍ程度のゲート絶縁膜５を形成する。なお、多結晶半導体膜４パターンの端部をテーパ形状としているため、ゲート絶縁膜５の被覆性が高くなり、初期故障を抑制することができる。ゲート絶縁膜５は、例えば基板温度を約３５０℃に加熱した状態で、ＴＥＯＳガスを流量０．１７Ｐａ・ｍ^３／ｓｅｃ（＝０．１ｓｌｍ）、Ｏ_２ガスを流量８．５Ｐａ・ｍ^３／ｓｅｃ（＝５ｓｌｍ）で真空チャンバ内に導入する。そして、その圧力を１５０Ｐａになるように制御し、パワーを２０００Ｗ投入して、プラズマ放電することにより、酸化シリコン膜を堆積する。以上の工程により、図６（ｂ）に示す構成となる。

そして、ゲート絶縁膜５を介して、多結晶半導体膜４上に、所定の開口パターンを有するフォトレジスト膜２３を形成する。そして、フォトレジスト膜２３をマスクとして、多結晶半導体膜４に不純物元素を導入する。これにより、フォトレジスト膜２３を形成していない領域に対向する多結晶半導体膜４に不純物元素が注入される。ここでは、多結晶半導体膜４のソース領域４ａ、ドレイン領域４ｃ、下部電極４ｄの形成領域に不純物元素が注入される。本実施の形態では、イオンドーピング法を用いて、リンを所定の加速電圧及びドーズ量で多結晶半導体膜４に向けて注入する。多結晶半導体膜４にリンが高濃度に注入されることによって多結晶半導体膜４は抵抗値の低いドープ半導体となる。形成されたドープ半導体は、保持容量の下部電極４ｄとして用いられる。その後、必要に応じてアッシングなどを行い、フォトレジスト膜２３を除去する。以上の工程により、図６（ｃ）に示す構成となる。

次に、スパッタリング法を用いて、ゲート電極７、上部電極８、及びゲート信号線１０９を形成するための金属膜を厚さ２００ｎｍ程度に成膜する。本実施の形態では、金属膜としてモリブデン（Ｍｏ）膜を用いる。そして、上記のような写真製版法、エッチングを用いて、金属膜を所望の形状にパターニングして、ゲート電極７、上部電極８、及びゲート信号線１０９が形成される。なお、ゲート電極７は、ゲート絶縁膜５を介して、チャネル領域４ｂ上に形成される。また、上部電極８は、ゲート絶縁膜５を介して、下部電極４ｄ上に形成される。

そして、ゲート電極７をマスクとして、多結晶半導体膜４に不純物元素を導入する。本実施の形態では、イオンドーピング法を用いて、リンを所定の加速電圧及びドープ量で多結晶半導体膜４に向けて注入する。これにより、ゲート電極７を形成していない領域に対向する多結晶半導体膜４に不純物元素が注入される。そして、不純物元素がドーピングされていないチャネル領域４ｃと、高濃度の不純物元素がドーピングされたソース・ドレイン領域４ａ、４ｃが形成される。すなわち、多結晶半導体膜４において、ゲート電極７下に存在する領域がチャネル領域４ｃとなる。これにより、ソース・ドレイン領域がゲート電極７に対して自己整合的に形成される。以上の工程により、図６（ｄ）に示す構成となる。

なお、ここでは、ゲート電極７をマスクとして用いたが、ゲート電極７を形成するために用いたレジスト膜を用いてもよい。この場合、金属膜をエッチングした後、レジスト膜を除去する前に、不純物元素のドーピングを行う。これにより、ゲート電極７端部で庇形状になっているレジスト膜がマスクとして機能する。従って、ゲート電極７両端部に対向する多結晶半導体膜４には、不純物元素がドーピングされない。これにより、いわゆるオフセット構造を有するＴＦＴを形成することができ、オフ電流を低減することが可能となる。さらに、レジスト膜を除去した後に低濃度のリンをドーピングしてもよい。これにより、ゲート電極７両端部に対向する多結晶半導体膜４には低濃度の不純物がドーピングされ、ソース・ドレイン領域には高濃度の不純物がドーピングされる。このように、不純物濃度勾配が形成され、いわゆるＬＤＤ構造を有するＴＦＴを形成することができる。そして、信頼性を向上させることが可能となる。

次に、第１層間絶縁膜６を基板表面全体を覆うように成膜する。つまり、ゲート電極７、上部電極８、及びゲート信号線１０９を覆うように、ゲート絶縁膜５上に第１層間絶縁膜６を成膜する。そして、多結晶半導体膜４のソース・ドレイン領域に導入した不純物元素を活性化させるために熱処理を施す。本実施の形態では、第１層間絶縁膜６として、ＣＶＤ法により膜厚４００〜６００ｎｍのＳｉＯ_２膜を成膜する。そして、窒素雰囲気中で４５０℃に加熱したアニール炉に１時間程度保持する。なお、第１層間絶縁膜６は、ＳｉＯ_２膜に限らず、ＳｉＮ膜やこれら積層膜を用いてもよい。以上の工程により、図６（ｅ）に示す構成となる。

次に、電源供給配線９及びソース信号線１１０を形成するための導電膜を第１層間絶縁膜６を覆うように成膜する。そして、成膜した導電膜を上記のような写真製版法、エッチングを用いて、成膜した導電膜を所望の形状にパターニングして、電源供給配線９及びソース信号線１１０を形成する。本実施の形態では、導電膜として、ＤＣマグネトロンを用いたスパッタリング法により、Ｍｏ膜、Ａｌ膜、Ｍｏ膜を連続で成膜する。これにより、Ｍｏ／Ａｌ／Ｍｏの積層膜を形成する。膜厚は、Ａｌ膜を３００〜５００ｎｍとし、Ｍｏ膜を各々５０〜１５０ｎｍとする。また、導電膜のエッチングは、ＳＦ_６とＯ_２の混合ガスを用いたドライエッチング法により行う。そして、フォトレジスト膜を除去することにより、Ｍｏ／Ａｌ／Ｍｏの積層構造の電源供給配線９及びソース信号線１１０を形成する。

本実施の形態では、電源供給配線９及びソース信号線１１０は、信号遅延を抑制する目的で比抵抗値の小さいＡｌ膜を用いるが、さらに配線抵抗値を下げるために膜厚を３００〜５００ｎｍと厚く形成している。Ａｌ膜の上層・下層に形成したＭｏ膜の膜厚も考慮すると、６００ｎｍ以上の膜厚にもなる。この後の工程にて有機樹脂を用いて平坦化処理を行うが、電源供給配線９及びソース信号線１１０が存在する領域では、段差が大きく、十分に平坦化することは困難となる。

次に、第１層間絶縁膜６上に、電源供給配線９及びソース信号線１１０を覆うように、第２層間絶縁膜１０を成膜する。そして、上記のような写真製版法、エッチングを用いて、成膜したゲート絶縁膜５、第１層間絶縁膜６、第２層間絶縁膜１０を所望の形状にパターニングする。ここでは、多結晶半導体膜４のソース領域４ａに到達するコンタクトホール１１、及びドレイン領域４ｃに到達するコンタクトホール１２を形成する。つまり、コンタクトホール１１、１２では、ゲート絶縁膜５、第１層間絶縁膜６、第２層間絶縁膜１０が除去され、多結晶半導体膜４が露出している。同様に、電源供給配線９に到達するコンタクトホール１３を形成する。つまり、コンタクトホール１３では、第２層間絶縁膜１０が除去され、電源供給配線９が露出している。以上の工程により、図６（ｆ）に示す構成となる。

次に、ソース・ドレイン電極を形成するための導電膜を成膜する。そして、上記のような写真製版法、エッチングを用いて、成膜した導電膜を所望の形状にパターニングして、ソース・ドレイン電極を形成する。具体的には、図６（ｆ）に示されるコンタクトホール１１、１３では、ソース電極１４が充填される。これにより、電源供給配線９と多結晶半導体膜４のソース領域４ａとがソース電極１４によって電気的に接続される。また、図６（ｆ）に示されるコンタクトホール１２では、ドレイン電極１５が充填される。本実施の形態では、導電膜としてＭｏ膜を用い、ＤＣマグネトロンを用いたスパッタリング法により膜厚５０〜１００ｎｍで成膜する。ここでは、Ｍｏ膜を用いるが、多結晶半導体膜４に形成したソース・ドレイン領域とのオーミック性コンタクトが得られる材料であれば用いることができる。例えば、Ｃｒ、Ｗ、Ｔｉやこれら合金膜であっても用いることができる。

そして、第２層間絶縁膜１０上に、ソース・ドレイン電極を覆う平坦化膜１６を成膜する。平坦化膜１６としては、有機樹脂膜、例えば光透過性のアクリル系感光樹脂膜であるＪＳＲ製の製品名ＰＣ３３５を用いることができる。そして、この有機樹脂膜を、ＴＦＴパターン、配線パターン等のパターンを配置しない部分で膜厚が約２μｍとなるように、スピンコート法を用いて塗布形成する。つまり、平坦化膜１６の最も厚い膜厚が約２μｍとなる。その後、パターン露光及び現像を行って、平坦化膜１６を所望の形状にパターニングして、コンタクトホール１７を形成する。つまり、コンタクトホール１７では、平坦化膜１６が除去され、ドレイン電極１５が露出している。そして、平坦化膜１６をキュアするために、２２０℃のアニールを施す。

平坦化膜１６を形成することにより、ゲート電極７やドレイン電極１５のパターンによって生じる表面の凹凸が被覆される。これにより、ＴＦＴアレイ基板表面を比較的平坦にすることができる。しかしながら、上記のように、電源供給配線９は、膜厚が厚くなっており、有機樹脂膜から形成される平坦化膜１６では、完全に平坦にすることは困難である。つまり、電源供給配線９周辺部上では、平坦化膜１６表面も凹凸を持った形状となる。以上の工程により、図７（ｇ）に示す構成となる。

次に、平坦化膜１６上に、アノード電極１８を形成するための導電膜を成膜する。本実施の形態では、導電膜として、クロム（Ｃｒ）ターゲットを用いたスパッタリング法により、Ｃｒ膜を１００ｎｍの膜厚で成膜する。そして、成膜した導電膜を上記のような写真製版法、エッチングを用いて、成膜した導電膜を所望の形状にパターニングして、アノード電極１８を形成する。アノード電極１８は、画素毎に形成される。そして、図７（ｇ）に示されるコンタクトホール１７では、アノード電極１８が充填される。以上の工程により、図７（ｈ）に示す構成となる。

次に、後述する電界発光層２０を各画素１０５に分離して形成するための分離膜１９を形成する。まず、ポリイミド等からなる有機樹脂膜を塗布形成する。なお、有機樹脂膜として、ポリイミド系の材料を用いると、有機ＥＬ層の特性や信頼性に悪影響を及ぼす吸着水分が少ないので好ましい。本実施の形態では、東レ製の製品名ＤＬ１６００を約２μｍの膜厚で塗布する。そして、上記のような写真製版法、エッチングを用いて、分離膜１９を所望の形状にパターニングする。これにより、アノード電極１８上に開口部２４を有する分離膜１９が形成される。なお、分離膜１９の開口部２４に対応する位置が画素１０５である。すなわち、分離膜１９は、それぞれの画素１０５を取り囲むように格子状に設けられ、隣接する画素（不図示）間を分離するような土手状の凸部として形成されている。そして、分離膜１９は、後述する電界発光層２０の有機ＥＬ層２０ｂ形成時に、隣接画素まで有機ＥＬ層２０ｂが形成されないように色分離を行っている。

本実施の形態では、分離膜１９の形状はテーパ状である。これは、特に分離膜１９端部における電界発光層２０のガバレッジ不良を抑制し、アノード電極１８とカソード電極２１とがショートしにくくするためである。しかしながら、テーパ状としても、平坦化膜１６表面に凹凸が発生していると、その上層に形成される電界発光層２０のガバレッジ不良が発生する。このため、本実施の形態では、少なくとも段差の大きい電源供給配線９を覆うように、分離膜１９を形成する。すなわち、電源供給配線９の段差の影響を受けて凹凸を有する平坦化膜１６上には、分離膜１９が形成される。換言すると、電源供給配線９上には、分離膜１９の開口部２４を形成しない。これにより、分離膜１９の開口部２４底面、すなわち開口部２４に対応するアノード電極１８表面は、その下層の平坦化膜１６により十分に平坦化される。そして、電源供給配線９段差の影響による表面凹凸起因によるカソード電極２１／アノード電極１８間のショートを抑制することができる。従って、カソード電極２１／アノード電極１８間のショートによる黒点欠陥の発生を抑制することが可能となる。そして、表示品質に優れた表示装置を得ることができる。以上の工程により、図７（ｉ）に示す構成となる。

次に、蒸着等の方法を用いて電界発光層２０となる有機材料を画素１０５領域に形成する。具体的には、電界発光層２０を分離膜１９の開口部２４においてアノード電極１８上に形成する。本実施の形態では、電界発光層２０として、ホール輸送層２０ａ、有機ＥＬ層２０ｂ、電子輸送層２０ｃを順次積層して形成する。ホール輸送層２０ａとしては、公知のトリアリールアミン類、芳香族ヒドラゾン類、芳香族置換ピラゾリン類、スチルベン類等の有機系材料から幅広く選択することができる。例えば、Ｎ，Ｎ−ジフェニル−Ｎ，Ｎ−ビス（３−メチルフェニル）−１，１'−ジフェニル−４，４'−ジアミン（ＴＰＤ）等を１〜２００ｎｍの膜厚で形成する。有機ＥＬ層２０ｂとしては、公知のジシアノメチレンピラン誘導体（赤色発光）、クマリン系（緑色発光）、キナクリドン系（緑色発光）、テトラフェニルブタジエン系（青色発光）、ジスチリルベンゼン系（青色発光）等の材料を１〜２００ｎｍの膜厚で形成する。電子輸送層２０ｃとしては公知のオキサジアゾール誘導体、トリアゾール誘導体、クマリン誘導体等から選ばれる材料を０．１〜２００ｎｍの膜厚で形成する。

上記の実施の形態では、電界発光層２０をホール輸送層２０ａ、有機ＥＬ層２０ｂ、電子輸送層２０ｃを順次積層した構成としたが、さらに電界発光層２０の発光効率を上げるために、ホール輸送層２０ａをホール注入層とホール輸送層の２層に、また電子輸送層２０ｃを電子輸送層と電子注入層の２層にした公知の構成としてもよい。また、本実施の形態では、蒸着法によって電界発光層２０を形成したが、インクジェット法を用いて形成してもよい。

上記のように蒸着により形成した電界発光層２０は、平坦化膜１６表面の凹凸が存在する場合、その凹凸の影響を受けて膜付きが低下する。このため、本実施の形態では、ソース・ドレイン電極、電源供給配線９、及びゲート電極７を異なるレイヤーに形成する。これにより、分離膜１９の開口部２４における平坦化膜１６表面の凹凸を低減し、有機ＥＬ層２０ｂの膜付きをよくしている。

次に、カソード電極２１として、透明導電膜であるＩＴＯ膜をスパッタリング法を用いて１００ｎｍの膜厚で電界発光層２０上に形成する。カソード電極２１は、画素１０５領域において下層の電界発光層２０に接続されると同時に、コンタクトホール（不図示）を介して下層の陰極接地用電極（不図示）にも接続されるように構成される。カソード電極２１は、膜面が高い平坦性を有することが好ましい。従って、膜組織に結晶粒界がないアモルファスＩＴＯ膜を形成することが好ましい。アモルファスＩＴＯ膜は、例えばＡｒガスにＨ_２Ｏガスを混合させたガス中でのスパッタリングにより形成することができる。また、酸化インジウムと酸化亜鉛を混合させたＩＺＯ膜、あるいはＩＴＯ膜に酸化亜鉛を混合させたＩＴＺＯ膜を用いることも可能である。以上の工程により、図７（ｊ）に示す構成となる。

最後に、カソード電極２１と、対向配置される第２絶縁性基板（不図示）との間に、接着層（不図示）を形成する。これにより、電界発光層２０が形成されている画素１０５表示領域全体が接着層によって覆われ、水分や不純物による電界発光層２０の発光特性の劣化が防止される。第２絶縁性基板２１としては、第１絶縁性基板１と同じ材料を用いることができる。以上の工程により、本実施の形態にかかる有機ＥＬ表示装置が完成する。

上記の有機ＥＬ表示装置では、ソース・ドレイン電極を電源供給配線９及びゲート電極７と異なるレイヤーに形成する。ソース・ドレイン電極と電源供給配線９とを異なるレイヤーに形成することにより、有機樹脂からなる分離膜１９で囲まれた領域の下層に形成した素子の凹凸の影響を受けて発生する表面のうねりを抑えることができる。換言すると、分離膜１９の開口部２４底面を比較的平坦にすることができる。従って、素子段差の大きな箇所で発生する電界発光層２０の膜付きの低下、すなわちガバレッジ不良が低減する。そして、カソード電極２１／アノード電極１８間のショート発生割合が低くなる。これにより、非点灯の画素による画素欠陥が生じ難くなり、表示品質及び歩留りが向上する。

さらに、電源供給配線９とゲート電極７を異なるレイヤーに形成する。すなわち、ソース信号線１１０とゲート信号線１０９を異なるレイヤーで形成している。このため、ソース信号線１１０とゲート信号線１０９との交差部において、別レイヤーの導電膜でゲート配線同士又はソース信号線同士を接続させる必要がない。従って、接続部を低減することができる。これにより、製造工程数を削減することができ、簡便である。また、別レイヤーの導電膜とソース信号線又はゲート信号線とを接続するコンタクトホールを形成する領域を配線上に設ける必要がなく、レイアウト面積を必要以上に大きくする必要がない。

なお、上記の製造方法の説明では省略したが、図４や図５に示された素子間を電気的に接続するブリッジ電極３３も、同様の工程により形成される。例えば、図４に示されたブリッジ電極３３の場合、第２層間絶縁膜１０を成膜した後、コンタクトホールを形成する。そして、ブリッジ電極３３と同一レイヤーのソース・ドレイン電極を形成する工程で、ブリッジ電極３３を形成する。

このようなブリッジ電極３３は、ソース信号線１１０と異なるレイヤーに形成する。また、ゲート信号線１０９の膜厚も厚い場合、ブリッジ電極３３は、ソース信号線１１０及びゲート信号線１０９と異なるレイヤーに形成する。これにより、ブリッジ電極３３も薄膜化することが可能となる。そして、上記と同様の理由により、非点灯の画素による画素欠陥が生じ難くなり、表示品質及び歩留りが向上する。なお、本発明は、有機ＥＬ表示装置以外の表示装置、例えば無機ＥＬ表示装置に用いてもよい。

また、上記の方法では、多結晶半導体膜４に不純物元素が高濃度で注入して形成された抵抗値の低いドープ半導体を、保持容量の下部電極４ｄとして用いる。これ以外にも、多結晶半導体膜４上に導電膜を形成し、この導電膜を下部電極４ｄとして用いてもよい。この場合、まず、保持容量形成領域の下部電極４ｄを形成するための導電膜を成膜する。例えば、ＤＣマグネトロンスパッタリング法により、多結晶半導体膜４上に、導電膜をおよそ２０ｎｍの膜厚で成膜する。導電膜としては、Ｃｒ、Ｍｏ、Ｗ、Ｔａやこれらを主成分とする合金膜等を用いることができる。

次に、公知のハーフトーンマスクを用いて、ハーフ露光し、膜厚差を有するフォトレジスト膜を形成する。具体的には、下部電極４ｄ用の導電膜形成領域上のフォトレジスト膜厚を厚く形成し、それ以外の多結晶半導体膜形成領域上のフォトレジスト膜厚を薄く形成する。そして、フォトレジスト膜上からエッチングすることにより、多結晶半導体膜４及び導電膜をパターニングする。次に、アッシング処理によってフォトレジストの膜厚を予め薄く形成した部分のフォトレジスト膜を除去する。これにより、所望の導電膜形状部分のフォトレジストパターンのみを残存させる。そして、残存したフォトレジストパターン上から再度、導電膜をエッチングし、導電膜をパターニングする。その後、フォトレジスト膜を除去する。このような工程により、多結晶半導体膜４の加工と保持容量形成の工程を１回の写真製版工程で行うことができ、生産性が向上する。その後、ＣＶＤ法などを用いて、多結晶半導体膜４及び導電膜が被覆されるように、厚さ１００ｎｍ程度のゲート絶縁膜５を形成すればよい。

実施の形態にかかるＴＦＴアレイ基板の構成を示す平面模式図である。 実施の形態にかかるＴＦＴアレイ基板の画素の構成を示す平面模式図である。 実施の形態にかかるＴＦＴアレイ基板の構成を示す断面模式図である。 実施の形態にかかるブリッジ電極等の構成を示した模式図である。 実施の形態にかかるブリッジ電極等の構成を示した断面模式図である。 実施の形態にかかる有機ＥＬ表示装置の製造方法を示す断面模式図である。 実施の形態にかかる有機ＥＬ表示装置の製造方法を示す断面模式図である。

符号の説明

１ 第１絶縁性基板、２ 第１下地膜、３ 第２下地膜、４ 多結晶半導体膜、
４ａ ソース領域、４ｂ チャネル領域、４ｃ ドレイン領域、４ｄ 下部電極、
５ ゲート絶縁膜、６ 第１層間絶縁膜、７ ゲート電極、８ 上部電極、
９ 電源供給配線、１０ 第２層間絶縁膜、１１ コンタクトホール、
１２ コンタクトホール、１３ コンタクトホール、１４ ソース電極、
１５ ドレイン電極、１６ 平坦化膜、１７ コンタクトホール、１８ アノード電極、
１９ 分離膜、２０ 電界発光層、２０ａ ホール輸送層、２０ｂ 有機ＥＬ層、
２０ｃ 電子輸送層、２１ カソード電極、２２ 非晶質半導体膜、
２３ フォトレジスト膜、２４ 開口部、
３０ ＴＦＴ、３１ ゲート電極、３２ ソース・ドレイン領域、３３ ブリッジ電極、
４０ ＴＦＴ、４１ ゲート電極、４２ ソース・ドレイン領域、
５０ 接続電極、
１００ ＴＦＴアレイ基板、１０１ 表示領域、１０２ 額縁領域、
１０３ 走査信号駆動回路、１０４ 表示信号駆動回路、１０５ 画素、
１０６ 外部配線、１０７ 外部配線、１０８ ＴＦＴ、１０９ ゲート信号線、
１１０ ソース信号線

Claims (8)

1. ＴＦＴを有する画素を複数備える表示装置であって、
   ゲート電極と、
   前記ゲート電極と異なるレイヤーに形成されたソース・ドレイン電極と、
   複数の前記画素に亘って延在し、前記ゲート電極及び前記ソース・ドレイン電極と異なるレイヤーに形成され、ソース電極と電気的に接続される配線と、
   前記配線上に形成された平坦化膜と、
   前記平坦化膜上に形成された第１の電極と、
   前記第１の電極上に形成され、上面視にて前記配線の外側で、前記第１の電極上に開口部を有する分離膜と、
   前記開口部において前記第１の電極上に形成された発光層と、
   前記発光層上に形成された第２の電極とを備える表示装置。
2. 前記配線と異なるレイヤーにおいて前記開口部に形成され、素子間を電気的に接続するブリッジ電極をさらに備える請求項１に記載の表示装置。
3. 前記ブリッジ電極は、前記ゲート電極と異なるレイヤーに形成される請求項２に記載の表示装置。
4. 少なくとも前記配線上には、前記分離膜が形成される請求項１乃至３のいずれか１項に記載の表示装置。
5. ＴＦＴを有する画素を複数備える表示装置の製造方法であって、
   ゲート電極を形成する工程と、
   前記ゲート電極上に、ソース・ドレイン電極と、複数の画素に亘って延在する配線を互いに異なるレイヤーに形成する工程と、
   前記配線上に、平坦化膜を形成する工程と、
   前記平坦化膜上に第１の電極を形成する工程と、
   上面視にて前記配線の外側で、前記第１の電極上に開口部を有する分離膜を、前記第１の電極上に形成する工程と、
   前記開口部において前記第１の電極上に発光層を形成する工程と、
   前記発光層上に第２の電極を形成する工程とを備える表示装置の製造方法。
6. 前記配線と異なるレイヤーにおいて前記開口部に形成され、素子間を電気的に接続するブリッジ電極を形成する工程をさらに備える請求項５に記載の表示装置の製造方法。
7. 前記ブリッジ電極は、前記ゲート電極と異なるレイヤーに形成される請求項６に記載の表示装置の製造方法。
8. 前記分離膜を形成する工程では、少なくとも前記配線上に前記分離膜が形成される請求項５乃至７のいずれか１項に記載の表示装置の製造方法。

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