JP2009111927A

JP2009111927A - 基準電流回路、レシーバ回路、トランスミッタ回路およびシリアルインターフェイス回路

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Inventors: Takahiro Inoue; 高広井上
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Abstract

【課題】消費電力を低減させつつ基準電流回路の起動を速める。
【解決手段】制御信号EnableがＬｏからＨｉに切り替わるとき、ＶＧｎノードは基準電流ＩREFと、制御信号EnableがＬｏであるときにコンデンサＣ１に保持されていた電荷とによって充電される。この結果、ＶＧｎノードが急速に充電されるため、トランジスタＮＭ２〜ＮＭ５，ＰＮ２〜ＰＮ４が速くバイアスされる。これにより、基準電流ＩREFを増大させることなく、基準電流回路２の起動時間を短縮することができる。
【選択図】図２

Description

本発明は、基準電流回路に係り、詳しくは、ＬＶＤＳ等の高速シリアルインターフェイスに用いられるレシーバ／トランスミッタの基準電流回路の起動動作に関するものである。

近年、低消費電力化のため、ＬＣＤコントローラ等の高速シリアルインターフェイスとして、ＬＶＤＳ（Low Voltage Differential Signaling）が利用されている。ＬＶＤＳインターフェイスでは、シリアルデータをトランスミッタ回路により差動信号として伝送し、レシーバ回路により差動信号を受信することでデータ転送を行う。

ＬＶＤＳインターフェイスが携帯電話等に使用される場合、低消費電力化のために、データ転送が行われない状態では回路電流をＯＦＦする機能が一般的に用いられる（例えば特許文献１）。データ転送を行う状態では、制御信号により回路を起動する必要があるが、起動時間が遅いと、その期間はデータ転送ができないため、転送レートが低下する。

ここでは、上記の要求を満足するための従来の回路方式について述べる。図８は、従来の基準電流回路１０１の構成を示している。

基準電流回路１０１は、ｎＭＯＳトランジスタであるトランジスタＮＭ１〜ＮＭ５およびｐＭＯＳトランジスタであるトランジスタＰＭ１〜ＰＭ４からなるカレントミラー回路を含んで構成されている。

この基準電流回路１０１において、制御信号EnableがＨｉであるとき、トランジスタＰＮ５がＯＦＦするとともに、インバータＩＮＶ１によって反転した制御信号EnableがトランジスタＮＭ６のゲートに与えられることから、トランジスタＮＭ６がＯＦＦする。また、このとき、スイッチＳＷ１がＯＮすると、トランジスタＮＭ１〜ＮＭ５のゲート電位ＶＧｎが所定の電圧にバイアスされ、トランジスタＰＭ１〜ＰＭ４のゲート電位ＶＧｐが所定の電圧にバイアスされる。これにより、バイアス電流Ｉbias(n1)〜Ｉbias(n3)がトランジスタＮＭ３〜ＮＭ５から出力され、バイアス電流Ｉbias(p1)〜Ｉbias(p3)がトランジスタＰＭ２〜ＰＭ４から出力される。

また、この基準電流回路１０１において、制御信号EnableがＬｏであるとき、トランジスタＰＮ５がＯＮするとともに、インバータＩＮＶ１によって反転した制御信号EnableによりトランジスタＮＭ６がＯＮする。また、このとき、スイッチＳＷ１がＯＦＦすると、トランジスタＮＭ１〜ＮＭ５のゲート電位ＶＧｎがＧＮＤレベルにバイアスされ、トランジスタＰＭ１〜ＰＭ４のゲート電位ＶＧｐが電源電圧Ｖｄｄレベルにバイアスされる。これにより、バイアス電流Ｉbias(n1)〜はそれぞれトランジスタＮＭ３〜ＮＭ５に流れず、バイアス電流Ｉbias(p1)〜Ｉbias(p3)はそれぞれトランジスタＰＭ２〜ＰＭ４に流れない。

上記の基準電流回路１０１は、このようにして、データ転送が行われない状態では回路電流をＯＦＦすることができる。
特開２００６-３３２７６３（２００６年１２月０７日公開）

従来の基準電流回路１０１では、前述のように、制御信号EnableがＬｏであるときに、ゲート電位ＶＧｎがＧＮＤレベルにバイアスされ、ゲート電位ＶＧｐがＶｄｄレベルにバイアスされている。このため、データ転送を行うために制御信号EnableをＬｏからＨｉに切り替えても、ゲート電位ＶＧｎ，ＶＧｐのノード（ＶＧｎノード，ＶＧｐノード）のゲート容量を充電する必要があり、すぐに所望の電圧にバイアスされない。ＬＶＤＳ等の高速シリアルインターフェイスでは、数百ＭＨｚ〜数ＧＨｚのレートでデータ転送を行うため、起動時間は１００nsec以下であることが望ましい。

例えば、従来の基準電流回路１０１では、制御信号EnableをＬｏからＨｉに切り替えるとき、ＶＧｎノードが基準電流ＩREFによって充電される。ゲート容量値をＣgateとすると、起動時間ｔenは、
ｔen＝Ｃgate＊ＶＧｎ／ＩREF
と表される。したがって、起動を高速化するには、ＩREFを増加させる必要があるため、動作時の消費電流が増大することから、起動時間の短縮と消費電力の低減とはトレードオフの関係となる。

本発明は、上記の問題点に鑑みてなされたものであり、その目的は、消費電力を低減させつつ基準電流回路の起動を速めることにある。

本発明に係る基準電流回路は、電流を流すトランジスタと、制御信号により該トランジスタの動作状態と非動作状態とを選択できる選択回路とを備えた基準電流回路において、上記課題を解決するために、非動作状態時に電荷を保持する電荷保持回路と、非動作状態から動作状態に移行するときに前記トランジスタをバイアスするノードを前記電荷保持回路に保持された電荷で充電するための充電経路を形成する充電経路形成回路とを備えていることを特徴としている。

上記の構成では、制御信号によってトランジスタが動作状態となる場合、トランジスタが電流を流す。また、制御信号によってトランジスタが非動作状態となる場合、トランジスタが停止して電流を流さない。このとき、電荷保持回路によって容量素子などに電荷が保持される。そして、非動作状態から動作状態に移行するときに、充電経路形成回路によって、上記の充電経路が形成されるので、トランジスタをバイアスするノードは、上記の保持された電荷で充電される。

これにより、非動作状態では、電流を流すことがないので、電流消費をなくすことができる。また、非動作状態から動作状態に移行するとき、上記のノードが非動作状態で保持された電荷によって充電されるので、ノードが急速に充電されることになり、トランジスタが速くバイアスされる。よって、通常、非動作状態から動作状態に移行するときにトランジスタを充電する電流を増大させることなく、基準電流回路の起動時間を短縮することができる。

前記基準電流回路は、前記トランジスタによって形成されるカレントミラー回路を含み、前記容量素子は、前記カレントミラー回路を構成する前記トランジスタのうちの１つのゲート容量により形成されることが好ましい。これにより、専用の容量素子を設ける必要がないので、回路規模を著しく増大することなく、起動時間の短縮することができる。

前記基準電流回路は、前記容量素子として、さらに前記ゲート容量に直列に設けられたＭＯＳトランジスタからなる容量部を有していることが好ましい。これにより、上記の構成に比べて、さらに起動時間を短縮することができる。また、このような容量部は、ＣＭＯＳプロセスで作製できるので、ＩＣ化される基準電流回路に容易に形成することが可能である。

本発明に係るレシーバ回路は、前述のいずれかの基準電流回路を備えることにより、停止状態から受信可能状態となるまでに、基準電流回路から素早く電流の供給を受けることができるので、高速に起動することができる。

本発明に係るトランスミッタ回路は、前述のいずれかの基準電流回路を備えることにより、停止状態から送信可能状態になるまでに、基準電流回路から素早く電流の供給を受けることができるので、高速に起動することができる。

本発明に係るシリアルインターフェイス回路は、上記のレシーバ回路と、上記のトランスミッタ回路とを備えている。これにより、シリアルインターフェイス回路においては、非動作状態から動作状態に移行するときに、高速に起動することができる。

本発明に係る基準電流回路は、以上のように、非動作状態時に電荷を保持する電荷保持回路と、非動作状態から動作状態に移行するときに前記トランジスタをバイアスするノードを前記電荷保持回路に保持された電荷で充電するための充電経路を形成する充電経路形成回路とを備えているので、非動作状態から動作状態に移行するときにトランジスタを充電する電流を増大させることなく、基準電流回路の起動時間を短縮することができる。したがって、消費電力を増大させることなく、基準電流回路を高速に起動させることができる。

〔実施の形態１〕
本発明の一実施形態について図１ないし図３に基づいて説明すると、以下の通りである。

図１は、本実施形態に係る基準電流回路１の構成を示すブロック図である。図２は、本発明の実施形態に係る基準電流回路１の構成を示す回路図である。図３は、本実施形態に係る基準電流回路２の構成を示す回路図である。

図１に示すように、本実施の形態に係る基準電流回路１は、電荷保持回路１１あるいは電荷保持回路１２が付加されている。基準電流回路１および負荷保持回路１１，１２には、制御信号Enableが与えられている。基準電流回路１は、制御信号EnableがＨｉのときに出力電流を流し、制御信号EnableがＬｏのときに出力電流を流さない回路である。電荷保持回路１１，１２は、制御信号EnableがＬｏからＨｉに切り替わるときに、基準電流回路１，２におけるトランジスタＮＭ１〜ＮＭ５のゲート電位Ｖｎのノードを充電するための電荷を保持する回路である。

図２に示すように、基準電流回路１は、ｎＭＯＳトランジスタであるトランジスタＮＭ１〜ＮＭと、ｐＭＯＳトランジスタであるトランジスタＰＭ１〜ＰＭ５と、定電流源Ｉ１と、スイッチＳＷ１とを備えている。トランジスタＮＭ１とトランジスタＰＭ１との間には、後述するようにレシーバ回路（図６参照）またはトランスミッタ回路（図７参照）が接続され、それぞれの回路にバイアス電流Ｉbias(n1)とバイアス電流Ｉbias(p1)とを流す。トランジスタＮＭ２とトランジスタＰＭ２との間、およびトランジスタＮＭ３とトランジスタＰＭ３との間にも、図示はしないが、同様にレシーバ回路またはトランスミッタ回路が接続される。

基準電流源Ｉ１は、一端が接地ライン（電源電圧Ｖｄｄ）に接続され、他端が、トランジスタＮＭ１のドレインと接続されているとともに、ＯＮ／ＯＦＦ動作を行うスイッチＳＷ１を介してトランジスタＮＭ１のゲートにも接続されている。このトランジスタＮＭ１のソースは接地ライン（ＧＮＤ）に接続されている。スイッチＳＷ１は、基準電流回路１の動作状態と非動作状態とをＯＮ／ＯＦＦ動作で選択する。

トランジスタＰＭ５は、ソースが電源ラインに接続され、ゲートに制御信号Enableが与えられる。また、トランジスタＰＭ５のドレインは、トランジスタＰＭ１〜ＰＭ４のゲートおよびトランジスタＰＭ１のドレインに接続されている。一方、トランジスタＮＭ６は、ソースが接地ラインに接続され、ゲートにインバータＩＮＶ１で反転した制御信号Enableが与えられる。また、トランジスタＮＭ６のドレインは、トランジスタＮＭ１〜ＰＭ５のゲートに接続されている。

トランジスタＰＭ１〜ＰＭ４の各ソースは電源ラインに接続され、トランジスタＮＭ２〜ＰＭ５の各ドレインは接地ラインに接続されている。トランジスタＰＭ１，ＮＭ２のドレインは互いに接続されている。

基準電流回路１においては、トランジスタＮＭ１〜ＮＭ５およびトランジスタＰＭ１〜ＰＭ４によってカレントミラー回路が構成されている。

電荷保持回路１２は、ｐＭＯＳトランジスタであるトランジスタＰＭ６と、スイッチＳＷ２と、コンデンサＣ１とを備えている。

トランジスタＰＭ６は、ソースが電源ラインに接続され、ドレインがコンデンサＣ１を介して接地ラインに接続されている。また、トランジスタＰＭ６のゲートには制御信号Enableが与えられる。

スイッチＳＷ２は、ＯＮ／ＯＦＦ動作を行うスイッチであり、トランジスタＰＭ６のドレインおよびコンデンサＣ１の接続点と、前述のトランジスタＮＭ１のゲートとの間に接続されている。

ここで、上記のように電荷保持回路２が付加された基準電流回路１の動作について説明する。

制御信号EnableがＨｉである場合、トランジスタＮＭ６，ＰＭ５，ＰＭ６がともにＯＦＦする。この状態でスイッチＳＷ１，ＳＷ２がともにＯＮすると、トランジスタＮＭ１〜ＮＭ５のゲート電位ＶＧｎには所定の電圧がバイアスされ、トランジスタＰＭ１〜ＰＭ４のゲート電位ＶＧｐには所定の電圧がバイアスされる。また、コンデンサＣ１が充電されることにより、コンデンサＣ１の端子電圧ＶＧｎ２も所定電圧となる。これにより、バイアス電流Ｉbias(n1)〜Ｉbias(n3)がそれぞれトランジスタＮＭ３〜ＮＭ５から出力され、バイアス電流Ｉbias(p1)〜Ｉbias(p3)がそれぞれトランジスタＰＭ２〜ＰＭ４から出力される。

一方、制御信号EnableがＬｏである場合、トランジスタＮＭ６，ＰＭ５，ＰＭ６がともにＯＮする。この状態でスイッチＳＷ１，ＳＷ２がともにＯＦＦすると、ゲート電位ＶＧｎがＧＮＤレベルにバイアスされるとともに、ゲート電位ＶＧｐがＶｄｄレベルにバイアスされる。また、制御信号EnableがＨｉであるときの充電により、コンデンサＣ１にはＣａ＊Ｖｄｄ（ＣａはコンデンサＣ１の容量値）の電荷が保持されるので、端子電圧ＶＧｎ２がＶｄｄレベルとなる。このとき、上記のバイアス電流Ｉbias(n1)〜Ｉbias(n3),Ｉbias(p1)〜Ｉbias(p3)は流れない。

これにより、データ転送が行われない制御信号EnableがＬｏである状態では、回路電流をＯＦＦすることができる。また、制御信号EnableをＬｏからＨｉに切り替えるとき、ＶＧｎノードは基準電流ＩREFとコンデンサＣ１に保持した電荷（Ｃａ＊Ｖｄｄ）とによって充電される。この結果、ＶＧｎノードが急速に充電されるため、トランジスタＮＭ２〜ＮＭ５が速くバイアスされる。よって、基準電流ＩREFを増大させることなく、基準電流回路１の起動時間を短縮することができる。したがって、消費電力を増大させることなく、基準電流回路１を高速に起動させることができる。

続いて、本実施の形態における他の基準電流回路２について説明する。

図３に示すように、基準電流回路２は、基準電流回路１が有しているインバータＩＮＶ１が省かれており、その代わりに、電荷保持回路１２がインバータＩＮＶ１と同等の機能を有するインバータＩＮＶ２を有している。また、電荷保持回路２は、その他、電荷保持回路１に対して、ｎＭＯＳトランジスタであるトランジスタＮＭ７と、コンデンサＣ２と、スイッチＳＷ３とをさらに有する構成となっている。

コンデンサＣ２の一端は電源ラインに接続され、他端はトランジスタＮＭ７のドレインに接続されている。当該ドレインとトランジスタＰＭ５のドレインとの間には、ＯＮ／ＯＦＦ動作をするスイッチＳＷ３が接続されている。また、トランジスタＮＭ６，ＮＭ７のゲートには、制御信号Enableが与えられる。そして、トランジスタＮＭ７のソースは接地ラインに接続されている。

なお、インバータＩＮＶ１を介してトランジスタＮＭ７に制御信号Enableを与えるようにすれば、インバータＩＮＶ２の代わりにインバータＩＮＶ１を用いてもよい。

上記のように構成される基準電流回路２においては、次のように動作する。

制御信号EnableがＨｉである場合、トランジスタＮＭ６，ＮＭ７，ＰＭ５，ＰＭ６がともにＯＦＦする。この状態でスイッチＳＷ１，ＳＷ２がともにＯＮすると、ゲート電位ＶＧｎには所定の電圧がバイアスされ、ゲート電位ＶＧｐには所定の電圧がバイアスされる。また、コンデンサＣ１が充電されることにより、コンデンサＣ１の端子電圧ＶＧｎ２も所定電圧となる。同様に、コンデンサＣ２が充電されることにより、コンデンサＣ２の端子電圧ＶＧｐ２も所定電圧となる。これにより、バイアス電流Ｉbias(n1)〜Ｉbias(n3)がそれぞれトランジスタＮＭ３〜ＮＭ５から出力され、バイアス電流Ｉbias(p1)〜Ｉbias(p3)がそれぞれトランジスタＰＭ２〜ＰＭ４から出力される。

一方、制御信号EnableがＬｏである場合、トランジスタＮＭ６，ＮＭ７，ＰＭ５，ＰＭ６がともにＯＮする。この状態でスイッチＳＷ１，ＳＷ２がともにＯＦＦすると、ゲート電位ＶＧｎがＧＮＤレベルにバイアスされるとともに、ゲート電位ＶＧｐがＶｄｄレベルにバイアスされる。このとき、上記のバイアス電流Ｉbias(n1)〜Ｉbias(n3)，Ｉbias(p1)〜Ｉbias(p3)は流れない。また、基準電流回路１と同様、制御信号EnableがＨｉであるときの充電により、コンデンサＣ１にはＣａ＊Ｖｄｄの電荷が保持されるので、端子電圧ＶＧｎ２がＶｄｄレベルとなる。さらに、制御信号EnableがＨｉであるときの充電により、コンデンサＣ２にはＣｂ＊Ｖｄｄ（ＣｂはコンデンサＣ１の容量値）の電荷が保持されるので、端子電圧ＶＧｐ２がＶｄｄレベルとなる。

これにより、データ転送が行われない制御信号EnableがＬｏである状態では、回路電流をＯＦＦすることができる。また、制御信号EnableをＬｏからＨｉに切り替えるとき、ＶＧｎノードは基準電流ＩREFとコンデンサＣ１に保持した電荷（Ｃａ＊Ｖｄｄ）とによって充電される。また、ＶＧｐノードは基準電流ＩREFとコンデンサＣ２に保持した電荷（Ｃｂ＊Ｖｄｄ）とによって充電される。この結果、ＶＧｎノードおよびＶＧｐノードが急速に充電されるため、トランジスタＮＭ２〜ＮＭ５，ＰＮ２〜ＰＮ４が速くバイアスされる。よって、基準電流ＩREFを増大させることなく、基準電流回路２の起動時間を短縮することができる。したがって、消費電力を増大させることなく、基準電流回路２を高速に起動させることができる。

このように、基準電流回路２は、ＶＧｐノードにもＶＧｎノードと同様の急速充電を行うようにしたので、基準電流回路１に比べて、より起動時間の短縮を図ることができる。

〔実施の形態２〕
本発明の他の実施形態について図４に基づいて説明すると、以下の通りである。

なお、本実施形態においては、実施の形態１における構成要素と同等の機能を有する構成要素については、同一の符号を付記するとともに、その説明を省略する。

図４は、本実施形態に係る基準電流回路３の構成を示す回路図である。

図４に示すように、基準電流回路３は、基準電流回路１と同様、トランジスタＮＭ１〜ＮＭと、トランジスタＰＭ１〜ＰＭ５と、定電流源Ｉ１と、スイッチＳＷ１とを備えているが、さらにスイッチＳＷ４を備えるとともに、電荷保持回路１３を内蔵している。基準電流回路３においては、トランジスタＮＭ１〜ＮＭ、トランジスタＰＭ１〜ＰＭ５、定電流源Ｉ１およびスイッチＳＷ１から構成される回路については、基準電流回路１と同じであるので、その説明を省略し、基準電流回路１と異なる構成についてのみ説明する。

電荷保持回路１３は、トランジスタＰＭ６と、スイッチＳＷ２とを有している。

ＯＮ／ＯＦＦ動作するスイッチＳＷ４は、トランジスタＰＭ１のゲートとドレインとの間に接続されている。トランジスタＰＭ６のソースは電源ラインに接続され、ドレインはトランジスタＮＭ２のゲートに接続されている。また、トランジスタＮＭ２のゲートは、スイッチＳＷ２を介してトランジスタＮＭ１のドレインに接続されている。

基準電流回路３においても、基準電流回路１と同様、トランジスタＮＭ１〜ＮＭ５およびトランジスタＰＭ１〜ＰＭ４によってカレントミラー回路が構成されている。また、電荷保持回路１３は、上記のカレントミラー回路においてトランジスタＮＭ２に形成されるゲート容量（ＮＭ２gate）により、電荷保持機能を備える。

上記のように構成される基準電流回路３の動作を説明する。

制御信号EnableがＨｉである場合、トランジスタＮＭ６，ＰＭ５，ＰＭ６がともにＯＦＦする。この状態でスイッチＳＷ１，ＳＷ２，ＳＷ４がともにＯＮすると、トランジスタＮＭ１，ＭＭ３〜ＮＭ５のゲート電位ＶＧｎには所定の電圧がバイアスされ、トランジスタＰＭ１〜ＰＭ４のゲート電位ＶＧｐには所定の電圧がバイアスされる。これにより、バイアス電流Ｉbias(n1)〜Ｉbias(n3)がそれぞれトランジスタＮＭ３〜ＮＭ５から出力され、バイアス電流Ｉbias(p1)〜Ｉbias(p3)がそれぞれトランジスタＰＭ２〜ＰＭ４から出力される。

一方、制御信号EnableがＬｏである場合、トランジスタＮＭ６，ＰＭ５，ＰＭ６がともにＯＮする。この状態でスイッチＳＷ１，ＳＷ２，ＳＷ４がともにＯＦＦすると、ＶＧｎノードがＧＮＤレベルにバイアスされるとともに、ＶＧｐノード，ＶＧｎ２ノードがＶｄｄレベルにバイアスされる。このとき、上記のバイアス電流Ｉbias(n1)〜Ｉbias(n3)，Ｉbias(p1)〜Ｉbias(p3)は流れない。また、ＶＧｎ２ノードには、Ｃgate（ＮＭ２）＊ｖｄｄ（Ｃgate（ＮＭ２）はゲート容量（ＮＭ２gate）の容量値）の電荷が保持される。スイッチＳＷ４は、トランジスタＮＭ２がＯＮしたときに、トランジスタＮＭ２，ＰＭ１に流れる貫通電流を防止するためにＯＮする。

これにより、データ転送が行われない制御信号EnableがＬｏである状態では、回路電流をＯＦＦすることができる。また、制御信号EnableをＬｏからＨｉに切り替えるとき、ＶＧｎノードは基準電流ＩREFとトランジスタＮＭ２に形成されるゲート容量（ＮＭ２gate）に保持した電荷（Ｃgate（ＮＭ２）＊Ｖｄｄ）とによって充電される。この結果、ＶＧｎノードが急速に充電されるため、トランジスタＮＭ３〜ＮＭ５が速くバイアスされる。よって、基準電流ＩREFを増大させることなく、基準電流回路１の起動時間を短縮することができる。したがって、消費電力を増大させることなく、基準電流回路１を高速に起動させることができる。しかも、トランジスタＮＭ２の寄生容量を電荷保持回路１３の電荷保持機能として利用することにより、電荷を保持するためのコンデンサを別途設ける必要がないので（スイッチＳＷ４の回路規模は他素子に比べ小さい）、回路規模を増大することなく起動時間の短縮化が可能である。

〔実施の形態３〕
本発明のさらに他の実施形態について図５に基づいて説明すると、以下の通りである。

なお、本実施形態においては、実施の形態２における構成要素と同等の機能を有する構成要素については、同一の符号を付記するとともに、その説明を省略する。

図５は、本実施形態に係る基準電流回路４の構成を示す回路図である。

図５に示すように、基準電流回路４は、前述の基準電流回路３に容量部Ｃｎｍが追加される構成となっているが、基本的に動作は基準電流回路３と同じである。

容量部Ｃｎｍは、ソースとドレインとが互いに接続されたランジスタＮＭ７（ｎＭＯＳトランジスタ）からなる。トランジスタＮＭ７のソースとドレインとの接続部は接地ラインに接続され、ゲートはトランジスタＮＮ２のゲートに接続されている。ＣＭＯＳプロセスでは、容量部は通常ＭＯＳトランジスタによって形成される。

このように構成される基準電流回路４においては、制御信号EnableがＬｏである場合、ＶＧｎ２ノードには、（Ｃgate（ＮＭ２）＋Ｃgate（ＮＭ７））＊ｖｄｄ（Ｃgate（ＮＭ７）は容量部Ｃｎｍの容量値）の電荷が保持される。これにより、制御信号EnableをＬｏからＨｉに切り替えるとき、ＶＧｎノードは基準電流ＩREFと上記の電荷とによって充電される。この結果、ＶＧｎノードが急速に充電されるため、トランジスタＮＭ３〜ＮＭ５が速くバイアスされる。

これにより、基準電流回路３に比べて、さらなる高速起動が可能である。また、このような容量部Ｃｎｍは、ＣＭＯＳプロセスで作製できるので、ＩＣ化される基準電流回路４に容易に形成することが可能である。

〔実施の形態４〕
本実施の形態では、レシーバ回路およびトランスミッタ回路について図６および図７に基づいて説明する。

図６は本実施形態に係るレシーバ回路３１の構成を示している。また、図７は本実施形態に係るトランスミッタ回路４１の構成を示している。

図６に示すように、レシーバ回路３１は、入力される差動データＤａｔａＰ，ＤａｔａＭに基づいてシリアルデータＳＤを出力する。このレシーバ回路３１は、基準電流回路２１，２２によってバイアス電流Ｉbias(n1)〜Ｉbias(n3)，Ｉbias(p1)〜Ｉbias(p3)の供給を受ける。

基準電流回路２１，２２としては、前述の基準電流回路１〜４のいずれか１つが適用される。これにより、制御信号EnableをＬｏからＨｉに切り替えるときに、基準電流回路２１，２２が高速起動するので、レシーバ回路３１も動作停止状態から高速に起動することができる。

図７に示すように、トランスミッタ回路４１は、入力されるシリアルデータＳＤに基づいて差動データＤａｔａＰ，ＤａｔａＭを出力する。このトランスミッタ回路４１は、基準電流回路２１，２２によってバイアス電流Ｉbias(n1)〜Ｉbias(n3)，Ｉbias(p1)〜Ｉbias(p3)の供給を受ける。

したがって、上記のレシーバ回路３１およびトランスミッタ回路４１を備えるシリアルインターフェイス回路の高速起動が可能であり、当該シリアルインターフェイス回路からなるＬＶＤＳインターフェイス等で起動時間による転送レートの低下を低減できる。

本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。

本発明の基準電流回路は、停止状態から起動状態に移行するときに、停止状態に保持されていた電荷によってトランジスタのゲート電位のノードを急速に充電することによって、起動時間を短縮することができるので、高速起動が望まれるレシーバおよびトランスミッタに適用できる。

本発明の第１の一実施形態を示す基準電流回路の構成を示すブロック図である。上記基準電流回路の構成を示す回路図である。本発明の第２の実施形態を示す基準電流回路の構成を示す回路図である。本発明の第３の実施形態を示す基準電流回路の構成を示す回路図である。本発明の第４の実施形態を示す基準電流回路の構成を示す回路図である。本発明の各実施形態の基準電流回路を備えたレシーバ回路の構成を示す回路図である。本発明の各実施形態の基準電流回路を備えたトランスミッタ回路の構成を示す回路図である。従来の基準電流回路の構成を示す回路図である。

符号の説明

１〜４基準電流回路
１１〜１４電荷保持回路
Ｃ１，Ｃ２コンデンサ（容量素子）
Ｃｎｍ容量部
ＮＭ２トランジスタ（容量素子）
ＮＭ６トランジスタ（選択回路）
ＰＭ５トランジスタ（選択回路）
ＮＭ７トランジスタ（容量素子，容量部）
Enable 制御信号
ＳＷ１スイッチ（選択回路）

Claims

電流を流すトランジスタと、制御信号により該トランジスタの動作状態と非動作状態とを選択できる選択回路とを備えた基準電流回路において、
非動作状態時に電荷を保持する電荷保持回路と、
非動作状態から動作状態に移行するときに前記トランジスタをバイアスするノードを前記電荷保持回路に保持された電荷で充電するための充電経路を形成する充電経路形成回路とを備えていることを特徴とする基準電流回路。
前記電荷保持回路は容量素子に電荷を保持することを特徴とする請求項１に記載の基準電流回路。
基準電流回路は、前記トランジスタによって形成されるカレントミラー回路を含み、
前記容量素子は、前記カレントミラー回路を構成する前記トランジスタのうちの１つのゲート容量により形成されることを特徴とする請求項１に記載の基準電流回路。
前記容量素子として、さらに前記ゲート容量に直列に設けられたＭＯＳトランジスタからなる容量部を有していることを特徴とする請求項３に記載の基準電流回路。
請求項１ないし４のいずれか１項に記載の基準電流回路を備えることを特徴とするレシーバ回路。
請求項１ないし４のいずれか１項に記載の基準電流回路を備えることを特徴とするトランスミッタ回路。
請求項５に記載のレシーバ回路と、請求項６に記載のトランスミッタ回路とを備えることを特徴とするシリアルインターフェイス回路。