JP2009093781A - マルチフェロイック材料を有する磁気抵抗センサメモリ - Google Patents

マルチフェロイック材料を有する磁気抵抗センサメモリ Download PDF

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Abstract

【課題】選択されたメモリセルと同一の行又は列にある他のメモリセルについては高い雑音余裕を確保しつつ、選択されたメモリセルに書き込むことができるメモリセルを提供することにある。
【解決手段】メモリセルは、自由層を有する層を含む磁気抵抗センサを含んでいる。磁気抵抗センサは、読出し間隔の間に、メモリセルに格納されたデータを表す読出し電流を導通する。第一書込み導線は、自由層内にデータを書き込む書込み電流を流す。少なくとも一つの層は、マルチフェロイック材料から形成されたマルチフェロイック層を含んでいる。
【選択図】図1C

Description

(発明の分野)
本発明は、一般的に、データメモリに関し、特に、以下のものに限定されるものではないが、不揮発性データメモリに関する。
(発明の背景)
MRAM、フラッシュメモリ、SpinRAMなどの、既存の半導体不揮発性データメモリ素子は、(ディスク装置と比較して)格納容量に制限を受け、また、長期間の不揮発性の維持又はメモリ容量の観点から、実用上の性能にも制限がある。特に、MRAMの技術的な難点としては、交叉点上にある選択された一つのメモリセルに書き込む際に、選択されたメモリセルと同一の行又は列にある他のメモリセルを、かなり強い漂遊磁界に過度に晒すことが避けられず、漂遊書込み、すなわち、書込みエラーを生じてしまうという点がある。
選択されたメモリセルと同一の行又は列にある他のメモリセルについては高い雑音余裕を確保しつつ、選択されたメモリセルに書き込むことができるよう、改良が必要となる。
本発明の様々な観点は、これらの問題と他の問題に対して解決策を提供し、従来技術に対して他の利点をもたらすものである。
(発明の概要)
以下、メモリセルの配列のいくつかの観点について説明する。メモリセルの配列は、少なくとも行書込み導線を含んでいる。各メモリセルは、自由層を含む複数の層からなる磁気抵抗センサを含んでいる。読出し間隔の間に、磁気抵抗センサは、メモリセル内に格納されたデータを表す読出し電流を伝える。書込み間隔の間に、書込み電流によって、磁気抵抗センサにデータを書き込む。少なくとも一つの層は、マルチフェロイック(multiferroic)材料で形成されたマルチフェロイック層を含んでいる。
一つの観点によれば、マルチフェロイック材料は、マルチフェロイック材料の磁気異方性を変調する変調ポテンシャルを受け取る。他の観点によれば、書込み間隔の間では、変調は、相対的に低い磁気異方性を与え、一方、読出し間隔の間では、相対的に高い磁気異方性を与える。さらに他の観点によれば、磁気抵抗センサ内の自由層は、マルチフェロイック材料を含んでいる。
本発明の観点を特徴付ける他の特徴と利点は、以下の詳細な説明と、添付の図面とから明らかなものとなる。
(実施例の詳細な説明)
一つの観点によれば、メモリセルの配列は、互いに交叉する行書込み導線と列コンダクタとを含んでいる。行コンダクタは、交叉点で列コンダクタと交叉する。メモリセルは、行コンダクタと列コンダクタとの間に設けられている。個々のメモリセルは、交叉点でアドレス指定可能となっている。各メモリセルは、マルチフェロイック材料の層を含む磁気抵抗センサを含んでいる。マルチフェロイック材料は、マルチフェロイック材料の磁気異方性を変調する変調ポテンシャルを受け取る。変調は、書込み間隔の間では、低い磁気異方性を与える。他の観点によれば、読出し間隔の間では、磁気異方性を増加させることもできる。さらに他の観点によれば、磁気抵抗センサ内の自由層は、マルチフェロイック材料を含んでいる。
本適用に用いられているように、用語“マルチフェロイック材料”とは、圧電体特性と強磁性体特性の両方を併せ持つ材料のことを指す。特に興味ある点は、マルチフェロイック材料では、印加した電界の大きさによって、強磁性体特性の大きさが変化する点にある。マルチフェロイック材料の層に印加した電圧は、その大きさを変調させることにより、マルチフェロイック材料の磁気異方性(又は、数少ない場合において、磁気モーメント)を変化させることができる。マルチフェロイック材料は、磁気抵抗センサの一つあるいはそれ以上の数の自由層に、あるいは、磁気抵抗センサの他の層に含ませることができる。磁気抵抗センサの層にマルチフェロイック材料を用いると、電圧を変化させることによりその層の磁気特性を変化させることができる。例えば、書込み間隔の間では、磁気材料特性を、一つの大きさ又は方向に定め、読出し間隔の間では、磁気材料特性を、それとは異なる大きさ又は方向に定めることができる。
本適用に用いられているように、用語“磁気抵抗センサ”とは、トンネル効果接合、スピンバルブ、異方性磁気抵抗(AMR)センサ、特別なホール効果センサなどの磁気センサのことを指す。
本適用に用いられているように、用語“トンネル効果接合”とは、一つあるいはそれ以上の数の自由層と、以下のものに限定されるものではないが、磁気バイアス層やバリア層などの設計に含まれる任意の隣接した層とを含む、層の積み重ねのことを指す。
さらに、トンネル効果接合は、以下のものに限定されるものではないが、他の層や、多層の合成反強磁性体(SAF)層を適用することを容易にするシード層を含む、さらに他の層を含んでもよい。通常、SAFには、(基準層などの)強磁性体層、スペーサ層、(被固定層などの)第二強磁性体層、オプションの固定層がある。SAFは、非磁性体スペーサ層によって分離された2つの強磁性体層を含んでおり、2つの強磁性体層は、互いに反強磁性的に結合するようになされている。
本適用に用いられているように、用語“自由層”とは、印加された磁界の影響によって自由に回転する磁化方向を有する磁性材料を含む層のことを指す。例えば、書込み操作の間に印加された磁界によって、自由層の磁気モーメントは反転する。この磁気モーメントの反転により、磁気センサの電気抵抗に変化が生じる。
本適用に用いられているように、用語“バイアス層”とは、自由層の初期磁化状態を変動又は回転させる磁界を与える、オプションの層を示す。強力なバイアス(永久磁石)、分流バイアス、ソフトバイアス膜(SAL)によるバイアス、バーバーポール・バイアス、二重ストライプ・バイアス、固定層及び被固定層や、他の既知の磁気バイアス技術など、様々なバイアス構成を用いることができる。
本適用に用いられているように、用語“バリア層”とは、隣接する強磁性体層間に流れる電流に対して高抵抗バリアを与える不導電性層のことを指す。バリア層は、十分に薄いため、隣接する強磁性体層の間では、電荷担体に関して量子力学的トンネル効果が生じる。トンネル効果現象は、スピンに依存するものであり、すなわち、接合間のトンネル電流は、隣接する強磁性体層のスピンに依存した電子特性に依存し、2つの隣接する強磁性体層の磁化方向の相対的な配向の関数となっている。
図1A、1B、1C、1Dは、代表的なメモリセル102の、メモリセルの第一マルチフェロイック・ランダムアクセス・メモリ(MFRAM)配列100の様相を示すものである。図1Aは、メモリセルの配列100の平面図を示すものである。図1Bは、メモリセルの配列100の(図1Aの切断線1B−1Bに沿った)前断面図を示すものである。図1Cは、メモリセル102がアドレス指定された際の、メモリセル102から外部の駆動及び検出回路への電気的接続を簡単化して表した図を示すものである。図1Dは、メモリセル102の斜視図を示すものである。ここでは、メモリセルの配列100は、16個のメモリセルで示してあるが、通常は、それよりもはるかに多くの数のメモリセルを含んでいる。メモリセル102は、メモリセル100の配列内の全てのメモリセルを代表したものである。また、メモリセル102の特徴に関する記述は、メモリセル100の配列内の他のセルにも適用される。
図1Aにおいて、書込み導線104、106、108、110は、メモリセル100の配列の第一の側の行に配置されている。書込み導線112、114、116、118は、メモリセル100の配列の反対側の第二の行に配置されている。メモリセル100の配列は、行と列に配置された矩形状の配列を含んでいる。メモリセル100は、(行間隔120及び列間隔122などの)行間隔と列間隔とによって、互いに分離している。一つの観点において、行間隔と列間隔には、アルミナなどの(不図示の)電気的絶縁材料が充填されている。メモリセル間に電気的及び磁気的に十分な隔離を与えるために、行間隔と列間隔は十分に広くとられている。
図1A、1B、1C、1Dに図示されるように、メモリセル102は、磁気抵抗センサ124を含んでいる。磁気抵抗センサ124は、マルチフェロイック要素(ME)125(図1C及び図1D)を含んでいる。磁気抵抗センサ124は、セル102で互いに交叉する書込み導線110、112に電気的に接続している。書込み導線110、112は、磁気抵抗センサ124への電気的接続(接続層)を提供する。読出し間隔の間は、読出し電流134が、磁気抵抗センサ124に流れる。書込み間隔の間は、書込み導線110、112は、それらの全長に沿って書込み電流を通し、(図1Dに示す磁界127、130などの)磁界を磁気抵抗センサ124に与える。また、書込み間隔の間は、コンダクタ110、112は、書込みポテンシャル(V+、V−)を磁気抵抗センサ124に与える。書込みポテンシャルは、マルチフェロイック要素125の磁気異方性を変調する。
セル102で交叉する書込み導線110、112に書込み電流126、128を流し、書込みポテンシャル(V+、V−)を磁気抵抗センサ124に与えることにより、書込みのために、セル102をアドレス指定することができる。図1Dからよく理解できるように、書込み導線112を流れる書込み電流126は、磁界成分127を生成する。書込み導線110を流れる書込み電流128は、磁界成分130を生成する。図1Dに図示するように、磁気抵抗センサ124の内部の代表位置132では、磁界成分127、130は、互いに概ね直交している。磁界成分127、130は、内部位置132において、ベクトル的に足し合わされ、磁界成分127あるいは磁界成分130のいずれよりも大きな、正味の磁界133を与える。
図1Cは、書込みのためにセル102が選択された際の、(行)書込み電流128と(列)書込み電流126の回路内での経路を概略的に示したものである。図1Cは、セル102が選択された際の、読出し電流134の回路内での信号経路を概略的に示したものである。電流源136は、行書込み電流128を与える。電流源138は、列書込み電流126を与える。ポテンシャル源140は、読出し電流134と書込みポテンシャル(V+、V−)の両方を与える。セル102は、(図1Cでは不図示の)半導体スイッチを用いることにより、読出し又は書込みアクセスのために選択(アドレス指定)され、セル102で交叉する行及び列コンダクタ110、112を選択する。
図2A、2B、2C、2Dは、代表的なメモリセル202など、メモリセル200の第二マルチフェロイック・ランダムアクセス・メモリ(MFRAM)配列の様相を示すものである。図2Aは、メモリセル200の配列の平面図を示すものである。図2Bは、メモリセル200の配列の(図2Aの切断線2B−2Bに沿った)前断面図を示すものである。図2Cは、メモリセル202がアドレス指定された際の、メモリセル202から外部の駆動及び検出回路への電気的接続を簡単化して表した図を示すものである。図2Dは、メモリセル202の斜視図を示すものである。ここでは、メモリセル200の配列は、16個のメモリセルで示してあるが、通常は、それよりもはるかに多数のメモリセルを含んでいる。メモリセル202は、メモリセル200の配列内の全てのメモリセルを代表したものである。また、メモリセル202の特徴に関する記述は、メモリセル100の配列内の他のセルにも適用される。
図2Aにおいて、書込み導線204、206、208、210は、メモリセル200の配列の第一の側の行に配置されている。書込み導線212、214、216、218は、メモリセル200の配列の第二の反対側の行に配置されている。メモリセル200の配列は、行と列に配置された矩形状の配列を含んでいる。メモリセル200は、(行間隔220及び列間隔222などの)行間隔と列間隔とによって、互いに隔てられている。一つの観点において、行間隔と列間隔には、アルミナなどの(不図示の)電気的絶縁材料が充填されている。メモリセル間に電気的及び磁気的に十分な隔離を与えるために、行間隔と列間隔は十分に広くとられている。また、行間隔及び列間隔は、(図2A、2B、2Dでは不図示の)行読取りコンダクタ及び列読取りコンダクタの配列のためにも用いられる。
図2A、2B、2C、2Dに図示されるように、(メモリセル202などの)各セルは、磁気抵抗センサ224を含んでいる。磁気抵抗センサ124は、マルチフェロイック要素225を含んでいる。磁気抵抗センサ224は、セル202で互いに交叉する書込み導線210、212に電気的に接続している。書込み導線210、212は、書込み電流228を磁気抵抗センサ224に導通するために、磁気抵抗センサ224への電気的接続(接続層)を提供する。書込み導線210、212は、書込み電流228を磁気抵抗センサ224に流す。書込み電流228は、磁気抵抗センサ224に流れ、磁気抵抗センサ220内部に磁界230を与える。
セル202で交叉する書込み導線210、212に書込み電流228を流すことにより、書込みのために、セル102をアドレス指定することができる。図2Cは、書込みのためにセル202が選択された際の、書込み電流228を概略的に示したものである。書込み電流228は、磁気抵抗センサ224に書込みポテンシャル(V+、V−)を生成する。書込みポテンシャル(V+、V−)は、マルチフェロイック層225の磁気異方性(又は、他の磁気特性)を変調する。図2Cは、読出しのためにセル202が選択された際の、読出し電流234を概略的に示したものである。電流源236は、書込み電流228を与える。ポテンシャル源240は、読出し電流234を与える。セル202は、(図2Cでは不図示の)半導体スイッチを用いることにより、書込みアクセスのために選択(アドレス指定)され、セル202とポテンシャル源240との間を接続する行及び列読出しコンダクタを選択する。
図3は、マルチフェロイック材料を含む第一メモリセル300の様相を示すものである。メモリセル300は、基板301上に設けられている。メモリセル300は、書込み導線302を含んでいる。書込み間隔の間は、書込み導線302は、書込み電流304を流す。書込み電流304は、磁界306を生成する。磁界306は、磁気抵抗センサ308を通過する。磁気抵抗センサ308は、マルチフェロイック層310を含んでいる。絶縁層312は、マルチフェロイック層310を書込み導線302から分離する。メモリセル300は、電気接続層314、316を含んでいる。電気接続層314、316は、磁気抵抗センサ308に接続している。読出し間隔の間は、検出電流318が、電気接続層314、磁気抵抗センサ308、電気接続層316に流れる。書込み間隔の間は、接続層314、316、302によって、書込みポテンシャルがマルチフェロイック層310に印加される。書込みポテンシャルは、マルチフェロイック層310の磁気特性を変調する。一つの観点において、磁気抵抗センサ308は、スピンバルブを含んでいる。書込みは、(図示したように)電流によって生成された電界を介して行われるか、もしくは、(不図示の)書込み電流から伝えられるスピンモーメントによって行われる。
図4は、マルチフェロイック材料を含む第二メモリセル400の様相を示すものである。メモリセル400は、基板401上に設けられている。メモリセル400は、書込み導線402、403を含んでいる。書込み間隔の間は、書込み導線402は、書込み電流404(I 書込み2)を流す。書込み間隔の間は、書込み導線403は、書込み電流405(I 書込み1)を流す。書込み電流404は、磁界406を生成する。書込み電流405は、磁界407を生成する。磁界406、407は、磁気抵抗センサ408を通過する。磁気抵抗センサ408は、マルチフェロイック層410を含んでいる。絶縁層412は、マルチフェロイック層410を書込み導線403から隔離する。メモリセル400は、磁気抵抗センサ408に接続した電気接続層414を含んでいる。読出し間隔の間は、検出電流(I 検出)418が、電気接続層414、磁気抵抗センサ408、電気接続層402に流れる。書込み間隔の間は、接続層414と書込み導線418によって、書込みポテンシャルがマルチフェロイック層410に印加される。書込みポテンシャルは、マルチフェロイック層410の磁気特性を変調する。一つの観点において、磁気抵抗センサ408は、スピンバルブを含んでいる。書込みは、(図示したように)電流によって生成された電界を介して行われるか、もしくは、(不図示の)書込み電流から伝えられるスピンモーメントによって行われる。
図5は、マルチフェロイック材料を含む第三メモリセル500の様相を示すものである。メモリセル500は、基板501上に設けられている。メモリセル500は、書込み導線502、503を含んでいる。書込み間隔の間は、書込み導線502は、書込み電流504を流す。書込み間隔の間は、書込み導線503は、書込み電流505を流す。書込み電流504は、磁界506を生成する。書込み電流505は、磁界507を生成する。磁界506、507は、磁気抵抗センサ508を通過する。磁気抵抗センサ508は、マルチフェロイック層510を含んでいる。絶縁層(図5では不図示)は、接続層514を書込み導線503から分離する。メモリセル500は、磁気抵抗センサ508に接続した電検出接続層514、516を含んでいる。書込みは、(図示したように)電流によって生成された電界を介して行われるか、もしくは、(不図示の)書込み電流から伝えられるスピンモーメントによって行われる。読出し間隔の間は、検出電流518が、接続層514、磁気抵抗センサ508、接続層516に流れる。書込み間隔の間は、接続層514、516によって、書込みポテンシャルがマルチフェロイック層510に印加される。書込みポテンシャルは、マルチフェロイック層510の磁気特性を変調する。接続層514及び516を用いて、あるいはそれらに代えて、書込み導線52及び503を用いて、ポテンシャルを印加することもできる。また、接続層514及び516を用いて、スピンモーメントの伝達を介して、ビットを書き込むこともできる。メモリ素子の自由層を介して電流が流れる場合には、スピンモーメントの伝達を用いることができる。
図6A、6B、6Cは、メモリセル内の層の積み重ねの種類の一例を示すものである。図6A、6B、6Cに示す例は、制約を設けるものではなく、他の種類のセルの積み重ねも同様に用いることができる。図6A、6B、6Cの各図において、スタック内の強磁性体層の一つは、マルチフェロイック層に電圧を印加することにより、電気的に変調される磁気特性を有するマルチフェロイック材料を含んでいる。一つの観点において、自由層(又は、複数の自由層)は、マルチフェロイック材料を含み、書込み間隔の間は、マルチフェロイック材料の磁気異方性が変調を受け、その磁気異方性が低くなる。図1から図6に関連して上述した半導体メモリセルとメモリ配列は、既存のフラッシュメモリ、MRAMあるいはSpinRAM素子よりもはるかに多量のデータを格納することができる不揮発性データストレージを提供する。マルチフェロイック(MF)材料は、アドレス指定可能な半導体による配列構造を有する半導体メモリ素子内のストレージ層(例えば、自由層)として用いることができる。
マルチフェロイック材料を有するアドレス指定可能な配列を製造するプロセスには、MRAMやSpinRAM素子を製造する際に用いられる既存のプロセスを適用することができる。高速の書込み時間、無制限の書込み回数、低電力などの、MRAM及びSpinRAMの利点は、本開示によるマルチフェロイック・ランダムアクセス・メモリ(MFRAM)素子及び配列でも同様に得られる。
既存のMRAM素子では、交叉した線によるアドレス指定を用いて、磁気トンネル接合(MTJ)の自由層(FL)に磁界を加えることにより、ビットが書き込まれる。FLは、十分に自由であるため、加えられた磁界によって回転することができるが、FLは、十分に安定しているため、不揮発性を維持していると考えられる十分に長い期間に渡って、熱的に安定したものとなる。各線からの磁界は、各行と各列の全ての素子に加えられるが、これにより、線の下にある他の素子についての安定性が問題となる。最下位置の線と最上位置の線が交叉し、両方の線から生じる磁界が足し合わされる場所にあるビットのみが、書き込まれる。また、FLを切り替えるために十分に大きな磁界を生成する電流を加えるのには、大きな電力が必要となる。本開示による素子は、この問題についても解決策を与えるものとなっている。本開示による素子では(例えば、図1から図6)、マルチフェロイック材料は、印加した電圧によって変調される磁気異方性を有している。この電圧は、磁気異方性を制御し、書き込もうとするセルに対してはより小さい磁気異方性を与え、同一の行及び列上の他のセルについては、より高い磁気異方性を与える。
既存のSpinRAM素子の基本的な考え方によれば、単一の素子に対して電流を流すことにより、ビットが書き込まれる。この考え方には、一度に一つの素子のみをアドレス指定すればよいという利点があるが、FLを切り替えるためには、大きな電流密度が必要となったり、小さい電流密度でFLを切り替えるには、FLは十分に小さい磁気異方性を備えていなければならないという欠点もあった。本開示による素子は、これらの問題を解決する。本開示による素子(例えば、図1から図6)では、マルチフェロイック材料は、印加した電圧によって変調される磁気異方性を有している。この電圧は、磁気異方性を制御し、書き込もうとするセルに対してはより小さい磁気異方性を与え、同一の行及び列上の他のセルについては、より高い磁気異方性を与える。
マルチフェロイック(MF)材料は、自由層の一部とすることができ、それにより、FLの保磁力は十分高いものとなり、MFFLを介して電圧を印加する場所にある1つのセルを除き、書込み電流又は複数の書込み電流によって発生する電界によって、低い異方性に切り替えること(又は、不安定にすること)ができる。この電圧は、基本的に、2つの線が交叉する場所にある1つのセルのFLを介して印加される。アドレス指定されないセルに印加される弱い周辺電界が存在する可能性もあるが、これらの電界は、アドレス指定されるセルのFLで低下する電界に比べると、その強度は極めて小さい。マルチフェロイック・セルは、アドレス指定の面については、MRAMに対するSpinRAMの優位性を保っている。マルチフェロイック・セル(図2A、2B、2C、2D)は、切り替えは電圧によって行われるが、電流によっては行われず、必要な電力に対する要求レベルを下げられるという利点を有している。等価なMRAM素子での線は、これらの線の間にDCオフセットがあり、このDCオフセット(例えば、図1Cのポテンシャル源140又は、図2Cのポテンシャル源240からのオフセット)が、実質的に、MLFLに印加される電圧となる。SpinRAMでのアドレス指定と同様のアドレス指定を用いるMFRAMは、MFFLで電圧が低下し、その異方性が低くなるように設計されたトンネル接合(MTJ)を有している。
上述したいずれの状況においても、MTJの大きな磁気抵抗(MR)をより高めるために、MFFLは、他の磁性材料と磁気的に結合することができる。高い抵抗を有する強誘電体とフェライトを組み合わせたり、高い抵抗を有する強誘電体を、金属性の磁気抵抗材料とともに多層化することによって、MF材料には、極めて高い抵抗を持たせることができる。あるいは、MF材料には、金属性のMSMを用いた柱状のような構造を構築することによって、低い抵抗を持たせることができる。
理想的には、MF材料は、それをFLに直接結合することによって、MTJと直列に配置することができる。この配置には、(MTJのRAに比べて)低い抵抗と、大きな磁電結合性を有するMF材料が必要となる(小さい電界によって、磁気異方性に大きな変化を与える)。MF材料を、MTJを通る電流の直接経路に設けないことが望ましいような適用例では、以下で説明するような他の構造を用いることができる。
マルチフェロイック材料は、平面に対して垂直な方向に流れる電流(CPP)による磁気抵抗センサに代えて、平面上に流れる電流(CIP)による磁気抵抗センサに用いることができる。この構造では、図5のI検出線にセンサを設ける。書込み電流は、MFFLを通る必要はない。マルチフェロイック材料を用いることにより、書込み線1のみによる書き込みが可能となるため、図5の書込み線2はオプションである。MFFLは、センサ素子の最上位置に置くことができ、これにより、I検出線と書込み線1との間に磁界を与えることができ、その結果、MFFLの異方性を低下させることができ、書込み線1の電流によってデータを書き込むことができる。CIPセンサのほうが、より簡単に製造することができ、大きなシート抵抗と、大きなMRを有する素子が得られる。
FLの切り替えは、現在よく用いられている、磁気トンネル接合による読出しセンサのように、センサの両側に設けられた永久磁石(PM)によって行うことができる。これらのPMの磁化は、書込み線を用いて切り替えることができる。PMは、軟磁性材料層と結合したMF層とを含んでいる。印加した電界により、MFの異方性が低下し、軟磁性材料とMFとを切り替えることができる。軟磁性材料は、必ずしも必須なものではないが、磁気特性を制御して、大きな磁界をFLに与え、それを安定化させる上では望ましいものである。
一方、この素子は、上記のパラグラフで説明したものと同様に構築できるが、MFとFLとの間を(静磁気結合によらず)直接結合することもできる。さらに、この結合は、必要に応じて、第二の軟磁性材料を介在させて構築することもできる。その場合は、一種の交換タブ又はリード線のオーバーレイ配置を用いる。
MF材料は、I検出線の最上位置に設け、I検出線は、軟磁性材料とすることができる(図4)。これにより、書込み線1とI検出線との間に電圧を印加して、MF材料の異方性を低下させることができ、任意の組み合わせの線を流れる電流によってビットを書き込むことができる。一方、非磁性体のI検出線を用いることもでき、さらに、MF材料、又は他の磁性材料に結合されたMF材料を、間接的な結合(例えば、静磁気結合や、ランダーマン(Runderman)−キッテル(Kittel)−カスヤ(Kasuya)−ヨシダ(Yoshida)(RKKY)結合や、その他の既知の間接的結合)によって、I検出線を介してFLに結合することもできる。
マルチフェロイック材料を用いることにより、熱的/磁気的安定性を向上させ、電力消費を減少させることができる。この考え方を実装するための、複数の代替構造を開示する。多くのバリエーションが可能であり、ある例証において記述した特徴を、他の例証に用いることも考慮する。用いられる最適な構成は、選択されたマルチフェロイック材料と、選択された製造プロセスと、必要とされる素子性能とに依存する。合成永久磁石は、自由層に隣接して設ける。合成永久磁石は、軟磁性層に結合されたマルチフェロイック層を含むことができる。自由層は、磁気的に切り替え可能な層を含むことができる。マルチフェロイック層は、RKKY結合を介して、自由層に結合することができる。他のバリエーションも可能である。
上述したように、本発明の様々な実施例の構造と機能の詳細とともに、本発明の様々な実施例の多くの特徴と利点を説明してきたが、本開示は、例示に過ぎず、特に、本発明の原理の中に含まれる構成要素の構造と配置に関して、付属のクレームの表現にある用語の広く一般的な意味によって示された限度まで、詳細に変更を加えてもよいことを理解すべきである。例えば、特定の構成要素は、本発明の範囲を要旨を逸脱しない限り、それらと同一の機能性を実質的に維持しつつ、メモリシステムの特定の適用例に応じて変えてもよい。さらに、上述した好適な実施例は、メモリセルを二次元配列する構成に関するものであったが、本発明の教示するところによれば、本発明の範囲を主旨を逸脱しない限り、三次元配列にも適用できることは、当業者であれば理解するところである。
メモリセルの第一マルチフェロイック・ランダムアクセス・メモリ(MFRAM)配列の様相を示す図。 メモリセルの第一マルチフェロイック・ランダムアクセス・メモリ(MFRAM)配列の様相を示す図。 メモリセルの第一マルチフェロイック・ランダムアクセス・メモリ(MFRAM)配列の様相を示す図。 メモリセルの第一マルチフェロイック・ランダムアクセス・メモリ(MFRAM)配列の様相を示す図。 メモリセルの第二マルチフェロイック・ランダムアクセス・メモリ(MFRAM)配列の様相を示す図。 メモリセルの第二マルチフェロイック・ランダムアクセス・メモリ(MFRAM)配列の様相を示す図。 メモリセルの第二マルチフェロイック・ランダムアクセス・メモリ(MFRAM)配列の様相を示す図。 メモリセルの第二マルチフェロイック・ランダムアクセス・メモリ(MFRAM)配列の様相を示す図。 マルチフェロイック材料を含む第一メモリセルの様相を示す図。 マルチフェロイック材料を含む第二メモリセルの様相を示す図。 マルチフェロイック材料を含む第三メモリセルの様相を示す図。 マルチフェロイック材料を含むメモリセルの層の積み重ねの様相を示す図。 マルチフェロイック材料を含むメモリセルの層の積み重ねの様相を示す図。 マルチフェロイック材料を含むメモリセルの層の積み重ねの様相を示す図。
符号の説明
100、102 メモリセル
110 行導線
112 列導線
128 (行)書込み電流
126 (列)書込み電流
134 読出し電流
136、138 電流源
140 ポテンシャル源

Claims (25)

  1. 自由層を有する層を含む磁気抵抗センサであって、読み出し期間中に、メモリセルに格納されたデータを表す読出し電流を導通する磁気抵抗センサと、
    自由層にデータを書き込む書込み電流を流す第一書込み導線とを含むメモリセルであって、層の少なくとも1つはマルチフェロイック材料から形成されたマルチフェロイック層を含むことを特徴とするメモリセル。
  2. 請求項1記載のメモリセルにおいて、マルチフェロイック層は、マルチフェロイック材料の磁気異方性を変調する変調ポテンシャルを受けることを特徴とするメモリセル。
  3. 請求項2記載のメモリセルにおいて、変調は、書込み期間中に、より低い磁気異方性を生むことを特徴とするメモリセル。
  4. 請求項2記載のメモリセルにおいて、変調は、読出し期間中に、より高い磁気異方性を生むことを特徴とするメモリセル。
  5. 請求項1記載のメモリセルは、さらに、
    書込み間隔の間に自由層と交わる第二の書込み磁界を生成する第二書込み導線を含むことを特徴とするメモリセル。
  6. 請求項5記載のメモリセルにおいて、第一及び第二書込み磁界は、トンネル効果接合の少なくとも1つの領域においてベクトル的に足し合わされることを特徴とするメモリセル。
  7. 請求項1記載のメモリセルにおいて、第一書込み電流は、磁気抵抗センサを流れることを特徴とするメモリセル。
  8. 請求項1記載のメモリセルにおいて、自由層は、不揮発性記憶素子を含むことを特徴とするメモリセル。
  9. 請求項1記載のメモリセルにおいて、磁気抵抗センサは、平面上に流れる電流による磁気抵抗センサを含むことを特徴とするメモリセンサ。
  10. 請求項1記載のメモリセルにおいて、磁気抵抗センサは、平面に対して垂直な方向に流れる電流による磁気抵抗センサを含むことを特徴とするメモリセンサ。
  11. 請求項1記載のメモリセルにおいて、自由層は、マルチフェロイック磁気抵抗センサを含むことを特徴とするメモリセンサ。
  12. 請求項1記載のメモリセルにおいて、マルチフェロイック材料は、軟磁性材料と磁気的に結合し、磁気抵抗を増加させることを特徴とするメモリセンサ。
  13. 請求項1記載のメモリセルは、さらに、自由層に隣接した合成永久磁石を含むことを特徴とするメモリセンサ。
  14. 請求項13記載のメモリセルにおいて、合成永久磁石は、軟磁性層に結合したマルチフェロイック層を含むことを特徴とするメモリセル。
  15. 請求項1記載のメモリセルにおいて、自由層は、磁気的に切り替え可能な層を含むことを特徴とするメモリセル。
  16. 請求項1記載のメモリセルにおいて、マルチフェロイック層は、RKKY結合を介して自由層に結合することを特徴とするメモリセル。
  17. 交叉点で交叉する行書込み導線と列書込み導線と、
    交叉点に設けられ、アドレス指定可能となっているメモリセルとを含むメモリセルの配列であって、
    マルチフェロイック材料の層を含む磁気抵抗センサを含むことを特徴とする各メモリセルの配列。
  18. 請求項13記載の配列において、アドレス指定されたメモリセルのマルチフェロイック材料は、マルチフェロイック材料の磁気特性を変調する変調ポテンシャルを受け取ることを特徴とする配列。
  19. 請求項17記載の配列において、変調された磁気特性は、磁気異方性を含むことを特徴とする配列。
  20. 請求項18記載の配列において、変調ポテンシャルは、マルチフェロイック材料の磁気異方性を変調することを特徴とする配列。
  21. 請求項18記載の配列において、書込み電流は、アドレス指定されたメモリセルの磁気抵抗センサを流れることを特徴とする配列。
  22. 請求項18記載の配列において、書込み電流は、アドレス指定されたメモリセルの磁気抵抗センサを流れないことを特徴とする配列。
  23. 読出し間隔の間に、メモリセルに格納されたデータを表す読出し電流を導通する磁気抵抗センサを提供するステップと、
    書込み間隔の間に、磁気抵抗センサと交わる第一書込み磁場を生成する第一書込み導線を提供するステップと、
    少なくとも1つの磁気抵抗センサ層を、マルチフェロイック材料から形成するステップとを含む方法。
  24. 請求項23記載の方法において、マルチフェロイック材料は、薄膜沈着を用いて形成されることを特徴とする方法。
  25. 請求項23記載の方法において、マルチフェロイック材料は、マイクロ構造又はナノ構造の製造プロセスを用いて形成されることを特徴とする方法。
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