JP2009060322A - ソリッドステートリレー - Google Patents

Abstract

【課題】コストの上昇を抑制すると共に、異常動作を防止し、且つスナバ回路の抵抗近傍部品が故障してしまうことを防止することが可能なソリッドステートリレーを提供する。
【解決手段】ソリッドステートリレー２０は、スナバ回路Ｓを構成するコンデンサＣ_０と抵抗Ｒ_０との接続点ｄと、トライアックＴＡのゲート端子Ｇとを接続する第３接続ライン２８ｃを備えている。さらに、ソリッドステートリレー２０は、第３接続ライン２８ｃ上に設けられた抵抗Ｒ_２と、接続点ｅと接続点ｂとの間に設けられたコンデンサＣとを備えている。
【選択図】図１

Description

本発明は、ソリッドステートリレーに関する。

従来、発光素子と、受光素子と、トライアックと、スナバ回路とを備えたソリッドステートリレーが知られている。このソリッドステートリレーでは、パルス状の制御電流が発光素子に供給されると、発光素子が発光して受光素子に受光される。これにより、受光素子はオン状態となってトライアックのゲート端子に電流を供給して、トライアックはオン状態となる。また、スナバ回路はコンデンサと抵抗とが直列接続された構成であり、トライアックと並列に設けられており、急峻な電圧変化やサージ電圧に対して保護を図っている（特許文献１〜５参照）。

また、このようなソリッドステートリレーにおいては、スナバ回路のコンデンサが永年使用により短絡してしまう可能性があり得る。この場合、電源電流はスナバ回路を構成する抵抗に対して常時流れ、この抵抗が発熱することにより抵抗近傍部品を故障させてしまうことがある。

そこで、フィルムタイプ等のコンデンサと抵抗とが近接配置され一体複合された複合部品が、スナバ回路として用いられている。このスナバ回路において、コンデンサは固有の耐熱温度の限界点を超えると両端子間をオープン状態とする性質を有している。このため、コンデンサが短絡して抵抗が発熱した場合、コンデンサは、抵抗からの熱を受けてオープン状態となり、抵抗近傍部品が故障してしまうことを防止することができる。
実開平６−２６３２０号公報 実公平６−４４０７８号公報 特開平５−２９９９９２号公報 特開平７−１５３０７号公報 特開平９−２４６９３７号公報

しかし、従来のソリッドステートリレーでは、コンデンサと抵抗とが近接配置された複合部品を用いなければならず、この部品が高価であるため、コストの上昇を招いてしまう。また、複合部品を用いないとすると、抵抗近傍部品の故障防止のために回路構成を変更する必要があり、回路変更したことによりトライアックが不用意にオンして、ソリッドステートリレーが異常動作してしまう可能性がある。

本発明は、このような従来の課題を解決するためになされたものであり、その目的とするところは、コストの上昇を抑制すると共に、異常動作を防止し、且つスナバ回路の抵抗近傍部品が故障してしまうことを防止することが可能なソリッドステートリレーを提供することにある。

上記目的を達成するため、本発明に係るソリッドステートリレーは、入力端子と、入力端子間を接続する接続ラインと、接続ライン上に設けられ、電流供給時に発光する発光素子と、負荷及び負荷用の電源が接続される出力端子と、発光素子からの光を受光することにより導通状態となる受光素子と、出力端子のうち１つと受光素子の一端側とを接続する第１接続ラインと、出力端子のうち他の１つと受光素子の他端側とを接続する第２接続ラインと、ゲート端子が受光素子の他端側に接続されると共に、残り２端子のうち第１端子が第１接続ラインに接続され、且つ残り２端子のうち第１端子と異なる第２端子が第２接続ラインに接続されて、受光素子と並列配置されるトライアックと、一端側が第１接続ラインに接続され、他端側が第２接続ラインに接続されて、受光素子と並列接続されると共に、コンデンサと抵抗とが直列接続されて構成されたスナバ回路と、を備えたソリッドステートリレーであって、スナバ回路を構成するコンデンサと抵抗との接続点と、トライアックのゲート端子とを接続する第３接続ラインと、第３接続ライン上に設けられた第２の抵抗と、第２接続ラインのうち、トライアックのゲート端子と受光素子の他端側との接続点と、第２端子と第２接続ラインとの接続点との間に設けられた第２のコンデンサと、を備えることを特徴とする。

また、第２接続ラインのうち、第３接続ラインと第２のコンデンサとの接続点と、第２接続ラインとトライアックのゲート端子との接続点との間に設けられた第３の抵抗をさらに備えることが好ましい。

本発明に係るソリッドステートリレーによれば、スナバ回路を構成するコンデンサと抵抗との接続点と、トライアックのゲート端子とを接続する第３接続ラインを備えるため、コンデンサが短絡した場合に電源電流は第３接続ラインを介してゲート端子に入力され、トライアックが導通状態となる。これにより、電源電流は、トライアックを通じて流れることとなり、コンデンサ短絡時に電源電流が抵抗に流れて抵抗近傍部品が故障してしまうことを防止することができる。しかも、第２の抵抗と第２のコンデンサによって積分回路が形成され、コンデンサが短絡していない通常時においては、スナバ回路と積分回路の減衰率により不用意にトライアックを導通状態としてしまう事態を防止することができる。また、コンデンサと抵抗とを近接配置した複合部品を用いる必要が無く、コストの上昇を抑制することができる。従って、コストの上昇を抑制すると共に、異常動作を防止し、且つスナバ回路の抵抗近傍部品が故障してしまうことを防止することができる。

また、第２接続ラインのうち、第３接続ラインと第２のコンデンサとの接続点と、第２接続ラインとトライアックのゲート端子との接続点との間に設けられた第３の抵抗をさらに備えるため、トライアックのゲートオン電流の値が比較的高い場合に、ゲートオン電流を好適にすることができる。

以下、本発明の好適な実施形態を図面に基づいて説明する。図１は、本発明の実施形態に係るソリッドステートリレーを含む負荷駆動回路の構成図である。図１に示すように、負荷駆動回路１は、直流電源１０と、ソリッドステートリレー２０と、交流電源３０と、負荷４０とからなっている。

直流電源１０は、ソリッドステートリレー２０に電流供給するものである。ソリッドステートリレー２０は、負荷４０を駆動制御するために用いられるものであり、可動接点部分が存在しない無接点リレーである。交流電源３０は負荷４０に電流供給するものである。負荷４０は、例えばモータであり、交流電源３０に対して直列接続されている。なお、負荷４０は、モータに限らず他のものであってもよい。また、負荷４０の駆動電源は交流電源３０に限らず、直流電源であってもよい。

ソリッドステートリレー２０は、入力端子２１〜２３と、入力側回路２４と、出力端子２５，２６と、出力側回路２７とからなっている。入力端子２１〜２３は３つからなっており、第１入力端子２１には直流電源１０が接続されている。また、第２入力端子２２には負荷４０を駆動制御するための制御信号が入力され、第３入力端子２３はアース接続されている。

入力側回路２４は、接続ライン２８と、発光ダイオード（発光素子）Ｄと、抵抗Ｒと、トランジスタＴＲとを有している。接続ライン２８は第１入力端子２１と第３入力端子２３との間を接続するものである。この接続ライン２８上には、発光ダイオードＤと抵抗ＲとトランジスタＴＲとが設けられている。

このうち、発光ダイオードＤは、アノードが第１入力端子２１に接続されており、カソードが抵抗Ｒに接続されている。抵抗Ｒは、一端が発光ダイオードＤに接続され、他端がトランジスタＴＲのコレクタに接続されている。トランジスタＴＲは、ＮＰＮトランジスタであって、コレクタが抵抗Ｒに接続され、エミッタが第３入力端子２３に接続されている。また、トランジスタＴＲのベースは第２入力端子２２に接続されて、制御信号が入力されるようになっている。

ここで、第２入力端子２２に制御信号が入力されたとする。この場合、トランジスタＴＲがオンして直流電源１０からの電流が発光ダイオードＤに供給される。これにより、発光ダイオードＤは発光する。なお、制御信号はパルス電流としてトランジスタＴＲのベースに供給されるため、発光ダイオードＤにもパルス状の制御電流が供給され、発光ダイオードＤは間欠的に発光することとなる。

出力端子２５，２６は２つからなり、第１出力端子２５には負荷４０が接続され、第２出力端子２６には交流電源３０が接続されている。出力側回路２７は、フォトトライアック（受光素子）ＰＴＡと、第１接続ライン２８ａと、第２接続ライン２８ｂと、トライアックＴＡと、スナバ回路Ｓとを有している。

フォトトライアックＰＴＡは発光ダイオードＤから光を受光することにより導通状態となるものである。このフォトトライアックＰＴＡと発光ダイオードＤとによりフォトカプラが構成されている。また、第１接続ライン２８ａは第１出力端子２５とフォトトライアックＰＴＡの一端側の端子とを接続するものである。第２接続ライン２８ｂは第２出力端子２６とフォトトライアックＰＴＡの他端側の端子とを接続するものである。具体的に、第２接続ライン２８ｂは、後述する接続点ｃ、接続点ｅ及び接続点ｂを通過するラインである。

トライアックＴＡは、ゲート端子Ｇに所定の電流値を有する電流が入力されることでオンする双方向サイリスタである。このトライアックＴＡは、ゲート端子Ｇが第２接続ライン２８ｂに接続されることにより、フォトトライアックＰＴＡの他端側の端子に接続された状態となっている。また、トライアックＴＡは、残り２端子のうち第１端子が第１接続ライン２８ａに接続され、且つ残り２端子のうち第１端子と異なる第２端子が第２接続ライン２８ｂに接続されている。これにより、トライアックＴＡは、フォトトライアックＰＴＡと並列配置されている。なお、トライアックＴＡの第１端子と第１接続ライン２８ａとの接続点を以下接続点ａとし、トライアックＴＡの第２端子と第２接続ライン２８ｂとの接続点を以下接続点ｂとする。さらに、トライアックＴＡのゲート端子Ｇと第２接続ライン２８ｂとの接続点を以下接続点ｃとする。

ここで、発光ダイオードＤが発光したとすると、フォトトライアックＰＴＡがオンして、電流Ｉ_ｇがトライアックＴＡのゲート端子Ｇに供給される。そして、トライアックＴＡは導通状態となる。これにより、交流電源３０、負荷４０及びトライアックＴＡを介した閉回路が形成されることとなり、負荷４０は駆動することとなる。

抵抗Ｒ_ｇは、第１接続ライン２８ａのうち、接続点ａとフォトトライアックＰＴＡの一端側の端子との間に設けられ、接続点ａからの電流をトライアックＴＡのゲート端子Ｇに供給するために設けられている。

スナバ回路Ｓは、急峻な電圧変化やサージ電圧から保護するためのものであり、一端側が第１接続ライン２８ａに接続され、他端側が第２接続ライン２８ｂに接続されている。これにより、スナバ回路Ｓは、フォトトライアックＰＴＡと並列接続されている。このスナバ回路Ｓは、コンデンサＣ_０と抵抗Ｒ_０とが直列接続された構成となっている。

さらに、本実施形態に係るソリッドステートリレー２０は、第３接続ライン２８ｃと、抵抗（第２の抵抗）Ｒ_２と、コンデンサ（第２のコンデンサ）Ｃとを有している。第３接続ライン２８ｃは、スナバ回路Ｓを構成するコンデンサＣ_０と抵抗Ｒ_０との接続点（以下接続点ｄという）と、トライアックＴＡのゲート端子Ｇとを接続するためのものである。詳細に第３接続ライン２８ｃは、一端が接続点ｄに接続され、他端が第２接続ライン２８ｂに接続されている。なお、第３接続ライン２８ｃの他端は、接続点ｃと等電位となるように、抵抗等を介することなく第２接続ライン２８ｂに接続されている。以下、第３接続ライン２８ｃの他端と、第２接続ライン２８ｂの接続点を接続点ｅとする。

抵抗Ｒ_２は、第３接続ライン２８ｃ上に設けられている。コンデンサＣは、第２接続ライン２８ｂ上に設けられ、詳細には接続点ｅと接続点ｂとの間に設けられている。上記のように構成されるため、抵抗Ｒ_２とコンデンサＣとで積分回路が構成されている。なお、本実施形態において、スナバ回路Ｓを構成するコンデンサＣ_０及び抵抗Ｒ_０から求まる時定数Ｃ_０Ｒ_０と、積分回路を構成するコンデンサＣ及び抵抗Ｒ_２から求まる時定数ＣＲ_２との関係は、ＣＲ_２＞１０・Ｃ_０Ｒ_０となっているものとする。

次に、本実施形態に係るソリッドステートリレー２０の動作を説明する。図２は、図１に示したソリッドステートリレー２０の基本動作を示すタイミングチャートである。なお、図２において、Ｖ_ｂ−ａは、接続点ａと接続点ｂとの電位差を示し、負荷４０間の電圧は負荷４０に印加される電圧値を示している。

まず、図２に示すように、まず、時刻０から時刻Ｔ１の期間において制御信号が入力されていないとする。この場合、発光ダイオードＤは発光せず、フォトトライアックＰＴＡは導通状態とならない。これにより、電流Ｉ_ｇは流れず、トライアックＴＡはオンしないこととなる。また、負荷４０間の電圧は「０」近傍の値となり、負荷４０は駆動しないこととなる。

その後、交流電源３０の電圧が最も高くなった時刻Ｔ１において、制御信号が入力されたとする。このとき、発光ダイオードＤは発光し、フォトトライアックＰＴＡは導通状態となる。これにより、トライアックＴＡのゲート端子Ｇに電流Ｉ_ｇが流れ、トライアックＴＡはオンする。そして、トライアックＴＡがオンしたことにより、接続点ａと接続点ｂとは等電位となる。また、トライアックＴＡがオンしたことにより、トライアックＴＡを介して電流が流れる。これにより、負荷４０に電圧が加わって、負荷４０が駆動することとなる。

その後、時刻Ｔ２において交流電源３０の電圧が「０」近傍となると、トライアックＴＡがオフして負荷４０は駆動しないこととなる。ここで、トライアックＴＡは、一度オンするとゲート端子Ｇを除く２端子間に流れる電流が最低電流を下回らない限り、オン状態を継続する性質がある。このため、トライアックＴＡは、２端子間に流れる電流が最低電流を下回る「０」近傍でオフすることとなる。その後、時刻Ｔ２〜Ｔ６において、時刻Ｔ０〜Ｔ２までの動作が繰り返されることとなる。

また、交流電源３０の電圧が「０」近傍となる時刻Ｔ７において、制御信号が入力されたとする。この場合も同様にトライアックＴＡがオンして負荷４０は駆動することとなる。そして、時刻Ｔ８において、再び交流電源３０の電圧が「０」近傍となると、トライアックＴＡはオフして負荷４０は駆動しないこととなる。その後、時刻Ｔ８〜Ｔ１０において、時刻Ｔ７〜Ｔ８までの動作が繰り返されることとなる。

ここで、図２に示す負荷４０間の電圧から明らかなように、制御信号を入力するタイミングに応じて負荷４０に加わる電圧の実効値を変化させることができる。これにより、負荷４０がモータである場合、モータの回転数を制御できることとなる。すなわち、時刻Ｔ０〜Ｔ６においてモータは中速回転し、時刻Ｔ７〜Ｔ１０においてモータは高速回転することとなる。

なお、図２に示すように、制御信号が入力されない場合、接続点ａと接続点ｂとの電位差が変化するのみで、負荷４０は停止したままとなる。

次に、第３接続ライン２８ｃ、抵抗Ｒ_２、コンデンサＣを有しないソリッドステートリレーについて説明する。このようなソリッドステートリレーでは、スナバ回路Ｓを構成するコンデンサＣ_０が永年使用により短絡してしまうことがある。この場合、交流電源３０、負荷４０及び抵抗Ｒ_０を介し、且つコンデンサＣ_０を介することがない閉回路が形成される。これにより、抵抗Ｒ_０は発熱し、抵抗Ｒ_０の近傍部品が故障してしまうことがある。

図３は、第３接続ライン２８ｃ、抵抗Ｒ_２、及びコンデンサＣを有しないソリッドステートリレーのコンデンサＣ_０短絡時の動作を示すタイミングチャートである。図３に示すように、第３接続ライン２８ｃ、抵抗Ｒ_２、コンデンサＣを有しないソリッドステートリレーでは、コンデンサＣ_０が短絡すると、交流電源３０、負荷４０及び抵抗Ｒ_０とを介した閉回路が形成されてしまう。このため、制御信号の入力タイミングに拘わらず、負荷４０には電圧が加わることとなり、常時高速駆動することとなる（図３のＩ_ｇ及び負荷４０間の電圧参照）。

また、制御信号が入力されない場合、トライアックＴＡを介して電流が流れることなく、抵抗Ｒ_０を介して電流が流れ続けることとなる。このため、抵抗Ｒ_０は発熱し続けることとなる。

このような場合、スナバ回路Ｓの抵抗Ｒ_０に消費される電力Ｐ０は、負荷４０であるモータの内部インピーダンスをＲｍとし、交流電源３０の電圧をＶａｃとすると、
Ｐ０＝Ｒ_０（Ｖａｃ／Ｒｍ＋Ｒ_０）^２
なる式で表すことができる。この式で表される電力が抵抗Ｒ_０において消費され、抵抗Ｒ_０は発熱して近傍部品を故障させてしまうことがある。

ところが、本実施形態に係るソリッドステートリレー２０は、図１に示すように第３接続ライン２８ｃを備えている。このため、コンデンサＣ_０の短絡時には、交流電源３０からの電流が第３接続ライン２８ｃを介してトライアックＴＡのゲート端子Ｇに入力される。これにより、トライアックＴＡがオンして、電流はトライアックＴＡを流れることとなり、抵抗Ｒ_０での発熱が抑制されることとなる。

図４は、図１に示したソリッドステートリレー２０のコンデンサＣ_０短絡時であり、制御信号が入力されないときの動作を示すタイミングチャートである。まず、図４に示す時刻０において既にコンデンサＣ_０が短絡している。このため、抵抗Ｒ_０を介して電流が流れる。その後、時刻Ｔ２１において、｜Ｖ_ｂ−ａ｜≧｜Ｖ_Ｇ＋Ｒ_２・Ｉ_ｇ｜となったとすると、トライアックＴＡはオンする。ここで、Ｖ_ＧはトライアックＴＡのゲートオン電圧とする。

そして、トライアックＴＡが時刻Ｔ２１においてオンした場合、トライアックＴＡを介して電流が流れることとなり、抵抗Ｒ_０に電流が流れないこととなる。これにより、抵抗Ｒ_０の発熱が抑えられる。その後、時刻Ｔ２２において交流電源３０の電圧が「０」近傍となると、トライアックＴＡがオフすることとなり、再度抵抗Ｒ_０に電流が流れることとなる。そして、時刻Ｔ２２〜Ｔ２８において、時刻Ｔ０〜Ｔ２２までの動作が繰り返されることとなる。

以上のように、本実施形態では、コンデンサＣ_０短絡時において、制御信号が入力されなくとも抵抗Ｒ_０に電流が常時流れることなく、抵抗Ｒ_０の発熱が抑えられることとなる。具体的に抵抗Ｒ_０の消費電力をＰ１とすると、
Ｐ１＝（Ｖ_ｂ−ａ）^２ｒｍｓ／Ｒ_０
となり、消費電力を抑えることができる。なお、ｒｍｓは実効値を意味している。

さらに、本実施形態に係るソリッドステートリレー２０は抵抗Ｒ_２を備えているため、交流電源３０からの電流が第３接続ライン２８ｃを介して流れた場合に、第３接続ライン２８ｃを介して流れる電流の値がトライアックＴＡの耐電流以上の値であったとしても、トライアックＴＡのゲート端子Ｇに加わる電流の値を下げることができる。

加えて、本実施形態に係るソリッドステートリレー２０はコンデンサＣを備えているため、抵抗Ｒ_２とコンデンサＣとで積分回路が形成され、通常時（すなわちコンデンサＣ_０が短絡していない場合）に、制御信号が入力されていないにも拘わらず、トライアックＴＡがオンしてしまう事態を防止している。

図５は、周波数に対する減衰率を示す相関図である。図５に示すように、スナバ回路Ｓと第２接続ライン２８ｂとの接続点を接続点ｆとすると、通常時において接続点ｆ−ｄ間の減衰率は、周波数が高くなるほど高くなる性質を有している。一方、通常時において接続点ｄ−ｅ間の減衰率は、周波数が高くなるほど低くなる性質を有している。

通常時では、これらの合成により接続点ｆ−ｅ間の減衰率は図５に示すようになり、トライアックＴＡのゲート端子Ｇにはゲートオン電流Ｉ_Ｇ以上の電流が供給されないようになる。一方、コンデンサＣ_０の短絡時には、接続点ｆ−ｅ間の減衰率は、接続点ｄ−ｅ間の減衰率と等しくなり、図５に示すｆ−ｅのように大きく減衰しないこととなって、トライアックＴＡをオンすることができる。なお、本実施形態では、商用電源の周波数５０Ｈｚ及び６０Ｈｚについて上記の動作が実現できるように、減衰率を設定している。

次に、本発明に係るソリッドステートリレー２０の変形例を説明する。図６は、変形例に係るソリッドステートリレー２０を含む負荷駆動回路２の構成図である。図６に示すように、変形例に係るソリッドステートリレー２０は、抵抗（第３の抵抗）Ｒ_３をさらに備えている。抵抗Ｒ_３は、第２接続ライン２８ｂ上に設けられ、詳細には接続点ｅと接続点ｃとの間に設けられている。この抵抗Ｒ_３は、トライアックＴＡのゲートオン電流の値が比較的高い場合に、ゲートオン電流を好適にする作用がある。

このようにして、本実施形態に係るソリッドステートリレー２０によれば、スナバ回路Ｓを構成するコンデンサＣ_０と抵抗Ｒ_０との接続点ｄと、トライアックＴＡのゲート端子Ｇとを接続する第３接続ライン２８ｃを備えるため、コンデンサＣ_０が短絡した場合に交流電源３０の電流は第３接続ライン２８ｃを介してゲート端子Ｇに入力され、トライアックＴＡが導通状態となる。これにより、交流電源３０の電流は、トライアックＴＡを通じて流れることとなり、コンデンサＣ_０短絡時に電源電流が抵抗Ｒ_０に流れて抵抗Ｒ_０の近傍部品が故障してしまうことを防止することができる。しかも、抵抗Ｒ_２とコンデンサＣによって積分回路が形成され、コンデンサＣ_０が短絡していない通常時においては、スナバ回路Ｓと積分回路の減衰率により不用意にトライアックＴＡを導通状態としてしまう事態を防止することができる。また、コンデンサＣ_０と抵抗Ｒ_０とを近接配置した複合部品を用いる必要が無く、コストの上昇を抑制することができる。従って、コストの上昇を抑制すると共に、異常動作を防止し、且つスナバ回路Ｓの抵抗Ｒ_０の近傍部品が故障してしまうことを防止することができる。

また、変形例に係るソリッドステートリレー２０によれば、上記効果に加えて、第２接続ライン２８ｂのうち、接続点ｅと接続点ｃとの間に設けられた抵抗Ｒ_３をさらに備えるため、トライアックＴＡのゲートオン電流の値が比較的高い場合に、ゲートオン電流を好適にすることができる。

以上、本発明に係るソリッドステートリレーを実施形態に基づいて説明したが、本発明はこれに限定されるものではなく、本発明の趣旨を逸脱しない範囲で、変更を加えてもよい。

例えば、上記実施形態では、負荷４０の駆動用に交流電源３０を用いているが、直流電源を用いてもよい。特に、この場合、トライアックＴＡに代えて一方向サイリスタを用いてもよい。さらに、上記実施形態のトライアックＴＡは、ゼロクロストライアックであってもよいし、非ゼロクロストライアックであってもよい。

本発明の実施形態に係るソリッドステートリレーを含む負荷駆動回路の構成図である。 図１に示したソリッドステートリレーの基本動作を示すタイミングチャートである。 第３接続ライン、抵抗、及びコンデンサを有しないソリッドステートリレーのコンデンサ短絡時の動作を示すタイミングチャートである。 図１に示したソリッドステートリレーのコンデンサ短絡時であり、制御信号が入力されないときの動作を示すタイミングチャートである。 周波数に対する減衰率を示す相関図である。 変形例に係るソリッドステートリレーを含む負荷駆動回路の構成図である。

符号の説明

１，２ 負荷駆動回路
１０ 直流電源
２０ ソリッドステートリレー
２１〜２３ 入力端子
２４ 入力側回路
２５，２６ 出力端子
２７ 出力側回路
２８ 接続ライン
２８ａ 第１接続ライン
２８ｂ 第２接続ライン
２８ｃ 第３接続ライン
３０ 交流電源
４０ 負荷
ａ〜ｆ 接続点
Ｃ，Ｃ_０ コンデンサ
Ｄ 発光ダイオード
Ｇ ゲート端子
ＰＴＡ フォトトライアック
Ｒ，Ｒ_０，Ｒ_ｇ，Ｒ_２，Ｒ_３ 抵抗
Ｓ スナバ回路
ＴＡ トライアック
ＴＲ トランジスタ

Claims (2)

1. 入力端子と、
   前記入力端子間を接続する接続ラインと、
   前記接続ライン上に設けられ、電流供給時に発光する発光素子と、
   負荷及び負荷用の電源が接続される出力端子と、
   前記発光素子からの光を受光することにより導通状態となる受光素子と、
   前記出力端子のうち１つと前記受光素子の一端側とを接続する第１接続ラインと、
   前記出力端子のうち他の１つと前記受光素子の他端側とを接続する第２接続ラインと、
   ゲート端子が前記受光素子の他端側に接続されると共に、残り２端子のうち第１端子が前記第１接続ラインに接続され、且つ残り２端子のうち前記第１端子と異なる第２端子が前記第２接続ラインに接続されて、受光素子と並列配置されるトライアックと、
   一端側が前記第１接続ラインに接続され、他端側が第２接続ラインに接続されて、前記受光素子と並列接続されると共に、コンデンサと抵抗とが直列接続されて構成されたスナバ回路と、を備えたソリッドステートリレーであって、
   前記スナバ回路を構成するコンデンサと抵抗との接続点と、前記トライアックのゲート端子とを接続する第３接続ラインと、
   前記第３接続ライン上に設けられた第２の抵抗と、
   前記第２接続ラインのうち、前記トライアックのゲート端子と前記受光素子の他端側との接続点と、前記第２端子と前記第２接続ラインとの接続点との間に設けられた第２のコンデンサと、
   を備えることを特徴とするソリッドステートリレー。
2. 前記第２接続ラインのうち、前記第３接続ラインと前記第２のコンデンサとの接続点と、前記第２接続ラインと前記トライアックのゲート端子との接続点との間に設けられた第３の抵抗をさらに備える
   ことを特徴とする請求項１に記載のソリッドステートリレー。

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