JP2009015323A - ディスプレイ駆動回路 - Google Patents

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Abstract

【課題】ラッチアップ防止部を備えてラッチアップの発生を防止するディスプレイ駆動回路を提供する。
【解決手段】外部から同じ大きさの入力電圧を受けて互いに異なる大きさの電圧をそれぞれ生成する第１〜第３電圧生成部、及び前記第２電圧生成部と連結され、前記第２電圧生成部から出力される電圧の中で下位電圧を受けて既設定の時間の間に接地させるラッチアップ防止部とを含み、前記第２電圧生成部から出力される第２駆動電圧を接地連結された多数のスイッチング手段を含むラッチアップ防止部と連結して、既設定の時間の間に第２駆動電圧を接地させることで、ラッチアップの発生を防止し、駆動回路の大きさを減らす。
【選択図】図６

Description

本発明はラッチアップを防止するためのディスプレイ駆動回路に係り、より詳しくは第２電圧生成部から出力される第２駆動電圧を多数のスイッチング手段でなるラッチアップ防止部と連結し、既設定の時間の間第２駆動電圧を接地させることで、ラッチアップの発生を防止することができるディスプレイ駆動回路に関するものである。
一般に、ＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐａｌｙ）は、印加電圧による液晶の透過度変化によって、各種の装置で発生する色々の電気的情報を視覚的情報に変換させて伝達する電気素子であって、自己発光性がなく、逆光が必要であるが、消費電力が少なくて携帯用に使用し易いので、その使用頻度が段々増加している平板ディスプレイの一種である。
このようなＬＣＤを駆動させるための駆動装置は、ＬＣＤのパネルを駆動させるための駆動電圧とその周辺装置を駆動させるための多数の電圧を生成するための多数の電圧生成部でなり、生成された各電圧を順次経時によって供給することで、電気的情報を視覚的情報に表示することになる。
以下、添付図面を参照して、従来技術によるディスプレイ駆動回路について説明する。
図１は従来技術によるディスプレイ駆動回路のブロック図、図２ａ及び図２ｂは図１に示す第１電圧生成部のトランジスタを示す回路図及び断面図、図３は図１の第２電圧生成部を示すブロック図、図４は図３の第２電圧生成部の回路図である。
まず、図１に示すように、従来技術によるディスプレイ駆動回路は、それぞれ互いに異なる電圧を生成するための第１〜第３電圧生成部１１０、１２０、１３０で構成される。
ここで、前記第１電圧生成部１１０は、ディスプレイパネル（図示せず）及び第２電圧生成部１２０と連結され、外部から供給される入力電圧（ＶＣＩ）を受け、ディスプレイパネルを動作させるための第１ソース電圧（ＶＣＨ）を出力してディスプレイパネルに供給する。
前記第２電圧生成部１２０は、前記ディスプレイパネル、第１及び第３電圧生成部１１０、１３０と連結され、前記入力電圧（ＶＣＩ）を受けてディスプレイパネルの各セルをオン／オフさせるための第１及び第２駆動電圧（ＶＧＨ、ＶＧＬ）を出力することで、ディスプレイパネルをオン／オフさせる。
また、前記第３電圧生成部１３０は、前記ディスプレイパネル及び第２電圧生成部１２０と連結され、前記入力電圧（ＶＣＩ）を受け、ディスプレイパネルを動作させるための第２ソース電圧（ＶＣＬ）を出力して前記ディスプレイパネルに供給する。
特に、前記第２電圧生成部１２０は、前記第１電圧生成部１１０及び第２電圧生成部１３０で第１及び第２ソース電圧（ＶＣＨ、ＶＣＬ）が共に生成された後、第２駆動電圧（ＶＧＬ）を生成しなければならない。
この際、前記第１電圧生成部１１０を構成する素子の中で、トランジスタ（Ｍ１）を示す図２ａに示すように、前記トランジスタ（Ｍ１）は、これと連結されたキャパシタ（Ｃ１）を充電させるために、常に一定の大きさの電圧を伝達しなければならないが、前記入力電圧（ＶＣＩ）の初期印加の際、過度な電流が発生してラッチアップが発生する問題点があった。
すなわち、前記トランジスタ（Ｍ１）の断面を示す図２ｂに示すように、前記トランジスタ（Ｍ１）は、定常状態である第１ソース電圧（ＶＣＨ）が入力電圧（ＶＣＩ）より高い場合、図示の（１）の経路のみを介して電流が流れるが、前記入力電圧（ＶＣＩ）の初期印加の際、その出力電圧である第１ソース電圧（ＶＣＨ）は初期値として０Ｖを有するキャパシタ（Ｃ１）によって０Ｖに初期化され、図示の（２）の経路を介してトランジスタ（Ｍ１）の内部で過度な電流が発生することになる。
前記入力電圧（ＶＣＩ）の初期印加の際に発生した過度な電流によって、前記トランジスタ（Ｍ１）の内部に、図示の（２）の経路を介してＮウェル（Ｎｗｅｌｌ）のホール（Ｈｏｌｅ）が充満することになり、前記充満したホールは図示の（３）の経路を介して回路基板の下部に流入されることにより、前記回路基板下部の電圧が上昇することになる。
この際、前記回路基板下部は、前記第２電圧生成部１２０で発生する第２駆動電圧（ＶＧＬ）が発生するところで、前記回路基板下部の電圧が上昇することは前記第２駆動電圧（ＶＧＬ）が上昇することと同様である。特に、前記ディスプレイ駆動回路から出力される第１及び第２ソース電圧（ＶＣＨ、ＶＣＬ）と第１及び第２駆動電圧（ＶＧＨ、ＶＧＬ）は順次出力されなければならないが、前記のように（３）の経路を介して回路基板下部の電圧が上昇すれば、前記第２駆動電圧（ＶＧＬ）が出力される前に、前記第２駆動電圧（ＶＧＬ）が一定電圧を有することによって、ラッチアップ（ｌａｔｃｈ−ｕｐ）が発生する問題点があった。
また、図３に示すように、前記第２電圧生成部１２０は、ロジック信号生成部１２１、レベルシフト部１２２及びチャージ部１２３でなり、前記チャージ部１２３の動作が完了した後、第２駆動電圧（ＶＧＬ）が出力される。
しかし、前記レベルシフト部１２２を示す回路図である図４に示すように、前記レベルシフト部１２２で示す（１）経路を介して第１及び第２ソース電圧（ＶＣＨ、ＶＣＬ）と、第１駆動電圧（ＶＧＨ）から第２駆動電圧（ＶＧＬ）への貫通電流が発生することになる。前記（１）経路を介して発生した貫通電流によって前記第２駆動電圧（ＶＧＬ）はその発生の前に出力されることによって、ラッチアップが発生する問題点があった。
そして、従来技術によるさらに他の実施例を示すブロック図である図５に示すように、前記ラッチアップの発生を防止するためのさらに他の実施例は、前記回路基板の下部に、前記第２駆動電圧（ＶＧＬ）発生時点の前まで前記第２駆動電圧（ＶＧＬ）を接地させるためのショットキーダイオード（Ｓｃｈｏｔｔｋｙ ｄｉｏｄｅ）２４０を前記第２電圧生成部２２０と連結する。この際、前記ショットキーダイオード２４０のアノードは前記第２電圧生成部２２０の第２駆動電圧（ＶＧＬ）出力端子（図示せず）に連結され、カソードは接地連結される。
これにより、図２ａ及び図２ｂと図３及び図４に示すような原因によって発生する第２駆動電圧（ＶＧＬ）が前記ショットキーダイオード２４０の通電電圧より高い場合、前記第２駆動電圧（ＶＧＬ）を接地させることによって、ラッチアップの発生を防止することができる。
しかし、前記ショットキーダイオード２４０は、ディスプレイ駆動回路の製作の際、これとともに製作されるものではなく、別に製作されて前記ディスプレイ駆動回路に付着されることによって、ショットキーダイオード２４０の材料費の分だけ価格が上昇する問題点があった。
また、前記ショットキーダイオード２４０が前記ディスプレイ駆動回路に付着されるためには、その大きさだけの空間が必要になるため、前記ショットキーダイオード２４０の大きさの分だけ前記ディスプレイ駆動回路の大きさが増加する問題点があった。
本発明は前記問題点を解決するためになされたもので、本発明の目的は、第２電圧生成部から出力される第２駆動電圧を、接地連結された多数のスイッチング手段を含むラッチアップ防止部と連結し、既設定の時間の間、第２駆動電圧を接地させることで、ラッチアップの発生を防止するとともに大きさを減らすことができるディスプレイ駆動回路を提供することにある。
前記目的を達成するための本発明によるディスプレイ駆動回路は、外部から同じ大きさの入力電圧を受け、互いに異なる大きさの電圧をそれぞれ生成する第１〜第３電圧生成部及び、前記第２電圧生成部と連結され、前記第２電圧生成部から出力される電圧の中で下位電圧を受け、既設定の時間の間に接地させるラッチアップ防止部を含む。
本発明の第１実施例によるディスプレイ駆動回路のラッチアップ防止部は、前記第２電圧生成部から出力される電圧の中で前記下位電圧の供給を制御するための制御信号を出力するコントロールロジック部と、前記コントロールロジック部と連結され、前記コントロールロジック部から制御信号を受け、前記制御信号に相応するゲート電圧を出力するレベルシフト部と、ゲートが前記レベルシフト部と連結され、ソースが前記第２電圧生成部と連結され、ドレインが接地されたスイッチング手段と、を含む。
前記スイッチング手段のソースは、前記第２電圧生成部から出力される電圧の中で下位電圧が出力される出力端子と連結され、前記スイッチング手段は、ＮＭＯＳトランジスタまたはＰＭＯＳトランジスタの中で選択されるいずれか一つであることができる。
また、本発明の第２実施例によるディスプレイ駆動回路のラッチアップ防止部は、前記第２電圧生成部から出力される電圧の中で下位電圧の供給を制御するための制御信号を出力するコントロールロジック部と、前記コントロールロジック部と連結され、前記制御信号と使用者によって既に設定されたデコーディング信号を受けて多数の選択信号を出力するデコーディング部と、前記コントロールロジック部及びデコーディング部と連結され、前記コントロールロジック部から制御信号、及び前記デコーディング部から多数の選択信号をそれぞれ受けて多数のゲート電圧を出力するレベルシフト部と、前記レベルシフト部と連結され、前記多数のゲート電圧を受け、前記第２電圧生成部から出力される電圧の中で下位電圧を接地させるスイッチング部と、を含む。
前記スイッチング部は、それぞれゲートが前記レベルシフト部と連結され、ソースが前記第２電圧生成部と連結され、ドレインが接地された多数のスイッチング手段を含むことができる。
前記スイッチング手段の各ソースは、前記第２電圧生成部から出力される電圧の中で下位電圧が出力される出力端子と連結され、前記多数のスイッチング手段は、ＮＭＯＳトランジスタまたはＰＭＯＳトランジスタの中で選択されたいずれか一つであることができる。
以上説明したように、本発明によるディスプレイ駆動回路は、第２電圧生成部から出力される第２駆動電圧を、接地連結された多数のスイッチング手段を含むラッチアップ防止部と連結し、既設定の時間の間、第２駆動電圧を接地させることで、ラッチアップの発生を防止することにより、ディスプレイ駆動回路の信頼性を向上させることができる効果がある。
また、本発明によるディスプレイ駆動回路は、ディスプレイ駆動回路の製作の際、前記ラッチアップ防止部を同時に製作することができ、ディスプレイ駆動回路とディスプレイパネルとの連結が容易であり、駆動回路の大きさを減らすことができる。さらに、ディスプレイ駆動回路の生産工程を単純化させることができ、材料費を節減することができる効果がある。
前述した目的、特徴及び利点は添付図面に基づく以降の詳細な説明によってより明らかになり、これにより、本発明が属する技術分野で通常の知識を持った者が本発明の技術的思想を容易に実施することができる。
また、本発明の説明において、本発明に係わる公知技術についての具体的な説明が本発明の要旨を不要にあいまいにすることができると判断される場合には、その詳細な説明を省略する。
以下、添付図面を参照して、本発明によるディスプレイ駆動回路についてより詳細に説明する。
図６は本発明によるディスプレイ駆動回路を概略的に示すブロック図である。
まず、図６に示すように、本発明によるディスプレイ駆動回路は、第１電圧生成部３１０、第２電圧生成部３２０、第３電圧生成部３３０及びラッチアップ防止部３４０を含む。
ここで、前記第１電圧生成部３１０は、前記第２電圧生成部３２０と連結され、外部から供給される入力電圧（ＶＣＩ）を受け、これを一定電圧に変換させることで、ディスプレイパネル（図示せず）を動作させるための第１ソース電圧（ＶＣＨ）を生成し、前記生成された第１ソース電圧（ＶＣＨ）を前記ディスプレイパネルに供給する。この際、前記第１ソース電圧（ＶＣＨ）は、前記ディスプレイパネルに供給される電圧の中で上位電圧で、５．５Ｖを有する。
また、前記第２電圧生成部３２０は、前記第１電圧生成部３１０、第３電圧生成部３３０及びラッチアップ防止部３４０と連結され、前記入力電圧（ＶＣＩ）を受け、前記第１電圧生成部３１０及び第３電圧生成部３３０から第１及び第２ソース電圧（ＶＣＨ、ＶＣＬ）が生成された後、前記印加された入力電圧（ＶＣＩ）を一定電圧に変換させて第１及び第２駆動電圧（ＶＧＨ、ＶＧＬ）を生成し、これを第１及び第２出力端子（図示せず）を介して出力する。
この際、前記第２電圧生成部３２０で生成される第１及び第２駆動電圧（ＶＧＨ、ＶＧＬ）は前記ディスプレイパネルを成す各セルをオン／オフさせる電圧であり、上位電圧である第１駆動電圧（ＶＧＨ）は１６．５Ｖを有し、下位電圧である第２駆動電圧（ＶＧＬ）は−１３．５Ｖを有する。
そして、前記第３電圧生成部３３０は、前記第２電圧生成部３２０と連結され、前記前記入力電圧（ＶＣＩ）を受け、これを一定電圧に変換させて、前記ディスプレイパネルを動作させるための第２ソース電圧（ＶＣＬ）を生成し、前記生成された第２ソース電圧（ＶＣＬ）を前記第１ソース電圧（ＶＣＨ）とともに前記ディスプレイパネルに供給する。この際、前記第２ソース電圧（ＶＣＬ）は前記第１ソース電圧（ＶＣＨ）とともにディスプレイパネルに供給される電圧の中で下位電圧で、−２．７５Ｖを有する。これにより、前記ディスプレイパネルは、５．５Ｖから−２．７５Ｖまでスイングする第１及び第２ソース電圧（ＶＣＨ、ＶＣＬ）を受けて動作することで、電気的信号を視覚的情報に変換して表示する。
前記ラッチアップ防止部３４０は、前記第２電圧生成部３２０の第２駆動電圧（ＶＧＬ）が出力される第２出力端子（Ｎ２）と連結され、前記第２電圧生成部３２０から出力される第２駆動電圧（ＶＧＬ）を受け、前記第２駆動電圧（ＶＧＬ）が発生しなければならない時間の以前に、従来の第１電圧生成部１１０及び第２電圧生成部１２０の問題点によって生成された第２駆動電圧（ＶＧＬ）を既設定の時間の間に接地させることにより、これによって発生したラッチアップの発生を防止することができる利点がある。
以下、前記ラッチアップ防止部３４０の第１及び第２実施例について添付図面を参照して詳細に説明する。
図７は本発明によるディスプレイ駆動回路のラッチアップ防止部３４０の第１実施例を示すブロック図である。
図７に示すように、本発明によるディスプレイ駆動回路のラッチアップ防止部３４０は、コントロールロジック部３４１、レベルシフト部３４２及びスイッチング手段Ｍ０でなる。
ここで、前記コントロールロジック部３４１は、前記レベルシフト部３４２と連結され、前記第２電圧生成部３２０から出力される第１及び第２駆動電圧（ＶＧＨ、ＶＧＬ）の中で、前記ディスプレイパネルをオフさせるための下位電圧である第２駆動電圧（ＶＧＬ）の供給を制御するための制御信号（Ｃ）を生成して出力する。
前記レベルシフト部３４２は、前記コントロールロジック部３４１及びスイッチング手段Ｍ０と連結され、前記コントロールロジック部３４１から出力された制御信号（Ｃ）を受け、前記制御信号（Ｃ）に相応するゲート電圧（ＶＬ）を出力する。
また、前記スイッチング手段Ｍ０は、ゲートが前記レベルシフト部３４２と連結され、ソースが前記第２電圧生成部３２０の第２出力端子（Ｎ２）と連結され、ドレインが接地連結される。一方、前記スイッチング手段Ｍ０は、ＮＭＯＳトランジスタまたはＰＭＯＳトランジスタの中で選択されたいずれか一つを使用することができ、前記スイッチング手段Ｍ０の種類によって回路連結は変更可能である。
この際、前記スイッチング手段Ｍ０は、前記レベルシフト部３４２から出力されたゲート電圧（ＶＬ）を受け、前記ゲート電圧（ＶＬ）によってオン／オフになることにより、前記第２電圧生成部３２０の第２出力端子（Ｎ２）から出力されるか第１電圧生成部３１０及び第２電圧生成部３２０から発生する第２駆動電圧（ＶＧＬ）を接地させることができる。
例えば、前記第１及び第３電圧生成部３１０、３３０での第１及び第２ソース電圧（ＶＣＨ、ＶＣＬ）の生成が完了しなくて第２駆動電圧（ＶＧＬ）の生成ができない場合、前記コントロールロジック部３４１では、前記第１電圧生成部３１０のトランジスタ及び第２電圧生成部３２０の貫通電流によって生成される第２駆動電圧（ＶＧＬ）を接地させるための制御信号（Ｃ）を出力する。
前記第２駆動電圧（ＶＧＬ）を接地させるための制御信号（Ｃ）が出力されれば、これを前記レベルシフト部３４２で受け、前記レベルシフト部３４２は、前記スイッチング手段Ｍ０をオンさせるためのゲート電圧（ＶＬ）を出力する。この際、前記ゲート電圧（ＶＬ）を受けたスイッチング手段Ｍ０は、これによってターンオンされ、前記生成された第２駆動電圧（ＶＧＬ）を接地させることで、前記第２駆動電圧（ＶＧＬ）によって発生したラッチアップの発生を防止することができることにより、ディスプレイ駆動回路の損傷を防止することができる利点がある。
また、前記ラッチアップ防止部３４０は、前記第１〜第３電圧生成部３１０、３２０、３３０の製作の際、同一基板に製作することができるので、ラッチアップの発生を防止するために、ショットキーダイオードを別に製作して付着しなければならなかった従来の駆動回路より回路の大きさを減らすことができ、空間的余裕によって駆動回路とディスプレイパネルとの軟性回路基板を介した連結が容易にでき、生産工程の短縮及び材料費を節減することができるので、生産効率を向上させることができる利点がある。
図８は本発明によるディスプレイ駆動回路の第２電圧生成部の第２実施例を示すブロック図である。
まず、図８に示すように、本発明の第２実施例によるディスプレイ駆動回路のラッチアップ防止部３４０は、コントロールロジック部３４３、デコーディング部３４４、レベルシフト部３４５及びスイッチング部３４６でなる。
ここで、前記コントロールロジック部３４３は、前記デコーディング部３４４及びレベルシフト部３４５と連結され、前記第２電圧生成部３２０から出力される第１及び第２駆動電圧（ＶＧＨ、ＶＧＬ）の中で、前記ディスプレイパネルをオフさせるための下位電圧である第２駆動電圧（ＶＧＬ）の供給を制御するための制御信号（Ｃ）を生成して前記デコーディング部３４４及びレベルシフト部３４５に伝達する。
前記デコーディング部３４４は、前記コントロールロジック部３４３及びレベルシフト部３４５と連結され、前記コントロールロジック部３４３から制御信号（Ｃ）を受け、使用者によって既に設定されたデコーディング信号（Ｄ０）を受けて多数の選択信号（Ｄ１〜Ｄ８）を出力する。この際、前記デコーディング部３４４は、前記コントロールロジック部３４３から出力された制御信号（Ｃ）が前記スイッチング部３４６をオフさせるための信号の場合、前記多数の選択信号（Ｄ１〜Ｄ８）を出力しない。そして、前記デコーディング信号（Ｄ０）は前記スイッチング部３４６に備わる多数のスイッチング手段（Ｍ１〜Ｍ８）を選択するための信号であり、これは使用者が前もって設定して入力する。
また、前記レベルシフト部３４５は、前記コントロールロジック部３４３、デコーディング部３４４及びスイッチング部３４６と連結され、前記コントロールロジック部３４３から出力された制御信号（Ｃ）を受け、前記制御信号（Ｃ）に相応する多数のゲート電圧（ＶＬ１〜ＶＬ８）を生成して出力し、前記デコーディング部３４５から印加された選択信号（Ｄ１〜Ｄ８）に相応するゲート電圧（ＶＬ１〜ＶＬ８）だけ制御信号（Ｃ）に相応する電圧となる。
一方、前記コントロールロジック部３４３から出力された制御信号（Ｃ）が前記スイッチング部３４６をオフさせるための信号の場合、前記レベルシフト部３４５は、前記スイッチング部３４６をオフさせるためのゲート電圧（ＶＬ１〜ＶＬ８）を出力する。
同時に、前記スイッチング部３４６は、多数のスイッチング手段（Ｍ１〜Ｍ８）でなり、前記レベルシフト部３４５及び第２電圧生成部３２０の第２出力端子（Ｎ２）と連結され、多数のゲート電圧（ＶＬ１〜ＶＬ８）を受けて前記第２駆動電圧（ＶＧＬ）を接地させる。
この際、各スイッチング手段（Ｍ１〜Ｍ８）は、ゲートが前記レベルシフト部３４５と連結され、ソースが前記第２電圧生成部３２０の第２出力端子（Ｎ２）と連結され、ドレインが接地連結される。このように連結されたスイッチング手段（Ｍ１〜Ｍ８）は前記第１〜第８ゲート電圧（ＶＬ１〜ＶＬ８）によってオン／オフされ、これにより前記第２駆動電圧（ＶＧＬ）を接地させる。一方、前記第１〜第８スイッチング手段（Ｍ１〜Ｍ８）は、ＮＭＯＳトランジスタまたはＰＭＯＳトランジスタの中で選択されたいずれか一つを使用することができ、これによる連結関係も変更可能である。
前記第２実施例によるラッチアップ防止部３４０の動作を例として説明すれば、前記第１及び第３電圧生成部３１０、３３０で第１及び第２ソース電圧（ＶＣＨ、ＶＣＬ）の生成が完了しなかった、つまり第２駆動電圧（ＶＧＬ）の生成ができなければならない時間の場合、前記コントロールロジック部３４１では、前記第１電圧生成部３１０のトランジスタ及び第２電圧生成部３２０の貫通電流によって生成される第２駆動電圧（ＶＧＬ）を接地させるための制御信号（Ｃ）を出力する。
前記第２駆動電圧（ＶＧＬ）を接地させるための制御信号（Ｃ）が出力されれば、これを前記デコーディング部３４４及びレベルシフト部３４５で受け、前記デコーディング部３４４は、使用者によって既に設定されたデコーディング信号（Ｄ０）に相応する選択信号（Ｄ１〜Ｄ８）を出力する。
前記スイッチング部３４６のスイッチング手段（Ｍ１〜Ｍ８）の中で、四つのスイッチング手段（Ｍ１〜Ｍ４）のみを使用することに設定された場合、前記デコーディング信号（Ｄ０）によって、前記デコーディング部３４４は’１１１１００００’の選択信号（Ｄ１〜Ｄ８）を出力し、六つのスイッチング手段（Ｍ１〜Ｍ６）を使用することに設定された場合、’１１１１１１００’の選択信号（Ｄ１〜Ｄ８）を出力する。
前記選択信号（Ｄ０〜Ｄ８）が出力されれば、前記レベルシフト部３４５では、これを受け、前記選択信号（Ｄ０〜Ｄ８）に相応するゲート電圧（ＶＬ１〜ＶＬ８）を出力する。この際、前記レベルシフト部３４５は、前記印加された選択信号（Ｄ０〜Ｄ８）が’１１１１００００’の場合、第１〜第４ゲート電圧（ＶＬ１〜ＶＬ４）をハイレベル（Ｈｉｇｈ Ｌｅｖｅｌ）で出力し、第５〜第８ゲート電圧（ＶＬ５〜ＶＬ８）をローレベル（ＬｏｗＬｅｖｅｌ）で出力して前記スイッチング部３４６に伝達する。
前記第１〜第８ゲート電圧（ＶＬ１〜ＶＬ８）を受けたスイッチング部３４６は、前記第１〜第８ゲート電圧（ＶＬ１〜ＶＬ８）によってオン／オフされて前記第２駆動電圧（ＶＧＬ）を接地させる。前記第１〜第４ゲート電圧（ＶＬ１〜ＶＬ４）がハイレベルで、第５〜第８ゲート電圧（ＶＬ５〜ＶＬ８）がローレベルである場合、前記第１〜第４スイッチング手段（Ｍ１〜Ｍ４）がオンになって前記第２駆動電圧を接地させ、第５〜第８スイッチング手段（Ｍ５〜Ｍ８）はオフになる。
前記第１及び第３電圧生成部３１０、３３０での第１及び第２ソース電圧（ＶＣＨ、ＶＣＬ）の生成が完了し、前記第２駆動電圧（ＶＧＬ）が生成されなければならない時間である場合、前記コントロールロジック部３４１では、前記第２電圧生成部３２０で生成される第２駆動電圧（ＶＧＬ）を接地させなくてディスプレイパネルに供給するための制御信号（Ｃ）を出力する。
この際、前記制御信号（Ｃ）によって、前記デコーディング部３４４及びレベルシフト部３４５は、動作しないか、あるいは前記レベルシフト部３４５から’００００００００’のローレベルを有するゲート電圧（ＶＬ１〜ＶＬ８）を出力して前記スイッチング手段（Ｍ１〜Ｍ８）を全てオフさせることによって、前記第２駆動電圧（ＶＧＬ）を接地させないで前記ディスプレイパネルに供給する。
これにより、本発明の第２実施例によるラッチアップ防止部３４０は、前記のような動作によって、前記第２駆動電圧（ＶＧＬ）が生成されなければならない時点の前に生成される場合、これを接地させ、その後にディスプレイパネルへの供給が円滑になるようにすることで、ラッチアップの発生を防止することになり、ディスプレイ駆動回路の損傷を防止することができる利点がある。
特に、前記ラッチアップ防止部３４０は、前記第１〜第３電圧生成部３１０、３２０、３３０の製作の際、同一基板に製作することができるので、ラッチアップの発生を防止するためにショットキーダイオードを別に製作して付着しなければならなかった従来の駆動回路に比べ、回路の大きさを減らすことができ、空間的余裕によって駆動回路とディスプレイパネルとの軟性回路基板を介した連結が容易になり、生産工程の短縮及び材料費を節減することができるので、生産効率を向上させることができる利点がある。
以上説明した本発明の好ましい実施例は例示の目的で開示したもので、本発明が属する技術分野で通常の知識を持った者によって、本発明の技術的思想を逸脱しない範囲内でさまざまな代替、変形及び変更が可能であり、このような代替、変更などは本発明の範囲に属するものと見なすべきであろう。
本発明は、ラッチアップの発生を防止するとともに大きさを減らすことができるディスプレイ駆動回路に適用可能である。
従来技術によるディスプレイ駆動回路のブロック図である。 図１に示す第１電圧生成部のトランジスタを示す回路図である。 図１に示す第１電圧生成部のトランジスタを示す断面図である。 図１の第２電圧生成部を示すブロック図である。 図３の第２電圧生成部の回路図である。 従来技術によるさらに他の実施例を示すブロック図である。 本発明によるディスプレイ駆動回路のブロック図である。 本発明によるディスプレイ駆動回路のラッチアップ防止部の第１実施例を示すブロック図である。 本発明によるディスプレイ駆動回路のラッチアップ防止部の第２実施例を示すブロック図である。
符号の説明
３１０ 第１電圧生成部
３２０ 第２電圧生成部
３３０ 第３電圧生成部
３４０ ラッチアップ防止部
３４１、３４３ コントロールロジック部
３４２、３４５ レベルシフト部
３４４ デコーディング部
Ｃ 制御信号
Ｄ１〜Ｄ８ 選択信号
ＶＬ、ＶＬ１〜ＶＬ８ ゲート電圧
ＶＣＨ、ＶＣＬ 第１及び第２ソース電圧
ＶＧＨ、ＶＧＬ 第１及び第２駆動電圧

Claims (8)

  1. 外部から同じ大きさの入力電圧を受け、互いに異なる大きさの電圧をそれぞれ生成する第１〜第３電圧生成部、及び
    前記第２電圧生成部と連結され、前記第２電圧生成部から出力される電圧の中で下位電圧を受け、既設定の時間の間に接地させるラッチアップ防止部を含む、
    ディスプレイ駆動回路。
  2. 前記ラッチアップ防止部は、
    前記第２電圧生成部から出力される電圧の中で前記下位電圧の供給を制御するための制御信号を出力するコントロールロジック部と、
    前記コントロールロジック部と連結され、前記コントロールロジック部から制御信号を受け、前記制御信号に相応するゲート電圧を出力するレベルシフト部と、
    ゲートが前記レベルシフト部と連結され、ソースが前記第２電圧生成部と連結され、ドレインが接地されたスイッチング手段と、
    を含むことを特徴とする、請求項１に記載のディスプレイ駆動回路。
  3. 前記スイッチング手段のソースは、前記第２電圧生成部から出力される電圧の中で下位電圧が出力される出力端子と連結されることを特徴とする、請求項２に記載のディスプレイ駆動回路。
  4. 前記スイッチング手段は、ＮＭＯＳトランジスタまたはＰＭＯＳトランジスタの中で選択されるいずれか一つであることを特徴とする、請求項３に記載のディスプレイ駆動回路。
  5. 前記ラッチアップ防止部は、
    前記第２電圧生成部から出力される電圧の中で下位電圧の供給を制御するための制御信号を出力するコントロールロジック部と、
    前記コントロールロジック部と連結され、前記制御信号と使用者によって既に設定されたデコーディング信号を受けて多数の選択信号を出力するデコーディング部と、
    前記コントロールロジック部及びデコーディング部と連結され、前記コントロールロジック部から制御信号、及び前記デコーディング部から多数の選択信号をそれぞれ受けて多数のゲート電圧を出力するレベルシフト部と、
    前記レベルシフト部と連結され、前記多数のゲート電圧を受け、前記第２電圧生成部から出力される電圧の中で下位電圧を接地させるスイッチング部と、
    を含むことを特徴とする、請求項１に記載のディスプレイ駆動回路。
  6. 前記スイッチング部は、
    それぞれゲートが前記レベルシフト部と連結され、ソースが前記第２電圧生成部と連結され、ドレインが接地された多数のスイッチング手段を含むことを特徴とする、請求項５に記載のディスプレイ駆動回路。
  7. 前記スイッチング手段の各ソースは、前記第２電圧生成部から出力される電圧の中で下位電圧が出力される出力端子と連結されることを特徴とする、請求項６に記載のディスプレイ駆動回路。
  8. 前記多数のスイッチング手段は、ＮＭＯＳトランジスタまたはＰＭＯＳトランジスタの中で選択されたいずれか一つであることを特徴とする、請求項７に記載のディスプレイ駆動回路。
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