JP2004004630A

JP2004004630A - 表示用電源装置および画像表示装置

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Publication number: JP2004004630A
Application number: JP2003076657A
Authority: JP
Inventors: Asahi Yamato; 大和　朝日; Toshihiro Yanagi; 柳　俊洋
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2002-04-02
Filing date: 2003-03-19
Publication date: 2004-01-08
Anticipated expiration: 2023-03-19
Also published as: JP4315418B2

Abstract

【課題】電源オフ後の残像およびラッチアップの防止を図るとともに、駆動時の低消費電力化が実現できる。
【解決手段】入力電圧に基づいて所定の出力電圧を生成する電圧生成手段である昇圧回路１５と、スイッチング機能を有する能動素子であるＦＥＴ−ＳＷ１４ａとを具備しており、能動素子であるＦＥＴ−ＳＷ１４ａが電源回路１２の出力端子とＧＮＤ（アース）との間に接続され、能動素子であるＦＥＴ−ＳＷ１４ａおよび昇圧回路１５が入力制御信号である電源オフ予告信号に基づいて、能動素子であるＦＥＴ−ＳＷ１４ａがオン制御されるとともに、昇圧回路１５による出力を停止するように制御を行う。
【選択図】　図３

Description

【０００１】
【発明の属する技術分野】
本発明は、所定の電圧を生成して各部に供給する表示用電源装置およびそれを用いた液晶表示装置などの画像表示装置に関する。
【０００２】
【従来の技術】
従来、液晶表示装置には表示パネルが設けられ、表示パネル内には表示部が設けられており、表示部はマトリクス状に配置された複数の絵素部を有している。各絵素部には、ＴＦＴ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ：薄膜トランジスタ）が設けられており、それぞれの絵素部の絵素電極とコモン電極（対向電極）との間に、表示信号が印加されて画像表示が行われる。通常、ＴＦＴは、ソース電極、ドレイン電極およびゲート電極を有するＭＯＳＦＥＴによって形成されており、ＴＦＴのドレイン電極が絵素部の絵素電極に接続されている。また、ＴＦＴのソース電極は、表示信号が出力されるソースバスライン（ソースライン）に接続され、ＴＦＴのゲート電極は、ＴＦＴ駆動電圧が出力されるゲートバスライン（ゲートライン）に接続されている。
【０００３】
図８は、従来の液晶表示装置の要部構成を示すブロック図である。
【０００４】
図８に示すように、液晶表示装置１００は、表示コントローラとしてのディスプレイコントローラ１１０と、表示用電源装置としての電源回路１２０と、表示部１３０ａを持つ表示パネル１３０とを有している。
【０００５】
ディスプレイコントローラ１１０は、外部のシステムコントローラ２００から出力されるＩ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）信号を受け取り、表示データ（表示信号）などの各種信号を表示パネル１３０に出力する。
【０００６】
電源回路１２０は、各出力端子より表示パネル１３０内の各絵素部のＴＦＴのソース電極（絵素電極）にはソース基準電圧を出力し、絵素部のコモン電極にはコモン基準電圧を出力し、ＴＦＴのゲート電極にはゲートＨｉｇｈ電圧（ゲートハイ電圧）およびゲートＬｏｗ電圧（ゲートロー電圧）を出力する。
【０００７】
表示パネル１３０は、複数のゲートラインＧＬを駆動するゲートドライバ１３０ｂと、複数のソースラインＳＬを駆動するソースドライバ１３０ｃと、これらのゲートラインＧＬおよびソースラインＳＬの交差部近傍位置にマトリクス状に配置された複数の絵素部がそれぞれ、ゲートラインＧＬおよびソースラインＳＬからＴＦＴ（薄膜トランジスタ）を介して接続された表示部１３０ａとを有し、ディスプレイコントローラ１１０から出力される表示データなどの各種信号、および、電源回路１２０から出力される前述の所定の出力電圧を受け取り、ゲートドライバ１３０ｂおよびソースドライバ１３０ｃにより表示部１３０ａにて画像表示が行われる。
【０００８】
図９は、図８の液晶表示装置の表示パネルに印加される各信号電圧のタイミングチャートである。
【０００９】
各絵素部には、図９に示す絵素印加電圧、コモン電圧およびソース電圧が印加される。絵素印加電圧は、ソース電圧とコモン電圧との差によって合成される電圧であり、パルス状の交流電圧となる。表示パネル１３０のライン毎（Ｎライン目；Ｎは自然数）の各絵素部を選択するために、所定の時間間隔でゲート電圧が印加される。
【００１０】
また、表示パネル１３０に供給されるソース／コモン基準電圧、ゲートＨｉｇｈ電圧およびゲートＬｏｗ電圧は、駆動時において一定電圧である。
【００１１】
図８の液晶表示装置１００では、電源回路１２０におけるソース／コモン基準電圧、ゲートＨｉｇｈ電圧およびゲートＬｏｗ電圧がオフ（ＯＦＦ）状態にされた後も、図９の矢印▲１▼に示すように、表示パネル１３０内の各絵素部を構成する絵素部電極（および共通電極）に電荷が保持されている場合が多く、この電荷を短時間には消去することができない。このため、電源オフ時に、液晶表示装置１００の表示部１３０ａに表示されていた画像に残像が残ってしまうおそれがある。
【００１２】
このような表示パネル１３０の表示部１３０ａの表示画面に生じる残像を図１０（ａ）および図１０（ｂ）を用いて説明する。図１０（ａ）は、電源回路１２０のソース／コモン基準電圧、ゲートＨｉｇｈ電圧およびゲートＬｏｗ電圧がオフ（ＯＦＦ）状態にされた直後の各電圧の立下りおよび立ち上がり状態のイメージ図、図１０（ｂ）は、その時の表示パネル１３０の表示部１３０ａに表示される画像の残像状態を示している。
【００１３】
図１０（ａ）に示すように、表示パネル１３０に供給されるソース／コモン基準電圧の立下りおよび立上りが緩やかに推移するため、絵素内の電荷が十分に抜けきらず、例えば、図１０（ｂ）に示すように残像が生じる。
【００１４】
また、液晶表示装置１００が携帯電話器などの携帯用機器の表示部に使用される場合には電池駆動であるため低消費電力化が要求される。このため、液晶表示装置１００は、低周波での駆動が必要となり、この場合、液晶表示装置１００の表示パネル１３０内の各絵素部の表示信号による画像表示ための電荷の保持力が高くなっているために、前述の画像残りの問題がさらに顕著なものになっている。
【００１５】
そこで、このような画像残りの問題を解決するために、例えば図１１に示すように、不要な電荷を放電する放電回路が提案されている。
【００１６】
図１１の放電回路では、電源回路１２０内の昇圧回路１４０で生成されたソース／コモン基準電圧、ゲートＨｉｇｈ電圧およびゲートＬｏｗ電圧が、各出力電圧として電源回路１２０から表示パネル１３０に出力されるが、その出力端子と表示パネル１３０の入力端子間に接続された出力配線に、ＧＮＤ（アース）との間に放電抵抗ＲおよびコンデンサＣが並列に接続されている。昇圧回路１４０は、外部からの入力電圧に基づいて、所定のソース／コモン基準電圧、ゲートＨｉｇｈ電圧またはゲートＬｏｗ電圧をそれぞれ生成する。
【００１７】
この放電回路（放電抵抗ＲおよびコンデンサＣの並列回路）は、電源回路１２０がソース／コモン基準電圧、ゲートＨｉｇｈ電圧およびゲートＬｏｗ電圧がオフ状態になるときにも、表示パネル１３０内の各絵素部に残留する不要な電荷をＧＮＤ（アース）に放電するようになっている。これによって、表示画面上の画像残りが解消される。
【００１８】
また、特許文献１には、図１３に示すように、電源オフ時に表示パネルＬＣＤに印加される電圧波が徐々に低下することによって表示異常が生じることを防ぐために、電源ラインの電圧が降下する以前に表示パネルＬＣＤへの印加電圧を消滅させる回路２００を設けた液晶駆動回路が開示されている。この液晶駆動回路は、液晶ドライバＤＲの電源端子ＡにダイオードＤと電源スイッチＳＷとを介して直流電源ＤＣが接続され、液晶ドライバＤＲの電源端子ＡとアースＧＮＤとの間にコンデンサＣが接続されている。電源スイッチＳＷが開かれて直流電源ＤＣと液晶ドライバＤＲとの接続が遮断されたときに、液晶ドライバＤＲの電源端子ＡはコンデンサＣからの放電により電圧降下が遅れるが、これはダイオードＤにより阻止されてコンデンサＣからの電流が信号端子Ａ’には流れ込まない。このため、信号端子Ａ’の信号電圧が電源端子Ａの電圧よりも先に降下する。これにより、液晶ドライバＤＲの電源端子Ａに接続される電源ラインの電圧が降下する以前に、表示パネルＬＣＤへの印加電圧が０Ｖとなる。
【００１９】
また、特許文献２には、電源スイッチをオフまたはオンするときに、画面に現れる線状の表示欠陥を抑えるために、動作電源電圧の出力を停止した後、走査パルス電圧が液晶層の実行的な表示しきい値電圧以下に立ち下がるまで、走査電極駆動回路を動作させて走査パルスの走査を継続する走査継続回路を備えた液晶表示装置が開示されている。このように、動作電圧電源を停止した後にも走査パルスを走査し続けることにより、より低下した直流電圧成分が残存し、線状の表示が現れる現象を防ぐことができる。
【００２０】
【特許文献１】
特開昭６１−１６２０２９号公報
【００２１】
【特許文献２】
特開平６−１６０８０６号公報
【００２２】
【発明が解決しようとする課題】
上記図１１に示す従来の構成では、表示パネル１３０内の各絵素部に残留する不要な電荷をＧＮＤ（アース）に、充分速く放電させるように放電抵抗Ｒの抵抗値を低く設定して電源の立ち下がりを急峻に行おうとすると、この放電抵抗Ｒには駆動時に例えば０．１ｍＡ程度の電流が常時流れて、液晶表示装置１００全体の消費電力が１．０ｍＷ程度増加することになり、低消費電力化が阻害される。このように、電源の立ち下がりを急峻に行って表示画面上の画像残りを解消しようとすると、消費電力が増加を招いてしまうという問題を有していた。また、消費電力の観点から放電抵抗Ｒの抵抗値を比較的高くすると、図１２の矢印▲２▼に示すように、電源の立下りや立ち上がりが緩やかであるため、絵素内の電荷が充分に抜け切らず、電荷残りの問題が発生しやすい。
【００２３】
また、各絵素部の放電条件によっては、ラッチアップなどによって、表示パネル１３０に設けられている液晶駆動用ドライバＩＣを破壊してしまう可能性もある。このラッチアップなどに対する対策として、液晶駆動用ドライバＩＣの出力段にダイオードを挿入する方法もあるが、これだけでは不十分であった。つまり、主電源を立ち下げるときに電圧が不安定になってしまい、ディスプレイの駆動ドライバを破壊してしまうという問題を有していた。
【００２４】
さらに、図１１に示す放電回路により表示パネル１３０内の各絵素部に残留する不要な電荷をＧＮＤ（アース）に放電させるだけでは、出力配線からの放電時にクローストークによる影響が各絵素部に現れてしまう。このクローストークの問題に対して、主電源のオフ状態（降下）を感知して、絵素部のＴＦＴのゲート電極にＨｉｇｈ電圧を印加することによって、絵素電極側に残留する不要な電荷をＧＮＤ（アース）に放電させていたが、図１２の矢印▲３▼に示すように、この絵素電極側からの放電が電源オフ直前の表示の最終状態（表示イメージ）に依存することと、図１２の矢印▲４▼に示すように電源オフによってＨｉｇｈ電圧期間が不定なため、絵素部からの放電期間（電荷抜き期間）を調整することができない。このため、図９の矢印▲１▼で示した部分と同様に、電荷残りが発生し易いという問題がある。
【００２５】
即ち、図１１の表示パネル１３０に印加される各信号電圧のタイミングチャート（図１２）に示す通り、絵素部の残留電荷の放電時において、絵素印加電圧のプラス（＋）側およびマイナス（−）側の立下りおよび立上がりが、電源オフ直前の画像表示の最終状態に依存するとともに、ＴＦＴのゲート電極にＨｉｇｈ電圧を印加する期間が一定でない（Ｈｉｇｈ期間不定）ために、絵素部の残留電荷の放電期間を調整できず、画像残りが完全に解消できていない。つまり、表示画面において絵素電荷が均一に抜けていかず、画像残りが起こるという問題と、各絵素部と電源回路１２０との間には寄生容量が存在するので、電圧が素早く立ち下がることで表示に悪影響（クローストーク）が出てしまうという問題とを有していた。
【００２６】
さらに、現行の携帯電話器などの小型携帯端末に使用する小型液晶ディスプレイ（小型液晶モジュール）では、出力オフ（通話待機中）時の待ち受け状態でも、主電源はオン状態であるため、ソースバスラインにアナログ電圧が印加されてしまうおそれがあり、液晶ディスプレイの信頼性が低下するという問題があった。
【００２７】
また、上記特許文献１，２では電源オフ時に生じる表示異常を防ぐものの、上記で説明した各問題を解決するものではない。即ち、図１４に示すように、絵素部印加電圧において放電が電源オフ直前の表示イメージに依存しており、電荷抜き期間（Ｈｉｇｈ期間）が不定でかつラッチアップの危険と共に電源立下りが緩やかなため、絵素部の電荷残りが発生しやすく、電源オフ後に残像が表示される。
【００２８】
本発明は、上記従来の問題を解決するもので、駆動時の低消費電力化を実現し、電源オフ後の残像およびラッチアップを防止するとともにディスプレイの信頼性向上を図ることができる表示用電源装置およびそれを用いた画像表示装置を提供することを目的とする。
【００２９】
【課題を解決するための手段】
本発明の表示用電源装置は、一または複数の所定の出力電圧を出力または出力停止制御可能とする電圧生成手段と、該所定の出力電圧の出力端と所定の基準電位端間に設けられたスイッチ手段からなり、該電圧生成手段の停止制御時にオフからオンに制御するものであり、そのことにより上記目的が達成される。また、本発明の表示用電源装置は、所定の出力電圧を生成する電圧生成手段を有する表示用電源装置において、出力電圧を出力する出力端とアース接続端との間に少なくとも能動素子が設けられ、入力制御信号に基づいて、能動素子がオン制御されると共に電圧生成手段による出力を停止制御するものであり、そのことにより上記目的が達成される。
【００３０】
また、好ましくは、本発明の表示用電源装置において、入力制御信号に基づいて、前記電圧生成手段の出力または出力停止制御が為され、前記スイッチ手段のオンオフ制御が為される。また、好ましくは、本発明の表示用電源装置におけるスイッチ手段と基準電位端または／および前記出力端との間に抵抗素子が設けられている。
【００３１】
本発明の画像表示装置は、請求項１〜３の何れかに記載の表示用電源装置と、表示信号を出力する表示コントローラと、該表示信号および前記出力電圧によって画像表示を行う表示部とを有するものであり、そのことにより上記目的が達成される。また、好ましくは、本発明の画像表示装置における表示部は、複数の絵素部がそれぞれゲートラインおよびソースラインからトランジスタを介して接続され、該複数の絵素部がそれぞれ該ゲートラインおよびソースラインの交差部近傍位置にマトリクス状に配置されて構成されている。
【００３２】
また、好ましくは、本発明の画像表示装置における表示コントローラは、所定の電源オフ準備信号に基づいて、各絵素部に対して０（Ｖ）または所定の電圧値である絵素印加電圧を１水平期間以上印加してマスク書き込みを行った後に前記入力制御信号を前記表示用電源装置に出力して該表示用電源装置からの電源供給を停止させる。
【００３３】
本発明の画像表示装置は、表示信号を出力する表示コントローラと、該表示信号によって画像表示を行う複数の絵素部がそれぞれゲートラインおよびソースラインからトランジスタを介して接続され、該複数の絵素部がそれぞれ該ゲートラインおよびソースラインの交差部近傍位置にマトリクス状に配置された表示部とを有し、該表示コントローラは、所定の電源オフ準備信号に基づいて、各絵素部に対して０（Ｖ）または所定の電圧値である絵素印加電圧を１水平期間以上印加してマスク書き込みを行った後に該表示部に対して電源供給を停止制御するものであり、そのことにより上記目的が達成される。
【００３４】
また、好ましくは、本発明の画像表示装置におけるマスク書き込み時に、各絵素部に印加される所定の絵素印加電圧は、ノーマリー状態の電圧である。また、好ましくは、本発明の画像表示装置におけるマスク書き込み時に、各絵素部の絵素電極であるソース電極および対向電極であるコモン電極のそれぞれの印加電圧を同一にする。さらに、好ましくは、本発明の画像表示装置において、マスク書き込み後で前記電源供給の停止前に、前記ソース電極およびコモン電極がアース電位に接地されると共に、前記ゲートライン上の一部または全てのゲート電極にハイレベル電圧が一定期間印加される。
【００３５】
また、好ましくは、本発明の画像表示装置における所定の出力電圧は、ゲートロー電圧と、ゲートハイ電圧と、ソース／コモン基準電圧と、該ゲートロー電圧およびゲートハイ電圧と、該ソース／コモン基準電圧およびゲートロー電圧およびゲートハイ電圧のうち何れかである。
【００３６】
また、好ましくは、本発明の画像表示装置における所定の基準電位端はアース接続端であり、前記所定の出力電圧が、アース電圧よりも低いゲートロー電圧および、アース電圧よりも高いゲートハイ電圧を含む場合に、該ゲートロー電圧の出力端に接続された第１スイッチ手段と、該ゲートハイ電圧の出力端に接続された第２スイッチ手段とは、該第１および第２スイッチ手段のオン時に、該ゲートロー電圧の立ち上がりが該ゲートハイ電圧の立ち下がりに比べて緩やかになるように制御される。また、好ましくは、本発明の画像表示装置における記第１および第２スイッチ手段は能動素子であり、該能動素子の素子特性により該ゲートロー電圧の立ち上がりが該ゲートハイ電圧の立ち下がりに比べて緩やかになるように制御される。さらに、好ましくは、本発明の画像表示装置における第１スイッチ手段と前記アース接続端または／および前記ゲートロー電圧の出力端との間に抵抗素子が設けられている。さらに、好ましくは、本発明の画像表示装置における第１スイッチ手段と前記アース接続端または／および前記ゲートロー電圧の出力端との間に設けられた第１抵抗素子と、前記第２スイッチ手段と前記アース接続端または／および前記ゲートハイ電圧の出力端との間に設けられた第２抵抗素子とをさらに有し、第１抵抗素子の抵抗値が第２抵抗素子の抵抗値よりも大きい。
【００３７】
上記構成により、以下、その作用を説明する。
【００３８】
本発明の表示用電源装置は、電源駆動時に、スイッチ手段としての能動素子がオフ状態であるため、基準電位端としてのアース接続端に対して定常的にリーク電流が流れないので、低消費電力化が実現される。
【００３９】
また、電源オフ時には、能動素子がオン状態にて放電回路を構成するので、低消費電力を保ちながら、電源電圧を急峻に立下げることができ、絵素部に残った電荷を放電して残像発生を防ぐことができる。しかも、このとき、能動素子もしくは能動素子と直列に接続された放電抵抗は、電流抑制手段としても働くので、ラッチアップも防止され得る。
【００４０】
さらに、電源オフ時には、電源出力端が接地されているので、従来のようなソースバスラインにアナログ電圧が印加されるおそれがなく、ディスプレイの信頼性向上が図れる。
【００４１】
また、マスク書き込みを行う場合、マスク書き込み時に、各絵素部に印加される所定の絵素印加電圧はノーマリー状態（ノーマリーホワイトまたはノーマリーブラック）の一定の低電圧であれば、画像残りをより容易に解消することが可能となる。また、マスク書き込み後にゲート電圧のハイ期間制御を行えば、絵素部に残存する電荷をより充分に放電できて画像残りを解消することが可能となる。
【００４２】
【発明の実施の形態】
以下、本発明の表示用電源装置を液晶表示装置に適用した場合についてその実施形態１，２および、実施形態３を図面を参照しながら説明する。
（実施形態１）
図１は、本発明の液晶表示装置の実施形態１における要部構成を示すブロック図である。
【００４３】
図１において、液晶表示装置１０は、表示コントローラとしてのディスプレイコントローラ１１と、表示用電源装置としての電源回路１２と、表示部１３ａを持つ表示パネル１３とを有している。
【００４４】
ディスプレイコントローラ１１は、外部のシステムコントローラ２０から出力されるＩ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）信号、電源オフ（ＯＦＦ）準備信号などを受け取り、表示データなどの各種信号を表示パネル１３に出力すると共に、入力制御信号としての電源オフ（ＯＦＦ）予告信号を電源回路１２に出力する。
【００４５】
電源回路１２は、ディスプレイコントローラ１１から電源オフ（ＯＦＦ）予告信号などを受け取り、その電源ＯＦＦ予告信号に基づいてオン状態からオフ状態になるＦＥＴ−ＳＷ（ＦＥＴトランジスタからなるスイッチ手段）１４ａと、それに直列に接続された抵抗１４ｂとからなる放電回路１４を有している。なお、ここでは抵抗１４ｂがＦＥＴ−ＳＷ１４ａと基準電位接続端としてのアース接続端間に設けられているが、抵抗１４ｂはＦＥＴ−ＳＷ１４ａと電源回路の電圧出力端間に設けられていてもよいし、両方に設けられていてもよい。
【００４６】
ＦＥＴ−ＳＷ１４ａおよび抵抗１４ｂは、電源回路１２の各出力端子とＧＮＤ（アース端）との間に接続されている。電源回路１２は、その各出力端子より表示パネル１３内の各絵素部のＴＦＴおよびコモン電極に対して、それぞれソース基準電圧およびコモン基準電圧（ソース、コモン基準電圧）を出力すると共に、ゲートラインＧＬ毎の各ＴＦＴのゲート電極に対して、ゲートＨｉｇｈ電圧（ゲートハイ電圧）、ゲートＬｏｗ電圧（ゲートロー電圧）を出力する。
【００４７】
表示パネル１３は、複数のゲートラインＧＬを駆動するゲートドライバ１３ｂと、複数のソースラインＳＬを駆動するソースドライバ１３ｃと、複数のゲートラインＧＬとソースラインＳＬとの交差部（直交部）近傍位置にマトリクス状に配置された複数の絵素部がそれぞれ、ゲートラインＧＬおよびソースラインＳＬからＴＦＴ（薄膜トランジスタ）を介して接続された表示部１３ａとを有し、ディスプレイコントローラ１１から出力される表示データなどの各種表示用信号および、電源回路１２から出力される前述の所定の出力電圧（ソース／コモン基準電圧、ゲートＨｉｇｈ電圧およびゲートＬｏｗ電圧）を受け取り、ゲートドライバ１３ｂおよびソースドライバ１３ｃにより表示部１３ａにて画像表示が行われる。
【００４８】
図２は、図１のＦＥＴ−ＳＷ１４ａの動作状態を示す図である。
【００４９】
図２に示すように、ＦＥＴ−ＳＷ１４ａは、ディスプレイコントローラ１１からアクティブ状態（Ｈｉｇｈレベル）の電源ＯＦＦ予告信号が入力されるとオン状態になり、電源ＯＦＦ予告信号がＬｏｗレベルになるとオフ状態となる。したがって、ＦＥＴ−ＳＷ１４ａは、電源ＯＦＦ予告信号に基づいてオン／オフ動作を行い、液晶表示装置１０の駆動時にオフ状態となり、液晶表示装置１０の停止時にオン状態となる。
【００５０】
図３は、図１の電源回路１２の要部構成を示す回路図である。
【００５１】
図３に示すように、電源回路１２は、ＦＥＴ−ＳＷ１４ａと抵抗１４ｂからなる放電回路１４（ＦＥＴ−ＳＷ１４ａのみで構成されていてもよいが、ここでは抵抗１４ｂを含むものとする）と、電圧生成手段としての昇圧回路１５（または降圧回路、ここでは昇圧回路で説明する）とを有している。なお、電源回路１２からの出力配線とＧＮＤ（アース端）間には、ＦＥＴ−ＳＷ１４ａと抵抗１４ｂからなる回路１４と並列に、コンデンサＣも接続されている。
【００５２】
ＦＥＴ−ＳＷ１４ａと抵抗１４ｂからなる放電回路１４は、例えばドレイン端子およびソース端子がそれぞれ昇圧回路１５の出力端子とＧＮＤ（アース端）との間に接続されている。ＦＥＴ−ＳＷ１４ａのゲート端子には、入力制御信号としての電源ＯＦＦ予告信号が入力されるようになっている。したがって、ＦＥＴ−ＳＷ１４ａがオン状態またはオフ状態の場合、昇圧回路１５はその反対にオフ状態またはオン状態になっている。なお、抵抗１４ｂの抵抗値の調整により放電スピードを調整可能である。
【００５３】
昇圧回路１５は、外部からの入力電圧に基づいて、電源回路１２の各出力端子にそれぞれ出力されるソース／コモン基準電圧、ゲートＨｉｇｈ電圧およびゲートＬｏｗ電圧などの所定の電圧を生成する。昇圧回路１５は、アクティブ状態（Ｈｉｇｈレベル）の電源ＯＦＦ予告信号が入力されるとオフ状態となり、電源ＯＦＦ予告信号がＬｏｗレベルになるとオン状態になる。
【００５４】
以上により、本発明の表示用電源装置としての電源回路１２によって、液晶表示装置１０内の表示パネル１３に対する各出力電圧がオフ状態にされた後に、表示パネル１３内の各絵素部のそれぞれの絵素部電極および共通電極に保持されている電荷を、ＦＥＴ−ＳＷ１４ａを用いることで、図６に矢印▲５▼で示すように、短時間に絵素印加電圧を放電させることができ、電源オフ時の画像残りを解消することができる。残留電荷の放電時間は、ＦＥＴ−ＳＷ１４ａのソース端子とＧＮＤ（アース）との間に設けられた抵抗１４ｂの抵抗値によって任意の時間に調整することができるため、絵素部に残存する電荷を充分放電させて電源オフ時の画像残りを解消することができる。
【００５５】
この画像残りが解消する状態を図４（ａ）および図４（ｂ）を用いて説明する。図４（ａ）は、電源回路１２のソース／コモン基準電圧、ゲートＨｉｇｈ電圧およびゲートＬｏｗ電圧がオフ状態にされた直後の各電圧の立下りおよび立上り状態のイメージ、図４（ｂ）は、その時の表示パネル１３に表示される画像の残像を示している。
【００５６】
図４（ａ）に示すように、表示パネル１３内に供給されるソース／コモン基準電圧は立ち下がりが急峻に推移し、速やかに残留電荷が放電または充電されるため、図４（ｂ）に示すように画像残りが全く生じない。
【００５７】
ここで、ゲートＨｉｇｈ電圧およびゲートＬｏｗ電圧の立下りまたは立ち上がりは、ＦＥＴ−ＳＷ１４ａを用いることによって、図６に矢印▲６▼で示すように、ゲートＬｏｗ電圧の立上がりを、ゲートＨｉｇｈ電圧の立下りに比べて少し緩やかになるように設定している。なお、これを実現するために、ＦＥＴ−ＳＷ１４ａのＦＥＴ（電界効果トランジスタ）自体の電流特性（能動素子の素子特性）を利用してもよいし、そのゲートに入力される電圧値（電源ＯＦＦ予告信号）を変化させてＦＥＴ自体が抵抗を持つようにしてもよいし、大小の抵抗を二つ設けて二つのＦＥＴによりそれぞれを選択するように構成してもよい。ここでは、ＦＥＴ−ＳＷ１４ａの各ＦＥＴ自体の電流特性により急激に多量の電流が流れにくいようになっている。
【００５８】
このようにすれば、ゲートＨｉｇｈ電圧またはゲートＬｏｗ電圧の立下りまたは立ち上がりを、ＦＥＴ−ＳＷ１４ａを用いて上記のように区別して設定することによって、液晶駆動ドライバＩＣがラッチアップなどの異常状態になることを防止できて、液晶駆動ドライバＩＣが保護される。
【００５９】
図５（ａ）および図５（ｂ）はそれぞれゲートＨｉｇｈ電圧およびゲートＬｏｗ電圧の立下りおよび立ち上がり状態を示す図であり、図５（ａ）は本発明のＦＥＴ−ＳＷ１４ａと抵抗１４ｂを用いた場合（シーケンス有り）の図であり、図５（ｂ）は、ＦＥＴ−ＳＷ１４ａを単純に駆動した場合（シーケンス無し）の図である。
【００６０】
図５（ｂ）に示すように、スイッチのＦＥＴ−ＳＷ１４ａを単純に駆動しただけの場合（シーケンス無し）には、ゲートＬｏｗ電圧の立上がりを、ゲートＨｉｇｈ電圧の立下りに比べて少し緩やかになるように設定できないために、液晶駆動ドライバＩＣに、ラッチアップなどによる異常状態が生じていた。
【００６１】
また、本発明の電源回路１２は、液晶表示装置１０が駆動時には、ＦＥＴ−ＳＷ１４ａがオフ状態となっており、抵抗Ｒを介して流れる定常的なリーク電流を防止できるので低消費電力化を実現しながら、電源オフ時の残存電荷を充分放電して画像残りを解消することができる。
【００６２】
図６は、図１の表示パネル１３に印加される各信号電圧のタイミングチャートである。
【００６３】
各絵素部には、図６に示す絵素印加電圧、コモン電圧およびソース電圧が印加される。絵素部印加電圧は、ソース電圧とコモン電圧との差によって合成される電圧であり、パルス状の交流電圧となる。表示パネル１３のライン毎の各絵素部を選択するために、所定の時間間隔にてゲート電圧が印加される。
【００６４】
電源回路１２から表示パネル１３に入力されるソース／コモン基準電圧、ゲートＨｉｇｈ電圧およびゲートＬｏｗ電圧は、図６に示すように駆動時において一定電圧である。
【００６５】
以上により、液晶表示装置１０は、図４に示すように、電源回路１２がソース／コモン基準電圧、ゲートＨｉｇｈ電圧およびゲートＬｏｗ電圧をオフ状態にする電源ＯＦＦ予告信号を受けると、ＦＥＴ−ＳＷ１４ａをオン状態にし、表示パネル１３内の各絵素部のそれぞれの絵素部電極および共通電極に保持されている電荷を速やかにアース側に放電させることにより、オフ状態の表示パネル１３に画像の残像を残さない。
（実施形態２）
本実施形態２では、システムコントローラ２０から出力される電源ＯＦＦ準備信号に基づいて、表示パネル１３内の各絵素部に絵素印加電圧として０（Ｖ）または任意の一定電圧を印加する場合（マスク書き込み）である。
【００６６】
図７は、本発明の液晶表示装置の実施形態２において、表示パネル１３内の各絵素部に絵素印加電圧として０（Ｖ）または任意の一定電圧を印加する場合（マスク書き込み）に、その表示パネルに印加される各信号電圧のタイミングチャートである。なお、図１５に本発明の液晶表示装置１０Ａの実施形態２における要部構成を示すブロック図を示し、図１と同様の作用効果を奏する部材には同一の符号を付している。
【００６７】
まず、図７に示すように、システムコントローラ２０Ａからディスプレイコントローラ１１Ａに出力される電源ＯＦＦ準備信号に基づいて、表示パネル１３内の各絵素部に絵素印加電圧として０（Ｖ）または任意の一定電圧が印加（マスク書き込み）され、絵素印加電圧はノーマリー状態（ノーマリーホワイトまたはノーマリーブラック）の一定電圧となる。この場合、各絵素部が保持する電荷は、ほぼ均一化され、マスク書き込みを行う時間は、例えば、１水平期間以上であれば良い。マスク書き込み時間が１水平期間未満であれば、各絵素部の液晶が応答しないおそれがある。
【００６８】
また、マスク書き込みは、画面全体に行う必要があるため、通常駆動では１垂直期間以上の時間がかかるが、ゲート電極を全てＨｉｇｈ（ゲートラインを全て選択状態）にした場合には、全てのラインに一度にマスク書き込みを行うことができるため、少なくとも１水平期間であれば、充分書き込みを行うことができる。
【００６９】
このようにマスク書き込み期間を設けることにより、図７に矢印▲７▼で示すように、表示パネル１３における電源オフ後の絵素部の残留電荷の放電時において、絵素印加電圧のプラス（＋）側およびマイナス（−）側の立下りおよび立ち上がりが、電源オフ直前の画像表示の最終状態に依存しないことになる。
【００７０】
次に、表示パネル１３内の全て（または一部）のゲートラインのゲート電極にゲートＨｉｇｈ電圧を印加し、その間にコモン電極およびソース電極を接地する。これにより、表示パネル１３の各絵素部の絵素電極およびコモン電極に保持されていた電荷が放電される。
【００７１】
残留電荷の放電時間は、図７に矢印▲８▼で示すように、マスク書き込み後にゲート電極にハイレベル電圧を印加する期間を制御（デジタル制御）することによって任意の時間に調整することができるため、絵素部に残存する電荷を充分放電して画像残りを解消することができる。
【００７２】
さらに、ディスプレイコントローラ１１から出力される電源ＯＦＦ予告信号に基づいて、電源回路１２内の昇圧回路１５がオフ状態となり、ソース／コモン基準電圧、ゲートＨｉｇｈ電圧およびゲートＬｏｗ電圧をオフ状態にし、ＦＥＴ−ＳＷ１４ａがオン状態になる。これによって、電源回路１２のＦＥＴ−ＳＷ１４ａを用いた放電プロセスが開始され、各ゲートラインの出力電圧（ゲートＨｉｇｈ電圧）は、ＧＮＤ（アース）電位に降下する。したがって、携帯電話器などにおける出力オフ（通話待機中）時の待ち受け状態において、主電源がオン状態である場合でも、従来のようにソースバスラインにアナログ電圧が印加されるおそれがなく、液晶ディスプレイの信頼性の向上が図られる。
【００７３】
以上のように、図７に示した電源ＯＦＦ準備信号および電源ＯＦＦ予告信号に基づく、表示パネル１３の各絵素部における残留電荷の放電の方が電源ＯＦＦ予告信号のみに基づく場合よりもさらに効果がある。
【００７４】
また、図１７にも示すようにゲート電源の放電および充電にシーケンスを持たせていれば、ラッチアップの危険がない。なお、シーケンスはゲートロー電源をゲートハイ電源より遅くＧＮＤ電位（アース電位）まで持ってくるようにすることが最適である。また、超低消費電力を保ちながら、電源を急峻に立下げることができ、電荷残りを解消できる。
（実施形態３）
本実施形態３では、上記実施形態２のようにマスク書き込みおよびゲート電圧のＨｉｇｈ期間制御により絵素部に残存する電荷を充分放電して画像残りを解消する場合であって、上記実施形態１，２のＦＥＴ−ＳＷ１４ａの代わりに抵抗素子（従来例の抵抗素子）を用いる場合である。なお、図１６に本発明の液晶表示装置１０Ｂの実施形態３における要部構成を示すブロック図を示し、図１と同様の作用効果を奏する部材には同一の符号を付している。
【００７５】
表示コントローラとしてのディスプレイコントローラ１１Ｂは、システムコントローラ２０Ｂからの所定の電源オフ（ＯＦＦ）準備信号に基づいて、各絵素部に対して０（Ｖ）または所定の電圧値である絵素印加電圧を１水平期間以上印加してマスク書き込みを行った後に、オフ（ＯＦＦ）予告信号に基づいて、電源表示部１３ａに対する電源回路１２Ｂからの電源供給を停止制御する。この場合、マスク書き込み時に、各絵素部に印加される所定の絵素印加電圧はノーマリー状態（ノーマリーホワイトまたはノーマリーブラック）の一定電圧である。また、上記実施形態２と同様に、マスク書き込み時に、各絵素部の絵素電極であるソース電極および対向電極であるコモン電極のそれぞれの印加電圧を同一にする。また、上記実施形態２と同様に、マスク書き込み後で電源供給の停止制御前に、ソース電極およびコモン電極が接地されると共に、全ゲートラインＧＬ上のゲート電極にハイレベル電圧が一定期間（Ｈｉｇｈ期間）印加されるようになっている。
【００７６】
以上により、上記実施形態２，３では、図１７（上記実施形態２ではシーケンスあり、上記実施形態３ではシーケンスなし）に示すように、電荷抜き期間（Ｈｉｇｈ期間）をデジタル制御して任意の時間に設定できるので、絵素部の電荷残りを解消できる。この場合、マスク書き込み期間を設けているので、直前の表示イメージに依存せず、画面全体で均等に電荷の放電が行える。なお、マスクはノーマリーホワイトモードのときは白表示以下の液晶印加電圧、ノーマリーブラックモードのときは黒表示以下の液晶印加電圧で書き込むのが最適である。
【００７７】
この場合、上記実施形態１，２のＦＥＴ−ＳＷ１４ａの代わりに抵抗素子（従来例の抵抗素子）を用いるので、上記実施形態１，２のように超低消費電力を保ちながら、電源を急峻に立下げおよび立上げることができなくても、マスク書き込み後にゲート電圧のＨｉｇｈ期間制御により絵素部に残存する電荷を充分放電して画像残りを解消することができるものである。このときに用いる放電または充電用の抵抗素子の抵抗値は従来例で示した抵抗素子の抵抗値と同等以上にすれば、従来例に比べて低電力化を阻害しない。
【００７８】
なお、マスク書き込み後に電源オフする場合にも、マスク書き込み時に、各絵素部に印加される所定の絵素印加電圧はノーマリー状態（ノーマリーホワイトまたはノーマリーブラック）の一定の低電圧であれば、画像残りが容易に解消され得る。
【００７９】
【発明の効果】
以上により、本発明によれば、少なくともスイッチ手段の能動素子が電圧出力端子とアース端との間に接続され、能動素子がオン状態、電圧出力がオフ状態になるような動作を行うことにより、電源オフ後の残像およびラッチアップの防止を図るとともに、駆動時の低消費電力化が実現できる。
【００８０】
また、マスク書き込みを行う場合、マスク書き込み時に、各絵素部に印加される所定の絵素印加電圧はノーマリー状態（ノーマリーホワイトまたはノーマリーブラック）の一定の低電圧であれば、画像残りをより容易に解消することができる。また、マスク書き込み後にゲート電圧のハイ期間制御を行えば、絵素部に残存する電荷をより充分に放電できて画像残りを解消することができる。
【図面の簡単な説明】
【図１】本発明の液晶表示装置の実施形態１における要部構成を示すブロック図である。
【図２】図１のＦＥＴ−ＳＷの動作状態を示す図である。
【図３】図１の電源回路の要部構成を示す回路図である。
【図４】（ａ）は、図１の表示パネルに供給されるソース／コモン基準電圧、ゲートＨｉｇｈ電圧およびゲートＬｏｗ電圧がオフ状態にされたの直後の各電圧の立下り状態のイメージ図、（ｂ）は、その時の表示パネルに表示される画像の残像を示す図である。
【図５】（ａ）は、図１のＦＥＴ−ＳＷと抵抗を用いた場合の表示パネルに供給されるソース／コモン基準電圧、ゲートＨｉｇｈ電圧およびゲートＬｏｗ電圧の立下りおよび立ち上がり状態を示す図、（ｂ）は、ＦＥＴ−ＳＷを単純に駆動した場合の表示パネルに供給されるソース／コモン基準電圧、ゲートＨｉｇｈ電圧およびゲートＬｏｗ電圧の立下りおよび立ち上がり状態を示す図である。
【図６】図１の液晶表示装置の表示パネルに印加される各信号電圧のタイミングチャートである。
【図７】本発明の液晶表示装置の実施形態２において、表示パネル内の各絵素部に絵素部印加電圧として０（Ｖ）または任意の一定電圧を印加する場合（マスク書き込み）に、その表示パネルに印加される各信号電圧のタイミングチャートである。
【図８】従来の液晶表示装置の要部構成を示すブロック図である。
【図９】図８の液晶表示装置の表示パネルに印加される各信号電圧のタイミングチャートである。
【図１０】（ａ）は、従来の液晶表示装置の表示パネルの各絵素部の絵素部印加電圧の立下り状態の拡大図、（ｂ）は、その時の表示パネルに表示される画像の残像を示す図である。
【図１１】従来の液晶表示装置の要部構成の別の一例を示すブロック図である。
【図１２】図１１の液晶表示装置の表示パネルに印加される各信号電圧のタイミングチャートである。
【図１３】特許文献１の要部構成を示す回路図である。
【図１４】特許文献１，２の表示パネルに印加される各信号電圧を想定した場合のタイミングチャートである。
【図１５】本発明の液晶表示装置の実施形態２における要部構成を示すブロック図である。
【図１６】本発明の液晶表示装置の実施形態３における要部構成を示すブロック図である。
【図１７】図１５の液晶表示装置の表示パネルに印加される各信号電圧のタイミングチャートの一例を用いて、図１６の液晶表示装置の実施形態３の効果を説明するためのタイミングチャートである。
【符号の説明】
１０，１０Ａ，１０Ｂ　　液晶表示装置
１１，１１Ａ，１１Ｂ　　ディスプレイコントローラ（表示コントローラ）
１２，１２Ｂ　　電源回路（表示用電源装置）
１３　　表示パネル
１３ａ　　表示部
１４　　放電回路
１４ａ　ＦＥＴ−ＳＷ（スイッチ手段）
１４ｂ，１４Ｂ　抵抗
１５　　昇圧回路（電圧生成手段）

Claims

一または複数の所定の出力電圧を出力または出力停止制御可能とする電圧生成手段と、
該所定の出力電圧の出力端と所定の基準電位端間に設けられ、該電圧生成手段の停止制御時にオフからオンに制御するスイッチ手段とを有する表示用電源装置。
入力制御信号に基づいて、前記電圧生成手段の出力または出力停止制御が為され、前記スイッチ手段のオンオフ制御が為される請求項１記載の表示用電源装置。
前記スイッチ手段と基準電位端または／および前記出力端との間に抵抗素子が設けられている請求項１または２記載の表示用電源装置。
請求項１〜３の何れかに記載の表示用電源装置と、
表示信号を出力する表示コントローラと、該表示信号および前記出力電圧によって画像表示を行う表示部とを有する画像表示装置。
前記表示部は、複数の絵素部がそれぞれゲートラインおよびソースラインからトランジスタを介して接続され、該複数の絵素部がそれぞれ該ゲートラインおよびソースラインの交差部近傍位置にマトリクス状に配置されて構成された請求４記載の画像表示装置。
前記表示コントローラは、所定の電源オフ準備信号に基づいて、各絵素部に対して０（Ｖ）または所定の電圧値である絵素印加電圧を１水平期間以上印加してマスク書き込みを行った後に前記入力制御信号を前記表示用電源装置に出力して該表示用電源装置からの電源供給を停止させる前記請求項４または５記載の画像表示装置。
表示信号を出力する表示コントローラと、該表示信号によって画像表示を行う複数の絵素部がそれぞれゲートラインおよびソースラインからトランジスタを介して接続され、該複数の絵素部がそれぞれ該ゲートラインおよびソースラインの交差部近傍位置にマトリクス状に配置された表示部とを有し、該表示コントローラは、所定の電源オフ準備信号に基づいて、各絵素部に対して０（Ｖ）または所定の電圧値である絵素印加電圧を１水平期間以上印加してマスク書き込みを行った後に該表示部に対して電源供給を停止制御する画像表示装置。
前記マスク書き込み時に、各絵素部に印加される所定の絵素印加電圧は、ノーマリー状態の電圧である請求項６または７記載の画像表示装置。
前記マスク書き込み時に、各絵素部の絵素電極であるソース電極および対向電極であるコモン電極のそれぞれの印加電圧を同一にする請求項６〜８の何れかに記載の画像表示装置。
前記マスク書き込み後で前記電源供給の停止前に、前記ソース電極およびコモン電極がアース電位に接地されると共に、前記ゲートライン上の一部または全てのゲート電極にハイレベル電圧が一定期間印加される請求項６〜９の何れかに記載の画像表示装置。
前記所定の出力電圧は、ゲートロー電圧と、ゲートハイ電圧と、ソース／コモン基準電圧と、該ゲートロー電圧およびゲートハイ電圧と、該ソース／コモン基準電圧およびゲートロー電圧およびゲートハイ電圧のうち何れかである請求項５または７記載の画像表示装置。
前記所定の基準電位端はアース接続端であり、前記所定の出力電圧が、アース電圧よりも低いゲートロー電圧および、アース電圧よりも高いゲートハイ電圧を含む場合に、該ゲートロー電圧の出力端に接続された第１スイッチ手段と、該ゲートハイ電圧の出力端に接続された第２スイッチ手段とは、該第１および第２スイッチ手段のオン時に、該ゲートロー電圧の立ち上がりが該ゲートハイ電圧の立ち下がりに比べて緩やかになるように制御される請求項５記載の画像表示装置。
前記第１および第２スイッチ手段は能動素子であり、該能動素子の素子特性により該ゲートロー電圧の立ち上がりが該ゲートハイ電圧の立ち下がりに比べて緩やかになるように制御される請求項１２記載の画像表示装置。
前記第１スイッチ手段と前記アース接続端または／および前記ゲートロー電圧の出力端との間に抵抗素子が設けられている請求項１２記載の画像表示装置。
前記第１スイッチ手段と前記アース接続端または／および前記ゲートロー電圧の出力端との間に設けられた第１抵抗素子と、
前記第２スイッチ手段と前記アース接続端または／および前記ゲートハイ電圧の出力端との間に設けられた第２抵抗素子とをさらに有し、
第１抵抗素子の抵抗値が第２抵抗素子の抵抗値よりも大きい請求項１２記載の画像表示装置。