JP2008530820A - 電流密度増強層（ｃｄｅｌ）を有する薄膜抵抗器 - Google Patents
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Abstract
【課題】
【解決手段】薄膜抵抗器および製造方法は、薄膜導体材料層（２０）と電流密度増強層（ＣＤＥＬ）とを含む。ＣＤＥＬは、薄膜導体材料層（２０）に付着するように適合された絶縁材料であり、このＣＤＥＬは、前記薄膜抵抗器が、小さな抵抗シフトで、より高い電流密度を伝達することを可能にする。一実施形態では、薄膜抵抗器が、薄膜導体材料層（２０）の片面（上面または下面）に形成された単一のＣＤＥＬ層（５０）を含む。第２の実施形態では、薄膜導体材料層（２０）の両面（上面および下面）に２つのＣＤＥＬ層が形成される。薄膜抵抗器は、ＢＥＯＬプロセスとＦＥＯＬプロセスの両方のプロセスの一部として製造することができる。
【選択図】図７
【解決手段】薄膜抵抗器および製造方法は、薄膜導体材料層（２０）と電流密度増強層（ＣＤＥＬ）とを含む。ＣＤＥＬは、薄膜導体材料層（２０）に付着するように適合された絶縁材料であり、このＣＤＥＬは、前記薄膜抵抗器が、小さな抵抗シフトで、より高い電流密度を伝達することを可能にする。一実施形態では、薄膜抵抗器が、薄膜導体材料層（２０）の片面（上面または下面）に形成された単一のＣＤＥＬ層（５０）を含む。第２の実施形態では、薄膜導体材料層（２０）の両面（上面および下面）に２つのＣＤＥＬ層が形成される。薄膜抵抗器は、ＢＥＯＬプロセスとＦＥＯＬプロセスの両方のプロセスの一部として製造することができる。
【選択図】図７
Description
本発明は一般に半導体薄膜抵抗器の分野に関し、より詳細には、電流密度増強層（ｃｕｒｒｅｎｔ ｄｅｎｓｉｔｙ ｅｎｈａｎｃｉｎｇ ｌａｙｅｒ）を有する新規の集積回路構造用の薄膜抵抗器に関する。
半導体集積回路（ＩＣ）では、抵抗器を使用して、ＩＣの他の電子構成部品の抵抗を制御することができる。当業者には知られているとおり、抵抗器の抵抗Ｒは、抵抗器の長さＬおよび抵抗器の断面積の逆数１／Ａに比例し、ＬおよびＡは電流の方向に測定される。したがって、抵抗器の抵抗の基本式はＲ＝Ｌ／Ａであり、この式でＲ、ＬおよびＡは上で定義したとおりである。
従来技術の抵抗器は一般に、ドープされたポリシリコンからなる。半導体デバイスの集積度が増すにつれて、半導体ＩＣ内のそれぞれの構成部品は、同等かまたはより良好な電気特性を示さなければならない。したがって、ダウンスケールされた抵抗器は、使用中にあまり変動しない一定の抵抗値を示さなければならない。しかし、ポリシリコンの特性のため、ドープされたポリシリコンからなる従来技術の抵抗器は、限られた空間の中に限られた抵抗しか与えることができない。比較的に高い抵抗を与える目的にポリシリコン抵抗器を使用することは、高度に集積化された半導体デバイスを設計、製造する際の問題となる。
最近、ドープされたポリシリコン抵抗器の代わりに、ポリシリコンの抵抗率よりも高い抵抗率を有する材料からなる単一の薄膜抵抗器が使用されている。このような高抵抗率材料の例にはＴｉＮおよびＴａＮが含まれる。ただしこれらに限定されるわけではない。Ｎ２を３６％含む窒化タンタルＴａＮは、大部分の半導体デバイスのバック・エンド・オブ・ザ・ライン（ＢＥＯＬ）において現在使用されている材料である。
電流伝達能力（ｃｕｒｒｅｎｔ ｃａｒｙｙｉｎｇ ｃａｐａｂｉｌｉｔｙ）の高いＢＥＯＬ抵抗器を、集積回路設計者は非常に欲している。現行のＴａＮ抵抗器（例えばＫ１抵抗器）は、９ＳＦおよび１０ＳＦジェネレーション（ｇｅｎｅｒａｔｉｏｎ）に対して、０．５ｍＡ／μｍ（電流／幅）以下の電流密度しか提供しない。
図１に、従来技術に基づくＢＥＯＬ抵抗器１０を示す。図示のとおり、このＢＥＯＬ抵抗器１０は、アルミニウム、銅などの金属を含む第１のメタライゼーション・レベルＭ１の上に形成されており、第１のメタライゼーション・レベルＭ１は、導電性バイア構造Ｖ１によって、ＦＥＯＬデバイス１５、例えば当業者によく知られた従来の技法を利用して形成されたＣＭＯＳ ＦＥＴ、ＢＪＴなどのトランジスタ・デバイスに電気的に結合されている。第１のメタライゼーション・レベルＭ１はレベル間誘電材料層１２を含み、その中にメタライゼーション・レベルＭ１が形成されている。図１のＢＥＯＬ抵抗器１０に示すとおり、レベル間誘電材料層１２およびメタライゼーションＭ１の上には、ＳｉＮなどの材料の第１の薄膜キャップ誘電層１４、およびその上に付着された、ＳｉＯ２などの酸化物または他の同様の酸化物を含む薄い誘電層１６が形成されている。誘電層１６の上に形成された３００Åから７００Åの薄膜ＴａＮ薄膜導電体材料層２０が示されており、この薄膜導電体材料層２０の上には、例えばＳｉＮまたはＳｉＣＮ（ｎＢＬＯＫ）の薄膜キャッピング層、すなわちエッチング・ストップ層２５が形成されている。次いで、当技術分野で知られている一般的な製造プロセスを使用して、別のレベル間誘電材料層と、第１のメタライゼーションＭ１を第２のメタライゼーションＭ２に接続する導電性バイア構造Ｖ１とが形成される。
銅相互接続では、銅の上面のより良好なパッシベーションおよびキャッピングが、銅のエレクトロマイグレーション性能を増大させることが証明された。ＣｏＷＰ膜およびリバース・ライナ・バリア（ｒｅｖｅｒｓｅ ｌｉｎｅｒ ｂａｒｒｉｅｒ）膜が、相互接続の性能を増大させることが示された。しかし、ＴａＮ抵抗器に関しては、ＳｉＮまたはＳｉＣＮなどのキャッピング材料は、より高い電流性能に対して十分な保護（およびキャッピング）を提供していないように思われる。
さらに、現在使用されているエッチング・ストップ層、例えばｎＢＬＯＫ（ＳｉＣＮ）またはＳｉＮは、ＴａＮ膜に十分には付着せず、したがって、ストレス／エージング中の抵抗のシフト（ｓｈｉｆｔｉｎｇ）を防ぐのに有効でない。
米国特許出願公開第２００４／０１５２２９９号は、薄膜抵抗器を形成する方法を開示している。この開示では、（直線状の）バイア・ホールおよび一般的なエッチング・ストップ層（例えばＳｉＮ）を含む層の後に、ＴｉＮまたはＴｉＷの導電層１２０が形成される。この「スタック」は、実際には「膜抵抗器／ＳｉＮ／バイア」からなる。
米国特許出願公開第２００４／０２０３１９２号は、エレクトロマイグレーションに対する抵抗性を増大させるために表面に付着させた有機単層を有するＣｕ線を形成する方法を記載している。
新規の薄膜抵抗器を提供すること、および、薄膜抵抗器の上にバリア材料を提供することによって薄膜抵抗器を製造し、それによって該薄膜抵抗器の電流伝達能力を増強する方法を提供することは非常に望ましいであろう。
ストレス／エージングに対して高い抵抗性を示す新規の薄膜抵抗器を提供すること、および、ＴａＮ膜薄膜導体材料層の上にバリア材料層を提供することによって該薄膜抵抗器を製造する方法を提供することは非常に望ましいであろう。
米国特許出願公開第２００４／０１５２２９９号
米国特許出願公開第２００４／０２０３１９２号
本発明の目的は、新規の薄膜抵抗器および該薄膜抵抗器を製造する方法を提供することにある。
他の目的は、新規の薄膜抵抗器を提供すること、および、薄膜抵抗器の上にバリア材料を提供することによって薄膜抵抗器を製造し、それによって該薄膜抵抗器の電流伝達能力を増強する方法を提供することにある。
本発明の他の目的は、薄膜抵抗器の電流伝達能力を増強するために、ＴａＮにより良好に付着する追加のバリア材料層を有するＴａＮ材料の新規の薄膜抵抗器を提供することにある。
本発明によれば、この追加のバリア材料は、電流密度増強層（Ｃｕｒｒｅｎｔ Ｄｅｎｓｉｔｙ Ｅｎｈａｎｃｅｍｅｎｔ Ｌａｙｅｒ：ＣＤＥＬ）と呼ばれ、ストレス／エージング中のシフトに対する抵抗性を増大させる。ＣＤＥＬは薄く、例えば厚さが１００Å未満であり、ＢＥＯＬまたはＦＥＯＬ薄膜抵抗器製造時にバイア・エッチング・プロセス・ステップを妨げない。
このＣＤＥＬバリア膜、およびＴａＮ膜の上のＳｉＮまたはＳｉＣＮキャップ材料は、薄膜抵抗器の電流伝達能力を増大させる。本発明の一態様では、このＣＤＥＬバリア膜（電流密度増強層）が、アルミナ（Ａｌ２Ｏ３）の薄層を付着させることによって、あるいは、アルミニウムの薄層の付着および空気酸化または短時間の低出力プラズマを使用した酸化によって、形成される。抵抗器膜（薄膜導体材料層）への良好な付着を有する他の膜も使用することができる。
したがって、本発明によれば、薄膜抵抗器およびその製造方法が提供され、この薄膜抵抗器は、薄膜導体材料層と電流密度増強層（ＣＤＥＬ）とを含む。ＣＤＥＬは、薄膜導体材料に付着するように適合された絶縁材料であり、このＣＤＥＬは、前記薄膜抵抗器が、加えられたストレス、例えば温度ストレス下での小さな抵抗シフトで、より高い電流密度を伝達することを可能にする。一実施形態では、薄膜抵抗器が、薄膜導体材料層の片面（上面または下面）に形成された単一のＣＤＥＬ層を含む。第２の実施形態では、薄膜導体材料層の両面（上面および下面）に２つのＣＤＥＬ層が形成される。
有利には、本発明の薄膜抵抗器およびその製造方法は、ＢＥＯＬプロセスとＦＥＯＬプロセスの両方のプロセスでの製造に適用可能である。
次に、電流伝達能力の増強を示す薄膜抵抗器を製造するプロセスを提供する本発明を、本出願に添付されたさまざまな図面を参照することによってより詳細に説明する。これらの図面は、例示のために本明細書に添付したものであり、したがって一様な尺度では描かれていない。
さらに、本発明の図面は、バック・エンド・オブ・ライン（ＢＥＯＬ）製造プロセスにおける１つの薄膜抵抗器だけが示された半導体ウェーハまたはチップの一部分を示す。これらの図面は、単一の薄膜抵抗器の存在しか示していないが、このプロセスは、単一の半導体チップまたはウェーハの表面の異なる複数の領域に複数の薄膜抵抗器を形成する際に使用することができる。さらに、本発明は、例えば他のデバイス領域を有するＳｉ含有基板上に本発明の薄膜抵抗器を形成するフロント・エンド・オブ・ライン（ＦＥＯＬ）プロセスに適用可能であり、これらの他のデバイス領域は、本出願の図面に示された薄膜抵抗器の周縁に形成された、バイポーラ・トランジスタまたはＦＥＴなどのＣＭＯＳデバイスあるいはその両方を含む。
図２を参照すると、第１のステップは、レベル間誘電層１２を付着させることを含む。レベル間誘電層１２は、低ｋ誘電材料の有機または無機低ｋレベル間誘電体（ＩＬＤ）などの誘電材料を含むことができ、この低ｋ誘電材料の有機または無機低ｋレベル間誘電体は、スパッタリング、スピンオン、ＰＥＣＶＤなどのよく知られたいくつかの技法のうちの任意の技法によって付着させることができ、３．５以下の誘電率を有する従来のスピンオン有機誘電体、スピンオン無機誘電体またはこれらの組合せを含むことができる。使用することができる適当な有機誘電体には、Ｃ、ＯおよびＨを含む誘電体が含まれる。本発明において使用することができるいくつかのタイプの有機誘電体の例には、芳香族熱硬化性ポリマー樹脂および他の同様の有機誘電体が含まれる。ただしこれらに限定されるわけではない。レベル間誘電層として使用する有機誘電体は、多孔質でもまたはそうでなくてもよいが、ｋ値が低いため、多孔質有機誘電層のほうがずっと好ましい。レベル間誘電体１２として使用することができる適当な無機誘電体は一般に、Ｓｉ、ＯおよびＨ、任意選択でＣを含み、例えば、プラズマ化学蒸着（ＣＶＤ）技法によって付着されたＳｉＯ２、ＳｉＣＯＨ、炭素ドープ酸化物（ｃａｒｂｏｎ−ｄｏｐｅｄ ｏｘｉｄｅ：ＣＤＯ）、酸炭化シリコン（ｓｉｌｉｃｏｎ−ｏｘｉｃａｒｂｉｄｅ）、有機ケイ酸塩ガラス（ｏｒｇａｎｏｓｉｌｉｃａｔｅ ｇｌａｓｓ：ＯＳＧ）を含む。使用することができるいくつかのタイプの無機誘電体の例示的な例には、シルセスキオキサン（ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）ＨＯＳＰ、メチルシルセスキオキサン（ｍｅｔｈｙｌｓｉｌｓｅｓｑｕｉｏｘａｎｅ：ＭＳＱ）、ヒドリドシルセスキオキサン（ｈｙｄｒｉｄｏ ｓｉｌｓｅｓｑｕｉｏｘａｎｅ：ＨＳＱ）、ＭＳＱ−ＨＳＱ共重合体、オルトケイ酸テトラエチル（ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ：ＴＥＯＳ）、オルガノシラン（ｏｒｇａｎｏｓｉｌａｎｅ）および他の任意のＳｉ含有材料が含まれる。ただしこれらに限定されるわけではない。議論の目的上、レベル間誘電材料層１２はＳｉＯ２であると仮定する。
当技術分野においてよく知られたプロセスを利用してＦＥＯＬデバイスに接続する設計位置に、従来のフォトリソグラフィ処理技法を利用して第１の金属層Ｍ１を形成する。説明の目的上、Ｍ１金属層は銅またはアルミニウムを含むことができる。
このレベル間誘電材料層１２およびＭ１メタライゼーション（金属層）の上に、保護誘電層１４を形成する。保護誘電層１４は一般に、保護誘電層１４の上に付着させる第２の誘電層１６とは異なる無機誘電体からなる。具体的には、保護誘電層１４は、酸化物、窒化物、酸窒化物（ｏｘｙｎｉｔｒｉｄｅ）、または多層を含むこれらの任意の組合せからなる。保護誘電層１４は一般にＳｉＮなどの窒化物であり、その上に形成する第２の誘電層１６は一般にＳｉＯ２であるが、ＳｉＣＯＨなどの他の誘電体とすることもできる。保護誘電層１４の厚さは、この層を形成する際に使用する材料のタイプおよび付着プロセスによって変化する。この保護誘電層１４の厚さは一般に１０Åから１０００Åである。
保護誘電層１４および第２の誘電層１６を順番に付着させた後、第２の誘電層１６の上に、薄膜抵抗器を形成する材料の薄膜導体材料層２０を付着させる。この薄膜導体材料層２０は一般にＴａＮであるが、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｗ、ＷＮ、ＮｉＣｒ、ＳｉＣｒなどを含む、薄膜抵抗器１００（図７参照）を形成する他の導体材料を含むこともできる。本明細書ではこれらの材料の組合せも企図される。薄膜導体材料層２０はＴａＮ、ＴｉＮ、ＮｉＣｒまたはＳｉＣｒを含むことが好ましく、ＴａＮおよびＴｉＮが特に好ましい。薄膜導体材料層２０は、一般に厚さ３００Åから７００Å、典型的には厚さ４５０Åから５５０Åの薄い層である。薄膜抵抗器１００を形成する薄膜導体材料層２０は、例えばＣＶＤ、ＰＥＣＶＤ、スパッタリング、めっき、蒸着、ＡＬＤおよび他の同様の付着プロセスを含む任意の付着プロセスを利用して、第２の誘電層１６上に形成することができる。
薄膜導体材料層２０を形成した後、薄膜導体材料層２０上に、薄い電流密度増強層（ＣＤＥＬ）５０をパターニングし、形成して、例えば図２に示す構造を得る。ＣＤＥＬ層５０は、例えばトリメチルアルミニウムＡｌ（ＣＨ３）３などの前駆物質およびオゾン（Ｏ３）などの酸化剤を利用した、付着温度３８０℃の原子層付着（ＡＬＤ）プロセスによって、１００Å未満の厚さに付着させたＡｌ２Ｏ３層などの誘電材料を含む。ＣＤＥＬ層５０の厚さは５０Å未満であることが好ましい。ＣＤＥＬ層５０は、その下の例えばＴａＮ等から成る薄膜導体材料層２０によく付着し、本明細書において後により詳細に説明するように、薄膜抵抗器１００の電流伝達能力を増大させる材料からなることが好ましい。より重要なのは、本明細書において後により詳細に説明するように、ＣＤＥＬ層５０の形成が、例えば温度ストレスが加えられたときに抵抗のシフトを低減させることである。したがって、このＡｌ２Ｏ３ ＣＤＥＬ層５０の付着の他に、ＣＤＥＬ層５０はあるいは、１０Åから２０Åの厚さに付着させ、Ｏ２プラズマまたは空気酸化によって酸化させた、アルミニウムの薄層を含むこともできる。他の実施形態例では、ＣＤＥＬ層５０が、厚さ１０Åから５０ÅのＴａ２Ｏ５、ＨｆＯ２、ＺｒＯ２などの金属酸化物を含む。
図７に示した薄膜抵抗器１００を形成した後、ＣＤＥＬ層５０の構造の上にエッチング・ストップ層２５を付着させる。エッチング・ストップ層２５は、例えば化学蒸着（ＣＶＤ）、プラズマ化学蒸着（ＰＥＣＶＤ）、化学溶液付着、蒸着、原子層付着（ＡＬＤ）および他の同様の付着プロセスを含む任意の共形付着プロセスを利用して形成する。形成するエッチング・ストップ層２５の厚さは、使用する付着プロセスならびに使用する絶縁材料のタイプによって異なる。一般に、例示の目的上、エッチング・ストップ層２５の厚さは２０から５０ｎｍ、典型的には３０から４０ｎｍである。エッチング・ストップ層２５は、エッチング・プロセスをその表面で止めることができる層として機能することができる任意の絶縁材料を含むことができる。例示的には、エッチング・ストップ層２５は、酸化物、窒化物、酸窒化物またはこれらの任意の組合せを含むことができる。好ましい一実施形態では、エッチング・ストップ層２５が、ＳｉＮ、ＳｉＣＮ（ｎＢＬＯＫ）またはＳｉ酸窒化物からなる。
図３に戻って、例えばリソグラフィ・マスク（フォトレジスト層）１２０を塗布することによって、薄膜抵抗器１００（図７参照）の形状を特定する。次いで、図４に示すように、エッチング・ステップを実行して、薄膜導体材料層２０’を形成する。これは、マスク１２０の周囲の外側の層２５、５０および２０を除去し、層１６の表面で止めることによって実施する。続いて、図４に示すように、次のプロセス・ステップで、形成されたレジスト層１２０を除去する。続いて、図５に示すように、本明細書に記載した材料から形成した別のレベル間誘電層を、露出した層１６の上および薄膜導電材料層２０’の上方に付着させ、平坦化して、図６に示す構造を形成する。最後に、図７に示すように、本発明の薄膜導体材料層２０’を別のメタライゼーション層、例えばＭ２に電気的に結合するため、従来の技法を使用して、導電性バイア構造Ｖ１を形成することができる。
本発明の第２の実施形態では、図８に示すように、薄膜導体材料層２０を、２つの薄いＣＤＥＬ層５０ａ、５０ｂの間に挟み込む。これは、誘電層１４、１６、第１のＣＤＥＬ層５０ａ、薄膜抵抗器を形成する材料の薄膜導体材料層２０、薄膜導体材料層２０の上に付着させた第２のＣＤＥＬ層５０ｂ、および第２のＣＤＥＬ層５０ｂの上に付着させた最後のエッチング・ストップ層２５を順番に付着させるプロセス・ステップを含む。第１の実施形態と同様に、２つの薄いＣＤＥＬ層５０ａ、５０ｂは、原子層付着（ＡＬＤ）によって１００Å未満、好ましくは５０Å以下の厚さに付着させたＡｌ２Ｏ３層などの絶縁材料を含む。ＣＤＥＬ層５０ａ、ｂはあるいは、１０Åから２０Åの厚さに付着させ、Ｏ２プラズマまたは空気酸化によって酸化させたアルミニウムの薄層を含むこともできる。他の実施形態例では、ＣＤＥＬ層５０ａ、ｂが、Ｔａ２Ｏ５、ＨｆＯ２、ＺｒＯ２などの金属酸化物を含む。第１のＣＤＥＬ層５０ａと第２のＣＤＥＬ層５０ｂの間に挟まれて、一般にＴａＮまたは第１の実施形態に関して本明細書に記載した他の導電材料の薄膜導体材料層２０がある。前述のとおり、薄膜導体材料層２０は、一般に厚さ３００Åから７００Å、５００Åの薄い層である。ＣＤＥＬ層５０ａ、ｂは、その間の薄膜導体材料層２０の材料ＴａＮによく付着し、本明細書において後により詳細に説明するように、薄膜導体材料層２０の電流伝達能力を増大させる材料から形成することが好ましい。薄膜抵抗器を形成する薄膜導体材料層２０は、例えばＣＶＤ、ＰＥＣＶＤ、スパッタリング、めっき、蒸着、ＡＬＤおよび他の同様の付着プロセスを含む任意の付着プロセスを利用して、第１のＣＤＥＬ層５０ａ上に形成することができる。薄膜導体材料層２０を形成した後、薄膜導体材料層２０上に、薄い第２の電流密度増強層（ＣＤＥＬ）５０ｂを付着させ、ＣＤＥＬ層５０ｂ上にエッチング・ストップ層２５を付着させて、図８に示す構造を得る。次いで、次の処理ステップでは、塗布されたリソグラフィ・マスク（すなわち図示されていないレジスト層）を使用して、薄膜抵抗器の形状を特定し、エッチング・ステップを実行して、図９に示すような薄膜導体層２０”を形成する。これは、画定されたマスク周囲の外側の層２５、５０ｂ、２０および５０ａを除去し、図９に示すように層１６の表面で止めることによって実施する。次に、形成されたフォトマスク（レジスト）層１２０（図３参照）を除去する。続いて、図１０に示すように、本明細書に記載した材料から形成した別のレベル間誘電層１２５（図５参照）を、露出した層１６の上および薄膜導体材料層２０”の上方に付着させ、平坦化して、図１０に示す構造を形成する。最後に、図１１に示すように、本発明の薄膜導体材料層２０”を有する薄膜抵抗器２００を別のメタライゼーション層、例えばＭ２に電気的に結合するため、従来の技法を使用して、バイア構造Ｖ１を形成することができる。
第１および第２の実施形態に従ってＣＤＥＬ層（１つまたは複数）を形成することによって、抵抗を劣化させることなく、すなわち抵抗をシフトさせることなしに、薄膜導体材料層２０’（図７）および２０”（図１１）の中により多くの電流を送り込む能力が増大する。これを表１に示し、以下に説明する。
表１は、本発明に従って形成した絶縁半導体構造あるいは薄膜抵抗器に加えたストレス適用例について、シフトに対する抵抗性を示したものである。この薄膜抵抗器のサイズは約１０μｍ×１０μｍであり、加えた電流密度は２ｍＡ／μｍ（幅）である。ストレスは、約１２５℃、２４時間の高温ストレスである。したがって、表１に示すとおり、Ｉ０は、０時間における電流（電流ストレス前）、Ｒ０は、０時間における抵抗（電流ストレス前）、Ｉ２４は、２４時間後、すなわち電流ストレス終了時の電流、Ｒ２４は、２４時間後（電流ストレス終了時）のデバイスの抵抗、％Ｒ２４は、上記の条件での２４時間の一定電流ストレス後の抵抗のシフトである。抵抗器が約５０ÅのＡｌ２Ｏ３の単一のＣＤＥＬ層を含み、この抵抗器に高温で２４時間、電圧を印加した、本発明の第１の実施形態に従って形成した抵抗器例において、表１は、時間ゼロの初期抵抗値Ｒ０が６６．９３オームのときに、５．４％の抵抗シフトが示されることを明らかにしている。これは、１．３８Ｖの印加で約２０．６ｍＡの初期電流Ｉ０に対応する。２４時間後、電流は約１９．５６ｍＡまで低下し、これは、約７０．５５オームへの抵抗Ｒ２４の増大に対応し、これは、約５．４％の抵抗シフトに対応する。高温で２４時間、電圧を印加した約１００ÅのＡｌ２Ｏ３層の片面ＣＤＥＬの場合には、５．６％の抵抗シフトが示されることを表１は明らかにしている。これは、薄膜抵抗器に一定の電圧を印加したときの、６６．７３オームの時間ゼロの初期抵抗値Ｒ０、および約７０．４９オームの２４時間後の最終抵抗値Ｒ２４に対応する。表に示すように、これは、Ａｌ２Ｏ３ ＣＤＥＬ層のない薄膜抵抗器の場合に示された約８．０％の抵抗シフトに比べ、抵抗シフトの著しい低下である。片面１００ÅＣＤＥＬ層を有する抵抗器は、片側５０ÅＣＤＥＬ層を有する抵抗器と比較して、抵抗性のシフトをやや増大させるので、５０Å以下のＣＤＥＬ層を有する薄膜抵抗器を形成することが好ましい。
本発明の薄膜抵抗器は、フロント・エンド・オブ・ライン・プロセスにおいて、例えば基板上に形成し、バイポーラ・トランジスタまたはＦＥＴなどのＣＭＯＳデバイスあるいはその両方を含む他のデバイス領域に結合することができることを理解されたい。
本発明の好ましい実施形態に関して本発明を説明し、示したが、本出願の趣旨および範囲から逸脱することなく、形態および詳細の上記の変更およびその他の変更を実施することができることを当業者は理解されたい。したがって、本出願は、添付の特許請求の範囲に含まれるものであれば、説明し、示した正確な形態に限定されないことが意図される。
本発明は、半導体デバイスの分野において有用であり、より具体的には半導体回路構造用の薄膜抵抗器に対して有用である。
Claims (13)
- 半導体回路構造用の薄膜抵抗器であって、
抵抗値を有する薄膜導体材料層（２０）と、
前記薄膜導体材料層（２０）の片面に形成された電流密度増強層（ＣＤＥＬ）（５０）であって、前記薄膜抵抗器が、小さな抵抗シフトで、より高い電流密度を伝達することを可能にする電流密度増強層（５０）と
を含む薄膜抵抗器。 - 前記薄膜導体材料層（２０）が、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｗ、ＷＮ、ＮｉＣｒまたはＳｉＣｒのうちの１つを含む、請求項１に記載の薄膜抵抗器。
- 前記電流密度増強層（５０）が金属酸化物を含む、請求項１に記載の薄膜抵抗器。
- 前記金属酸化物が、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＨｆＯ２またはＺｒＯ２のうちの１つを含む、請求項３に記載の薄膜抵抗器。
- 前記電流密度増強層（５０）が、原子層付着プロセスによって付着された、請求項３に記載の薄膜抵抗器。
- 前記電流密度増強層（５０）の厚さが５０Å以下である、請求項１に記載の薄膜抵抗器。
- バック・エンド・オブ・ライン（ＢＥＯＬ）プロセスにおいて絶縁半導体構造上に形成された、請求項１に記載の薄膜抵抗器。
- 導電性バイア構造によって半導体回路の金属レベルに電気的に結合された、請求項７に記載の薄膜抵抗器。
- フロント・エンド・オブ・ライン（ＦＥＯＬ）プロセスにおいて絶縁半導体構造上に形成された、請求項１に記載の薄膜抵抗器。
- 前記ＣＤＥＬ層（５０）が、前記薄膜導体材料層（２０）の上に形成された、請求項１に記載の薄膜抵抗器。
- 前記薄膜導体材料層（２０）の下に形成された追加のＣＤＥＬ層（５０）をさらに含む、請求項１０に記載の薄膜抵抗器。
- 前記ＣＤＥＬ層（５０）が、前記薄膜導体材料層（２０）への良好な付着を提供するように適合された材料からなる、請求項２に記載の薄膜抵抗器。
- 前記薄膜抵抗器の上に形成されたレベル間誘電層をさらに含む、請求項２に記載の薄膜抵抗器。
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