JP4045216B2 - 相互接続構造体 - Google Patents

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Description

本発明は、一般に集積回路（ＩＣ）に関し、特にその内部応力を応力調整キャップ層を用いることにより顕著に低減させた相互接続構造体（多層相互接続構造体を含む）に関する。また、本発明は内部応力を顕著に低減させた相互接続構造体の製造方法にも関する。
一般に、半導体装置は複数の回路を備え、それらはチップ（たとえばバック・エンド・オブ・ラインすなわち「ＢＥＯＬ」のチップ）、薄膜パッケージ、および印刷回路基板を備えた集積回路を形成している。（ＢＥＯＬとはウェーハ上に配線を形成する工程群のことである。）集積回路はコンピュータと電子機器にとって有用であり、単一のシリコン結晶基板上に形成されたトランジスタその他の回路素子を数百万個備えている。半導体装置を機能させるには通常、信号経路から成る複雑なネットワークを張りめぐらせて半導体装置の表面に分散された回路素子を接続する。集積回路の複雑さと個数が増大するにつれ、半導体装置全体にこれらの信号を効率的にルーティングするのがますます難しくなっている。その結果、多レベルすなわち多層の相互接続を形成する方式、たとえばデュアル・ダマシン配線構造がますます望ましくなっている。（レベルとは表面が平坦なもののことである。）というのは、同方式は複雑な半導体チップ上に形成された多数のトランジスタの間における高速信号ルーティングを実現するのに有効であるからである。相互接続構造体の内部では、金属ビア（バイア）がシリコン基板と垂直に走っており、金属配線がシリコン基板と平行に走っている。
近年、集積回路チップ上に形成される相互接続構造体は約１ｘ（「細線（thinwire) と呼ばれる）で形成されるおよそ２〜８配線レベルから成る。１ｘとはリソグラフィ上の最小設計線幅のことである。これらのレベルの上に、１ｘより幅広に形成されるおよそ２〜４配線レベルがある。通常、これら幅広線の線幅は細線の最小線幅（すなわち１ｘ）の約２倍（すなわち２ｘ）および／または約４倍（すなわち４ｘ）である（２ｘや４ｘの線は「太線（fatwire)」と呼ばれる）。（「Ａおよび／またはＢ」は「ＡおよびＢ、Ａ、またはＢ」を表わす。）太線は細線の幅である約１ｘより太い任意の太さにしうるから、２ｘや４ｘは一般例にすぎない。ある種の従来技術の構造体では、細線は低誘電率（低ｋ）の有機高分子誘電体中に形成し、太線は誘電率が約４の二酸化シリコン誘電体中に形成している。たとえば、ゴールドバットら「低誘電率誘電体を用いた高性能０．１３μｍ銅ＢＥＯＬ技術」（プリシーディングズ・オブ・アイ・アイ・ティ・シー、２０００年）（Goldbatt, et al., "A High Performance 0.13um Copper BEOL Technology with Low-K Dielectric", Proceedings of IITC, 2000)参照。
しかしながら、これら従来技術による相互接続構造体には信頼性の問題がつきまとう。たとえば、これらの相互接続構造体は半導体装置の製造に付随する熱サイクルを含む現在の処理工程に耐えるのに十分でない。通常、半導体装置は製造過程で４００〜４５０℃の温度になる熱サイクルにおよそ５〜２０回さらされる。さらに、実地の動作においても、半導体装置は約１５０℃の温度になる熱サイクルに多数回さらされる。完成したＩＣの信頼性試験には通常、「熱サイクル」試験が含まれている。この熱サイクル試験で、ＩＣは所定の低温から所定の高温の間に数百回さらされる。これらの熱サイクルを行うと、相互接続構造体内の金属ビア（バイア）の抵抗が変化する。すなわち、熱サイクルを繰り返すと、ビアの抵抗が増大する。ビアの抵抗が最も増大するのは、太線層レベル直下の最上層細線層レベルにおいてである、ということが分かっている。
これら従来技術の相互接続構造体に付随する別の問題は、最上層細線レベルと最下層太線レベルとの界面で貧弱な接着性が観察されることである。この貧弱な接着性は界面を構成する２つの層中の材料の応力レベルが高い点に起因する。この現象は剥（は）がれと呼ばれている。この接着性問題の詳細は当業者にも十分に明らかではない、すなわち完全に理解されているわけではない。この接着性問題は界面を構成する２つの層中の材料の応力レベルが高い点に起因して生じる、と信じられている。界面を構成する２つの層中の各材料は（引っ張りまたは圧縮の）内部応力を示す。この内部応力は一方の層を湾曲させ、終極的に他方の層上に乗り上げさせる。慣例により、引っ張り応力は正値をとり、圧縮応力は負値をとる。界面において接着力よりも大きい力を生じさせるほど応力が部分的に大きいと、剥がれが生じる。
以上のとおりであるから、最上層細線レベルと最下層太線レベルとの界面で接着性が良好であるとともにデバイスの実効容量値が比較的小さい相互接続構造体を実現することが望まれている。それにより、上記界面を電気信号が高速に通過することが可能になる。また、相互接続構造体の応力レベルが実質的に低い、すなわちほぼ零であることも望まれている。それにより、低温たとえば室温から高温たとえば約１５０℃超の温度にわたる熱サイクルにさらされても安定な相互接続構造体が得られる。さらに、特定の用途で必要な場合には、相互接続構造体の応力を（非零の）比較的小さな圧縮値に調整するのが望ましい。
本発明の目的は細線と太線の双方で実効容量を低減させた（すなわちlow-k の）、たとえばデュアル・ダマシン型のＢＥＯＬ相互接続構造体を提供することである。
本発明の別の目的は接着性を改良した、たとえばデュアル・ダマシン型のＢＥＯＬ相互接続構造体を提供することである。
本発明のさらに別の目的は熱膨張係数（「ＣＴＥ」）が２０ｐｐｍより大きく第１の内部応力を有する第１の誘電体層とＣＴＥが２０ｐｐｍより小さく第２の内部応力を有する第２の誘電体層との間に形成された少なくとも１つの応力調整キャップ層であって、この応力調整キャップ層が第１の誘電体層の第１の応力と第２の誘電体層の第２の応力とを相殺する内部応力を有する応力調整キャップ層を備えたＢＥＯＬ相互接続構造体を提供することである。調整可能な応力状態（すなわち引っ張り対圧縮）を有するキャップ層は、相互接続構造体全体の応力低減しうる、すなわち相互接続構造体の内部応力をきわめてに小さく、たとえば内部応力を実質的に零にしうる。このように、相互接続構造体は熱サイクルの間における応力一致安定性を改善しうる。
上記目的を達成するために、本発明に係る相互接続構造体は、
少なくとも１つの第１の相互接続レベルであって、前記第１の相互接続レベルは積層されており、各相互接続レベルは、熱膨張係数（ＣＴＥ）が約２０ｐｐｍより大きく第１の内部応力を有する第１の層を備え、前記第１の層はその中に形成された第１の組の金属線を備えている、少なくとも１つの第１の相互接続レベルと、
少なくとも１つの第２の相互接続レベルであって、前記第２の相互接続レベルは積層されており、各相互接続レベルは、ＣＴＥが約２０ｐｐｍより小さく第２の内部応力を有する第２の層を備え、前記第２の層はその中に形成された第２の組の金属線を備えている、少なくとも１つの第２の相互接続レベルと、
前記第１の層と前記第２の層との間に形成された少なくとも１つの応力調整キャップ層であって、前記応力調整キャップ層は前記第１の層の前記第１の内部応力と前記第２の層の前記第２の内部応力とを相殺するように選択された第３の内部応力を有するとともに前記相互接続構造体の応力を都合よく解放する、少なくとも１つの応力調整キャップ層と
を備えるように構成する。
また、本発明によると、
ＣＴＥが約２０ｐｐｍより大きくその中に第１の組の金属線を備えた第１の層から成る少なくとも１つの相互接続レベルと、
ＣＴＥが約２０ｐｐｍより小さくその中に第２の組の金属線を備えた第２の層から成る少なくとも１つの相互接続レベルと
を備え、
第１の層中の各金属線の幅が第２の層中の各金属線の幅以上であり、
さらに、
第１の層と第２の層との間に応力調整キャップ層を備えた
相互接続構造体が得られる。
本発明の別の側面によると、半導体装置を形成する際に有益な、内部応力を顕著に低減させた相互接続構造体を製造する方法が得られる。
その方法は次のように構成する。
内部応力を実質的に低減させた相互接続構造体を製造する方法であって、
（ａ）集積回路チップ上の少なくとも一部に少なくとも１つの相互接続レベルを形成する工程であって、各相互接続レベルはＣＴＥが約２０ｐｐｍよりも大きい第１の誘電体層を備えているとともに第１の内部応力を有し、第１の誘電体層は各々その中に第１の組の金属線を備えている、工程と、
（ｂ）前記第１の誘電体層上に少なくとも１つの応力調整キャップ層を形成する工程と、
（ｃ）前記応力調整キャップ層上の少なくとも一部に少なくとも１つの相互接続レベルを形成する工程であって、各相互接続レベルはＣＴＥが約２０ｐｐｍよりも小さい第２の誘電体層を備えているとともに第２の内部応力を有し、第２の誘電体層は各々その中に第２の組の金属線を備えている、工程と
を備え
前記キャップ層が、前記第１の誘電体層の前記第１の内部応力と前記第２の誘電体層の前記第２の内部応力とを相殺する第３の内部応力を有し、前記相互接続構造体全体の応力を低減させる、方法。
本発明は半導体装置を製造するのに有益な相互接続構造体に関する。本発明に係る相互接続構造体は内部応力がきわめて小さい。それは、第１の内部応力が付随する第１の誘電体層と第２の内部応力が付随する第２の誘電体層との間に応力調整キャップ層を設けることにより実現されている。一般に、第１の誘電体層に付随する第１の応力は引っ張り応力である。一方、第２の層に付随する第２の応力は引っ張り応力または圧縮応力であるが、それは第２の誘電体層用に選択する個別の材料で決まる。本発明に係る相互接続構造体は次に示す驚くべき知見に基づいている。すなわち、第１の誘電体層および第２の誘電体層用に特定の材料をそれぞれ選択すると、それぞれの材料の応力によって、独自に特定の応力（すなわち引っ張り応力または圧縮応力）を有する応力調整キャップ材料を、相互接続構造体の全内部応力がきわめて小さくなるとともに相互接続構造体の応力を低減しうるように選択することができるようになる。以下、図面を参照して本発明に係る相互接続構造体を詳細に説明する。
次に、図１（ａ）を参照する。この開示に係る半導体装置の形成は、まず半導体材料基板中に集積回路構造体８を形成することにより行う。「集積回路構造体」なる表現はここで使用しているように、たとえばその形成の最終段階にある、すなわちメタライゼーション・ストリップ形成後の集積回路を指す。基板は半導体ウェーハまたは半導体チップであり、たとえばＳｉ、ＳｉＧｅ、Ｓｉ／ＳｉＧｅ、Ｓｉ／ＳｉＯ2 ／Ｓｉなどのシリコン含有半導体材料から成る。また、基板は製造すべき所望のデバイスによってｎ型またはｐ型である。さらに、基板は基板中または基板表面に形成された様々な分離領域および／またはデバイス領域を備えている。また、基板はその表面に金属パッドをも備えている。さらに、シリコン含有半導体材料に加え、基板はＣＭＯＳデバイスを含む回路であってもよい。
一般に、集積回路８はその上に形成された第１の相互接続レベル９を備えている。第１の相互接続レベル９は集積回路８上の少なくとも一部に第１の層１０を堆積することにより形成する。第１の層１０はそのＣＴＥ（熱膨張係数）が約２０ｐｐｍ超であるとともに、付随する第１の内部応力を有する。また、第１の層１０はその中に形成された１組の金属配線１４を備えており、任意事項としてライナー材料１３を備えていてもよい。当業者が容易に認識しうるように、ＣＴＥが約２０ｐｐｍ超の材料に付随する内部応力は、一般に引っ張り応力であるのが第１の層にとって有益である。慣例により、引っ張り応力は正値すなわち零超の値であり、圧縮応力は負値すなわち零未満の値である。一般に、第１の層の引っ張り応力は第１の層用に選択した特定の材料によって変化するが、通常、約０．１×１０9 〜約１．５×１０9 ダイン／ｃｍ2 であり、約０．５×１０9 〜約１×１０9 ダイン／ｃｍ2 であるのが望ましい。
第１の層１０用に好適な材料は引っ張り応力を有する低誘電率（low-k)の有機材料である。それには、当業者にとって既知の低誘電率の既存の任意の有機非多孔質材料および有機多孔質材料が含まれる。ここでは多孔質有機誘電体材料を用いるのが好都合である。というのは、当業者が容易に認識しうるように、これらの材料は半導体装置の実効誘電率を低減させうるからである。好適な有機材料には次に例示する有機熱硬化性プラスチックがあるが、それらに限らない。すなわち、ＳｉＬＫなる商品名でダウ・ケミカル社（Dow Chemical Co.）から市販されている有機熱硬化性プラスチック（約０．４５×１０9 〜約０．５０×１０9 ダイン／ｃｍ2 の引っ張り応力を有する）などの芳香族炭化水素、ポリイミド、ポリアリーレン・エーテル、ベンゾシクロブテン、およびこれらの材料の多孔質形などである。ここでの使用には、ＳｉＬＫまたは多孔質型のＳｉＬＫが最も好ましい。第１の層１０を形成するのに有益な有機誘電体材料の誘電率は通常、約３未満であるが、約１．５〜約２．７であるのが望ましい。これらの材料の孔の寸法の平均値、および寸法の分布は通常、約１〜約５０ｎｍであるが、約１０ｎｍ未満であるのが望ましい。
基板８上に第１の層１０を形成するための手法（たとえばスピンコート）とパラメータは、当業者の認識範囲内である。引っ張り内部応力を有する第１の層１０は通常、きわめて平坦化された層として基板８上に塗布する。きわめて平坦化された層の形成は、形成プロセスを通じて直接に、あるいは、既知・既存の手法を適用することにより行う。前者にはたとえばスプレー、スピンオンその他当技術分野で既知の方法があるが、スピンオン法が好ましい。後者にはたとえばＣＭＰ（chemical-mechanical polishing:化学機械研磨) がある。第１の層１０を形成したら、表面をきわめて平坦にしておくのが好都合である。通常、第１の層１０の厚さは約１００〜約６００ｎｍであるが、約３００〜約５００ｎｍであるのが望ましい。
上述した構成要素に加え、第１の層１０は金属充填したビア１２と金属線１４も備えている。ここでの使用には、金属線とビアはデュアル・ダマシン配線相互接続構造体であるのが特に好都合である。金属線とビアは同じ導電材料または異なる導電材料から成る。ここで使用するのに好適な材料を次に例示するが、それらに限らない。すなわち、Ｗ、Ｃｕ、Ａｌ、Ａｇ、Ａｕ、およびこれらの合金などである。これらのうちで特に好適な材料は、Ｃｕである。また、金属線は（上方から見たあるいは平面図の）幅が比較的狭くなるように（すなわち細線となるように）第１の層１０中に形成するのが好都合である。金属線の幅は通常、約２０ｎｍ〜約２５０ｎｍであるが、約１００ｎｍ〜約１８０ｎｍであるのが望ましい。さらに、様々な幅の金属線を同時に形成して合計幅が約１００マイクロメートルになるようにすることも考えられる。
金属線１４とビア１２は各々、任意事項として当該金属線１４とビア１２を裏打ち（line）するライナー(liner) 材料１３を備えていてもよい。ライナーとして用いるのに好適な材料を次に例示するが、それらに限らない。すなわち、ＴｉＮ、ＴａＮ、Ｔａ、ＷＮ、Ｗ、ＴａＳｉＮ、ＴｉＳｉＮなど、およびこれらの混合物である。ライナーは単層から成っていてもよいし、複数層から成っていてもよい。
金属線とビアを裏打ちする任意事項のライナー材料を含め第１の層中に金属線とビアを形成するための手法とパラメータは、当業者の認識範囲内である。たとえば、金属線とビアを画定する開口は既存のリソグラフィ（低誘電率有機誘電体層表面へのフォトレジストの塗布を含む）とエッチングを用いて形成する。エッチング工程には既存の任意のドライ・エッチング・プロセスまたはウエット・エッチング・プロセス、たとえばＲＩＥ（reactive ion etching）、イオン・ビーム・エッチング、およびプラズマ・エッチングなどが含まれる。次いで、既存の剥離プロセスを用いて層上からフォトレジストを剥離する。
次いで、第１の層に開口を形成したのち、当該開口の露出表面を当業者に既知の任意の洗浄方法を用いて洗浄する。次いで、上記開口の露出表面および有機誘電体層の露出表面に既存の任意の堆積プロセス、たとえば蒸着、スパッタリング、ＣＶＤ、ＡＬＤ（atomic-layer deposition)などを用いて任意事項としてのライナー材料を形成する。ライナーの厚さは通常、約２〜約１００ｎｍである。
次いで、（使用する場合には）ライナー上、または開口の露出表面上、および第１の層１０の露出表面上に上述した導電性材料の１つを次に示す既存の堆積プロセスを用いて堆積する。すなわち、ＣＶＤ、プラズマ支援ＣＶＤ、スパッタリング、めっき、蒸着、化学溶解堆積（chemical solution deposition）などである。次いで、導電材料充填構造体に既存の平坦化プロセスを施す。その結果、開口の外部に残留していた導電材料および／またはライナーが十分に除去される。これには、たとえばＣＭＰを用いる。ＣＭＰ後、金属線の上部平面部は第１の層の上表面とほぼ同一平面になる。
次いで、第１の層の表面に拡散障壁層１８を連続層として堆積して相互接続レベル９を形成する。拡散障壁層１８は上述した導電材料が、この相互接続レベル９上に形成する第１の層中に拡散するのを防止しうる任意の絶縁材料から成る。第１の層については後述する。拡散障壁層１８の別の重要な特徴は、それが金属線の抵抗値に影響しないという点である。また、拡散障壁層１８はＲＩＥエッチ・ストップ層としても機能する。拡散障壁層１８を形成するのに好適な材料を次に例示するが、それらに限らない。すなわち、ＳｉＣ、ＳｉＣＨ、窒素含有材料たとえばＳｉ3 Ｎ4 、ＳｉＯＮ、およびＳｉＣＮ、およびＳｉＣＮＨなどである。上記窒素含有材料の原子組成は、たとえばＳｉ約１０〜４０％、Ｃ約１０〜３０％、Ｎ約５〜３０％、Ｈ約２０〜５０％である。拡散障壁層１８を堆積するための手法とパラメータは当業者の認識の範囲内である。
別の実施形態では、図１（ｂ）に一般的に示すように、有機誘電体層中に金属線とビアを形成する前に、ハード・マスキングＣＭＰストップ層２０、たとえばＳｉＣＨ、α−ＳｉＣＨ、ＳｉＣＯＨ、ＳｉＯ2 、ＳｉＮなどでから成る材料を有機誘電体層上に形成する。ハード・マスキングＣＭＰストップ層を堆積するための手法とパラメータは当業者の認識範囲内であるが、たとえば既存の堆積プロセスを使用する。ハード・マスキングＣＭＰストップ層はパターニング、レジストの侵食防止、および金属ＣＭＰの間における第１の層の耐侵食性の向上に役立つ。任意実行事項として（必ずしも必要ではないが）、第１の層をパターニングしエッチングしたのち、あるいは金属充填研磨をしたのち、余分なハード・マスキングＣＭＰストップ層を完全にあるいは部分的に除去する。相互接続レベル９中にハード・マスキング・キャップ材料（ハード・マスキングＣＭＰストップ層）が存在すると、金属線の上部水平部はハード・マスキング・キャップ層（ハード・マスキングＣＭＰストップ層）の上表面と同一平面になる（図１（ｂ）参照）。
第１の層の堆積、第１の層のパターニングとエッチング、導電材料の充填と平坦化を含む、ダマシン構造体を形成する上述した処理工程を任意回数繰り返すと、図２に一般的に示す多層構造体が得られる。図２に示すように、各々が第１の層１０、１０ａ、１０ｂ、各層中に形成された１組の金属線１４、１４ａ、１４ｂ、およびビア１２、１２ａ、１２ｂを備えた複数の相互接続レベル９、９ａ、９ｂを形成すると、多レベル相互接続構造体が得られる。各レベルは上述した説明に従って形成されているとともに、上述した構成要素群から成る。形成するレベルの数は、たとえば約２レベル〜約１０レベルである。
次いで、図３に一般的に示すように、拡散障壁層１８上に少なくとも１つの同じまたは異なる応力調整キャップ層２２を連続層として堆積する。応力調整キャップ層２２は通常、最上層相互接続レベルの拡散障壁層１８上に堆積する。応力調整キャップ層２２を形成するのに使用する応力調整キャップ材料は、第１の誘電体層１０に付随する第１の応力と第２の誘電体層に付随する第２の応力とを相殺する内部応力を有するのが好都合である。第２の誘電体層については後述する。このように、応力調整キャップ材料は相互接続構造体上の応力を都合よく解放するのが好都合である。それには、たとえば相互接続構造体の内部応力を実質的に約−２×１０9ダイン／ｃｍ2
未満のレベル、好ましくは実質的に零（０）の応力レベルにまで低減させる。上述したように、相互接続構造体の応力を低減させて上記解放を実現するために、各々が引っ張り応力または圧縮応力を有する少なくとも１つのキャップ層を形成する少なくとも１つのキャップ材料を選択する。この選択は第１の誘電体層および第２の誘電体層用に選択した２つの特定の材料によって決まる。また、応力調整キャップキャップ層用に用いるキャップ材料は障壁特性を持っているのが望ましい。この障壁特性は、上述した導電性金属が応力調整キャップ層上に形成された第２の誘電体層を構成する材料中に拡散するのを防止する能力をキャップ材料に付与するものである。第２の誘電体層については後述する。
キャップ層２２を形成するのに好適な材料は、たとえば少なくともＳｉ、Ｃ、Ｎ、およびＨを含み任意事項としてＯを含む組成物で形成した圧縮応力を有する材料である。キャップ層２２を形成するのに好適な、圧縮応力を有する他の材料を次に例示するが、それらに限らない。すなわち、高密度プラズマ（ＨＤＰ）で生成した窒化シリコン、低密度プラズマ（ＰＥ ＣＶＤツール）で生成した窒化シリコン、高密度プラズマ（ＨＤＰ）で生成した超薄膜窒化シリコンなどである。圧縮応力を有する、キャップ層２２用に好適な材料は少なくともＳｉ、Ｃ、およびＨを含む組成物で形成されたものである。キャップ層２２用材料の圧縮応力と引っ張り応力の例を下の表１に示す。
Figure 0004045216
キャップ層２２用の好適な材料はＳｉＣＮＨで形成したものであり、その原子組成はＳｉ約１０〜約４０％、Ｃ約１０〜約３０％、Ｎ約５〜約３０％、Ｈ約２０〜約５０％であり、Ｏは比較的少量たとえば約０．５％未満である。特に好適な原子組成はＳｉ約２６％、Ｃ約１８％、Ｎ約１９％、Ｈ約３７％である。キャップ層２２を堆積する手法は当業者の認識範囲内であるが、たとえばプラズマ増強ＣＶＤ（ＰＥ ＣＶＤ）である。キャップ層２２の厚さは通常、約１０〜約１００ｎｍであるが、特に約２０〜約８０ｎｍであるのが望ましい。
一般に、応力調整キャップ層を形成する材料は、これらの層の応力を整合させて相互接続構造体の応力が次に示す式（Ｉ）に従って顕著に低減するように選択するのが好都合である。
ｔ1 Ｓｃ1 ＋ｔ2 Ｓｃ2 ＋ｔ3 Ｓｓ1 ＋ｔ4 Ｓｓ2 ＝０・・・（Ｉ）
ただし、ｔ1 は第１のキャップ層の厚さ、Ｓｃ1 は第１のキャップ層に付随する応力、ｔ2 は第２のキャップ層の厚さ、Ｓｃ2 は第２のキャップ層に付随する応力、ｔ3 は第１の層の厚さ、Ｓｓ1 は第１の層に付随する応力、ｔ4 は第２の層の厚さ、Ｓｓ2 は第２の層に付随する応力である。たとえば、第１の層と第２の層の各々の応力がｔ3 Ｓｓ1 の値とｔ4 Ｓｓ2 の値を加算した値が正になるような場合（すなわち第１の層を構成する材料と第２の層を構成する材料との双方によって引っ張り応力が生じる場合）、第１のキャップ層を構成する材料の応力値と第２のキャップ層を構成する材料の応力値は、ｔ1 Ｓｃ1 の値とｔ2 Ｓｃ2 の値を加算した値が負になるようになる（すなわちキャップ層を構成する材料は圧縮応力を生じさせる）。このように、相互接続構造体の全応力は顕著に低減し、限りなく零に近づく。したがって、当業者が容易に認識しうるように、相互接続構造体全体の応力値も限りなく零に近づく。それゆえ、相互接続構造体はたとえば約４００〜約４５０℃に達する高温に耐えることができる。
次いで、図４に示すように、その中に１組の金属線とビアが形成され任意事項としてライナー３３を含む第２の誘電体層を少なくとも１つ備えた相互接続レベル２８を形成する。一般に、相互接続レベル２８を形成するには、まず応力調整キャップ層２２の上表面の少なくとも一部に第２の誘電体層３０を堆積する。第２の誘電体層３０はＣＴＥ（熱膨張係数）が約２０ｐｐｍ未満であり、第２の内部応力を有する。当業者が容易に認識しうるように、ＣＴＥが約２０ｐｐｍ未満であるとともに第２の誘電体層３０に有益な材料に通常付随する内部応力は、引っ張り応力または圧縮応力である。一般に、第２の誘電体層の内部応力は第２の誘電体層用に選択した特定の材料によって変動する。第２の誘電体層の内部応力は通常、約−２×１０9
ダイン／ｃｍ ２ 〜約＋１×１０9 ダイン／ｃｍ２ であり、約−１×１０9 ダイン／ｃｍ ２
〜約＋０．７×１０9ダイン／ｃｍ ２ であるのが望ましい。
第２の層３０用に好適な材料は低誘電率非有機材料である。それには当業者に既知の任意の低誘電率非有機非多孔質材料および低誘電率非有機多孔質材料が含まれる。ここでは非有機多孔質誘電体材料を用いるのが好都合である。というのは、当業者が認識しうるように、これらの材料は半導体装置の実効誘電率を小さくしうるからである。
好適な非有機材料は次に例示するシリコン含有材料であるが、それらに限らない。すなわち、Ｓｉ、Ｃ、Ｏ、Ｆ、およびＨのうちの少なくとも１つで形成された組成物、たとえばＦＳＧ（fluorinated silicate glass）、Ｃドープ酸化物、Ｆドープ酸化物、ならびに、Ｓｉ、Ｃ、Ｏ、およびＨの合金などである。具体例を次に挙げるが、それらに限らない。すなわち、アプライド・マテリアル（Applied Materials)社製のＢｌａｃｋ Ｄｉａｍｏｎｄ、ノベラス・システムズ(Novellus Systems)社製のＣｏｒａｌ、および水素シルセスキオクサン（hydrogen silsesquioxane:ＨＳＱ）、メチル・シルセスキオクサン（methyl silsesquioxane:ＭＳＱ）、フェニル・シルセスキオクサン（phenyl silsesquioxane)を基にした様々なスピン塗布膜などである。上記非有機材料に付随する内部応力の範囲の例を下の表２に示す。
Figure 0004045216
第２の層３０用に特に好適な非有機材料はＳｉＣＯＨから成る組成物であり、その原子組成はＳｉ約１０〜３０％、Ｃ約１０〜４０％、Ｏ約１０〜４５％、Ｈ約２５〜５５％であるが、Ｓｉ約１５〜２５％、Ｃ約１２〜２５％、Ｏ約１５〜３５％、Ｈ約３０〜５０％が望ましい。第２の層３０を形成するのに有益な非有機誘電体材料の誘電率は約３．５未満であるが、約２．７〜約３．３であるのが望ましい。
第２の誘電体層３０を堆積するための手法とパラメータは当業者の認識範囲内であるが、たとえば米国特許第６１４７００９号に開示されている循環前駆体を用いたＰＥＣＶＤを使用する。第２の誘電体層３０は通常、応力調整キャップ層２２の表面に実質的に平坦化された層として形成する。第１の誘電体層１０に関して上述したように、実質的に平坦化された第２の誘電体層３０を形成するには、形成プロセスを通じて直接に、または既知・既存の手順を適用することにより行う。前者はたとえばＣＶＤまたはスピンオン手法の場合であり、後者はたとえばＣＭＰの場合である。いずれの場合にも、いったん第２の誘電体層３０が形成されると、実質的に平坦化された表面が実現する。通常、第２の誘電体層３０の厚さは約１００〜約６００ｎｍであるが、約１００〜約３００ｎｍであるのが望ましい。
上述した構成要素に加え、第２の層３０は金属充填ビア３２と金属線３４も備えている。第１の層２０中に形成した金属線とビアの場合と同様に、第２の層３０中にここで使用する金属配線とビアをデュアル・ダマシン（ビア＋次レベル導体）配線相互接続構造体として形成するのも特に好都合である。これらの金属線とビアは同じまたは異なる導電材料から成る。ここで使用するのに好適な材料を次に例示するが、それらに限らない。すなわち、Ｗ、Ｃｕ、Ａｌ、Ａｇ、およびＡｕ、ならびにこれらの合金などである。特に好適な材料はＣｕである。また、金属線３４の厚さは第１の層１０中の金属線１４の厚さ以上にするのも好都合である。さらに、金属線３４の幅は通常、金属線１４の幅のｎ倍である。ただし、ｎは約１より大きく、約１〜約１０の範囲の整数であるのが望ましく、約２〜約４であるのが最も望ましい。幅がｎだけ増大すると、厚さも厚くなるが、単純な整数倍にはならない。
金属線３４とビア３２の各々は任意事項としてそれらを裏打ちするライナー材料３３を備えていてもよい。ライナーとして使用するのに好適な材料を次に例示するが、それらに限らない。すなわち、ＴｉＮ、ＴａＮ、Ｔａ、ＷＮ、Ｗ、ＴａＳｉＮ、ＴｉＳｉＮなど、およびこれらの混合物である。ライナーは単層から成っていてもよいし、複数層から成っていてもよい。
金属線３４とビア３２を裏打ちするライナー材料３３を任意事項として含む金属線３４とビア３２を形成するための手法とパラメータは、第１の誘電体層１０中に形成した金属線１４とビア１２に関して説明したものと一般的に同じである。金属線３４とビア３２を備えた第２の誘電体層３０を形成したら、相互接続構造体に既存の平坦化プロセスを施す。この平坦化プロセスでは、開口の外に存在する導電材料および／またはライナー材料を、たとえばＣＭＰプロセスを用い金属線の上部水平部が第２の誘電体層３０の上表面と同一平面になるように完全に除去する。
次いで、第２の層３０の表面に拡散障壁層３６を堆積して相互接続レベル２８を形成する。拡散障壁層３６は上述した導電金属が、この相互接続レベル２８の上に形成する誘電体層（これについては後述する）中に拡散するのを防止しうる任意の材料から成る。拡散障壁層３６はＲＩＥエッチ・ストップ層としても機能する。拡散障壁層３６を形成するのに好適な材料、ならびに手法およびパラメータは、拡散障壁層１８について使用したものをすべて使用することができる。
別の実施形態では、図５に一般的に示すように、金属線とビアを形成する前に、非有機誘電体層（第２の層）３０上にハード・マスキング層３８（たとえばＳｉＯ2 、ＳｉＣＨ、ＳｉＮなどから形成された材料）を形成する。ハード・マスキング層３８を堆積するための手法とパラメータは当業者の認識範囲内である。ハード・マスキング層３８はパターニングの役に立つとともに、金属ＣＭＰの間における誘電体層の耐侵食性を改善するのにも役立つ。追加のハード・マスキング層３８は通常（必ずしも必要ではないが）、ＣＭＰの間における金属充填研磨後に完全に、あるいは部分的に除去する。相互接続レベル２８中にハード・マスキング層３８がある場合には、金属線３４の上部水平部はハード・マスキング層３８の上表面と同一平面をなす（図５参照）。
第２の層の堆積、第２の層のパターニングとエッチング、導電材料の充填と平坦化を含む、上述したダマシン構造形成用の処理工程を任意回数繰り返すと、図６に一般的に示す複数レベルの相互接続構造体が得られる。図６に示すように、複数の相互接続レベル２８、２８ａ、２８ｂは各々第２の層３０、３０ａ、３０ｂ、その中に形成された１組の金属線３４、３４ａ、３４ｂ、およびビア３２、３２ａ、３２ｂをそれぞれ備え、多相相互接続構造体を形成している。各レベルは上述した記述に従って形成されているとともに、上で開示した構成要素群から成る。形成するレベルの数はたとえば約２レベル〜約１０レベルである。
以上、本発明をある程度の特定性を含む好適な形態で記述したけれども、それらの内で多くの変更と変形が可能であることは上述した記述を読んだ後の当業者にとって明らかである。たとえば、相互接続レベル２８の上に追加の層を形成してもよい。以上のとおりであるから、本発明の本旨と範囲の内でここで特に記述した仕方以外の仕方で本発明を実施しうるということを理解すべきである。
まとめとして以下の事項を開示する。
（１）
相互接続構造体であって、
少なくとも１つの第１の相互接続レベルであって、前記第１の相互接続レベルは積層されており、各相互接続レベルは、熱膨張係数（ＣＴＥ）が約２０ｐｐｍより大きく第１の内部応力を有する第１の層を備え、前記第１の層はその中に形成された第１の組の金属線を備えている、少なくとも１つの第１の相互接続レベルと、
少なくとも１つの第２の相互接続レベルであって、前記第２の相互接続レベルは積層されており、各相互接続レベルは、ＣＴＥが約２０ｐｐｍより小さく第２の内部応力を有する第２の層を備え、前記第２の層はその中に形成された第２の組の金属線を備えている、少なくとも１つの第２の相互接続レベルと、
前記第１の層と前記第２の層との間に形成された少なくとも１つの応力調整キャップ層であって、前記応力調整キャップ層は前記第１の層の前記第１の内部応力と前記第２の層の前記第２の内部応力とを相殺するように選択された第３の内部応力を有するとともに前記相互接続構造体の応力を有利に解放する、少なくとも１つの応力調整キャップ層と
を備えた
相互接続構造体。
（２）
前記第１の層は、誘電率が約３未満であるとともに有機熱硬化性高分子、ポリイミド、ポリアリレーン・エーテル、ベンゾシクロブテン、およびこれらの組み合わせから成る群から選択された非多孔質または多孔質の低誘電率有機誘電体材料から成る、
上記（１）に記載の相互接続構造体。
（３）
前記多孔質の材料がポリアリレーン・エーテルである、
上記（２）に記載の相互接続構造体。
（４）
前記第２の層は、Ｓｉ、Ｃ、Ｏ、およびＨから成り、誘電率が３．５未満である低誘電率非有機誘電体材料から成る、
上記（１）に記載の相互接続構造体。
（５）
前記第２の層は、Ｓｉ、Ｃ、Ｏ、Ｈ、およびＦから成り、誘電率が３．５未満である低誘電率非有機誘電体材料から成る、
上記（１）に記載の相互接続構造体。
（６）
前記非有機誘電体材料の原子組成がＳｉ約１０〜約３０％、Ｃ約１０〜約４０％、Ｏ約１０〜約４５％、Ｈ約２５〜約５５％である、
上記（４）に記載の相互接続構造体
（７）
前記非有機誘電体材料の原子組成がＳｉ約１５〜約２５％、Ｃ約１２〜約２５％、Ｏ約１５〜約３５％、Ｈ約３０〜約５０％である、
上記（４）に記載の相互接続構造体
（８）
前記第２の層がＳｉ、Ｃ、Ｏ、およびＨから成る材料から成り、第１の層が有機熱硬化性高分子から成る、
上記（１）に記載の相互接続構造体。
（９）
前記第１の層の前記第１の応力が引っ張り応力であり、前記第２の層の前記第２の応力が圧縮応力である、
上記（１）に記載の相互接続構造体。
（１０）
前記第１の層の前記第１の応力が引っ張り応力であり、前記第２の層の前記第２の応力が引っ張り応力である、
上記（１）に記載の相互接続構造体。
（１１）
前記キャップ層がＳｉ、Ｃ、Ｎ、およびＨから成る材料であり、圧縮応力を有する、
上記（１０）に記載の相互接続構造体。
（１２）
Ｓｉ、Ｃ、Ｎ、およびＨから成る前記材料の原子組成がＳｉ約１０〜約４０％、Ｃ約１０〜約３０％、Ｎ約５〜約３０％、Ｈ約２０〜約５０％である、
上記（１１）に記載の相互接続構造体。
（１３） さらに、
前記第１の層上に設けられた第１の拡散障壁層と、
前記第２の層上に設けられた第２の拡散障壁層と
を備えた、
上記（１）に記載の相互接続構造体。
（１４）
前記第１の拡散障壁層および前記第２の拡散障壁層が同じまたは異なる材料で形成されている、
上記（１３）に記載の相互接続構造体。
（１５）
前記拡散障壁層がＳｉ3 Ｎ4 、ＳｉＯＮ、ＳｉＣ、ＳｉＣＨ、ＳｉＣＮＨ、およびＳｉＣＮから成る群から選択された材料で形成されている、
上記（１４）に記載の相互接続構造体。
（１６）
前記金属線が同じまたは異なる導電材料から成る、
上記（１）に記載の相互接続構造体。
（１７）
前記導電材料がＷ、Ｃｕ、Ａｌ、Ａｇ、Ａｕ、またはこれらの合金である、
上記（１６）に記載の相互接続構造体。
（１８）
前記第２の組の金属線の幅が前記第１の組の金属線の幅のｎ倍である（ただしｎは約１より大きい）、
上記（１６）に記載の相互接続構造体。
（１９）
前記第１の相互接続レベルがシリコン含有基板またはチップの表面に形成されている、
上記（１）に記載の相互接続構造体。
（２０） さらに、
前記第１の金属線および前記第２の金属線に形成されたライナー
を備えた、
上記（１）に記載の相互接続構造体。
（２１）
前記ライナーがＴｉＮ、ＴａＮ、Ｔａ、ＷＮ、Ｗ、ＴａＳｉＮ、ＴｉＳｉＮ、または、これらの混合物、もしくはこれらの積層体から成る、
上記（２０）に記載の相互接続構造体。
（２２）
前記相互接続構造体の応力が約零であり、かつ、
ｔ1 Ｓｃ1 ＋ｔ2 Ｓｃ2 ＋ｔ3 Ｓｓ1 ＋ｔ4 Ｓｓ2 ＝０・・・（Ｉ）
（ただし、ｔ1 は第１のキャップ層の厚さ、Ｓｃ1 は第１のキャップ層に付随する応力、ｔ2 は第２のキャップ層の厚さ、Ｓｃ2 は第２のキャップ層に付随する応力、ｔ3 は第１の層の厚さ、Ｓｓ1 は第１の層に付随する応力、ｔ4 は第２の層の厚さ、Ｓｓ2 は第２の層に付随する応力である。）
上記式（Ｉ）を満たす２つの同じまたは異なる応力調整キャップ層を備えた、
上記（１）に記載の相互接続構造体。
（２３）
内部応力を実質的に低減させた半導体装置を製造する方法であって、
（ａ）集積回路チップ上の少なくとも一部に少なくとも１つの相互接続レベルを形成する工程であって、各相互接続レベルはＣＴＥが約２０ｐｐｍよりも大きい第１の層を備えているとともに第１の内部応力を有し、第１の層は各々その中に第１の組の金属線を備えている、工程と、
（ｂ）前記第１の層上に少なくとも１つの応力調整キャップ層を形成する工程と、
（ｃ）前記応力調整キャップ層上の少なくとも一部に少なくとも１つの相互接続レベルを形成する工程であって、各相互接続レベルはＣＴＥが約２０ｐｐｍよりも小さい第２の層を備えているとともに第２の内部応力を有し、第２の層は各々その中に第２の組の金属線を備えている、工程と
を備え
前記キャップ層が、前記第１の層の前記第１の内部応力と前記第２の層の前記第２の内部応力とを相殺する第３の内部応力を有し、前記半導体装置に好都合な応力の解放をもたらす
方法。
（２４）
前記第１の層は、誘電率が約３未満であるとともに有機熱硬化性高分子、ポリイミド、ポリアリレーン・エーテル、ベンゾシクロブテン、およびこれらの組み合わせから成る群から選択された非多孔質または多孔質の低誘電率有機誘電体材料から成る、
上記（２３）に記載の方法。
（２５）
前記多孔質の材料がポリアリレーン・エーテルである、
上記（２４）に記載の方法。
（２６）
前記第２の層は、Ｓｉ、Ｃ、Ｏ、およびＨから成り、誘電率が３．５未満である低誘電率非有機誘電体材料から成る、
上記（２３）に記載の方法。
（２７）
前記非有機誘電体材料の原子組成がＳｉ約１０〜約３０％、Ｃ約１０〜約４０％、Ｏ約１０〜約４５％、Ｈ約２５〜約５５％である、
上記（２６）に記載の方法。
（２８）
前記非有機誘電体材料の原子組成がＳｉ約１５〜約２５％、Ｃ約１２〜約２５％、Ｏ約１５〜約３５％、Ｈ約３０〜約５０％である、
上記（２６）に記載の方法。
（２９）
前記第２の層がＳｉ、Ｃ、Ｏ、およびＨから成る材料から成り、第１の層が有機熱硬化性高分子から成る、
上記（２３）に記載の方法。
（３０）
前記第１の層の前記第１の応力が引っ張り応力であり、前記第２の層の前記第２の応力が圧縮応力である、
上記（２３）に記載の方法。
（３１）
前記第１の層の前記第１の応力が引っ張り応力であり、前記第２の層の前記第２の応力が引っ張り応力である、
上記（２３）に記載の方法。
（３２）
前記キャップ層がＳｉ、Ｃ、Ｎ、およびＨから成る材料であり、圧縮応力を有する、
上記（３１）に記載の方法。
（３３）
Ｓｉ、Ｃ、Ｎ、およびＨから成る前記材料の原子組成がＳｉ約１０〜約４０％、Ｃ約１０〜約３０％、Ｎ約５〜約３０％、Ｈ約２０〜約５０％である、
上記（３２）に記載の方法。
（３４） さらに、
前記第１の層上に設けられた第１の拡散障壁層と、
前記第２の層上に設けられた第２の拡散障壁層と
を備えた、
上記（２３）に記載の方法。
（３５）
前記第１の拡散障壁層および前記第２の拡散障壁層が同じまたは異なる材料で形成されている、
上記（３４）に記載の方法。
（３６）
前記拡散障壁層がＳｉ3 Ｎ4 、ＳｉＯＮ、ＳｉＣ、ＳｉＣＨ、ＳｉＣＮＨ、およびＳｉＣＮから成る群から選択された材料で形成されている、
上記（３５）に記載の方法。
（３７）
前記金属線が同じまたは異なる導電材料から成る、
上記（２３）に記載の方法。
（３８）
前記導電材料がＷ、Ｃｕ、Ａｌ、Ａｇ、Ａｕ、またはこれらの合金である、
上記（３７）に記載の方法。
（３９）
前記第２の組の金属線の幅が前記第１の組の金属線の幅のｎ倍である（ただしｎは約１より大きい）、
上記（３８）に記載の方法。
（４０）
前記第１の相互接続レベルがシリコン含有基板またはチップの表面に形成されている、
上記（２３）に記載の方法。
（４１） さらに、
前記第１の金属線および前記第２の金属線に形成されたライナー
を備えた、
上記（２３）に記載の方法。
（４２）
前記ライナーがＴｉＮ、ＴａＮ、Ｔａ、ＷＮ、Ｗ、ＴａＳｉＮ、ＴｉＳｉＮ、または、これらの混合物、もしくはこれらの積層体から成る、
上記（４１）に記載の方法。
（４３）
前記応力調整キャップ層を形成する工程が、前記半導体装置の応力が約零であり、かつ、
ｔ1 Ｓｃ1 ＋ｔ2 Ｓｃ2 ＋ｔ3 Ｓｓ1 ＋ｔ4 Ｓｓ2 ＝０・・・（Ｉ）
（ただし、ｔ1 は第１のキャップ層の厚さ、Ｓｃ1 は第１のキャップ層に付随する応力、ｔ2 は第２のキャップ層の厚さ、Ｓｃ2 は第２のキャップ層に付随する応力、ｔ3 は第１の層の厚さ、Ｓｓ1 は第１の層に付随する応力、ｔ4 は第２の層の厚さ、Ｓｓ2 は第２の層に付随する応力である。）
上記式（Ｉ）を満たすように、２つの同じまたは異なる応力調整キャップ層を形成する工程を備えている、
上記（２３）に記載の方法。
（ａ）その中に１組の金属線とビアを備えその上に拡散障壁層を備えた第１の層を備えた相互接続レベルを含む集積回路チップの概略断面図である。（ｂ）ハード・マスキング・キャップ層を、金属線とビアの上部平面部が当該ハード・マスキング・キャップ層の上表面と同一平面をなすように備えた、図１（ａ）の相互接続レベルを含む集積回路チップの別の実施形態の概略断面図である。 図１（ａ）の相互接続レベルから成る複数相互接続レベルの概略断面図である。 その上にキャップ層を備えた図２の複数相互接続レベルの概略断面図である。 その中に１組の金属線とビアを備えた第２の層を備えた相互接続レベルをキャップ層上に形成した相互接続レベルを含む図３の構造体の概略断面図である。 ハード・マスキング・キャップ層を、金属線とビアの上部平面部が当該ハード・マスキング・キャップ層の上表面と同一平面をなすように備えた、図４の相互接続レベルを含む集積回路チップの別の実施形態の概略断面図である。 図４の相互接続レベルから成る複数相互接続レベルの概略断面図である。
符号の説明
８ 集積回路構造体
９ 第１の相互接続レベル
１０ 第１の層
１０ａ 第１の層
１０ｂ 第１の層
１２ ビア
１２ａ ビア
１２ｂ ビア
１３ ライナー材料
１３ａ ライナー材料
１３ｂ ライナー材料
１４ 金属配線
１４ａ 金属配線
１４ｂ 金属配線
１８ 拡散障壁層
１８ａ 拡散障壁層
１８ｂ 拡散障壁層
２０ ハード・マスキングＣＭＰストップ層
２２ キャップ層
３０ 第２の層
３０ａ 第２の層
３０ｂ 第２の層
３２ ビア
３２ａ ビア
３２ｂ ビア
３３ ライナー材料
３３ａ ライナー材料
３３ｂ ライナー材料
３４ 金属線
３４ａ 金属線
３４ｂ 金属線
３６ 拡散障壁層
３６ａ 拡散障壁層
３６ｂ 拡散障壁層
３８ ハード・マスキング層

Claims (1)

  1. 相互接続構造体であって、
    少なくとも１つの第１の相互接続レベルであって、前記第１の相互接続レベルは積層されており、各相互接続レベルは、熱膨張係数（ＣＴＥ）が２０ｐｐｍより大きく第１の内部応力を有する第１の誘電体層を備え、前記第１の誘電体層はその中に形成された第１の組の金属線を備えている、少なくとも１つの第１の相互接続レベルと、
    少なくとも１つの第２の相互接続レベルであって、前記第２の相互接続レベルは積層されており、各相互接続レベルは、ＣＴＥが約２０ｐｐｍより小さく第２の内部応力を有する第２の誘電体層を備え、前記第２の誘電体層はその中に形成された第２の組の金属線を備えている、少なくとも１つの第２の相互接続レベルと、
    前記第１の誘電体層と前記第２の誘電体層との間に形成された少なくとも１つの応力調整キャップ層であって、前記応力調整キャップ層は前記第１の誘電体層の前記第１の内部応力と前記第２の誘電体層の前記第２の内部応力とを相殺するように選択された第３の内部応力を有するとともに前記相互接続構造体全体の応力を低減させる、少なくとも１つの応力調整キャップ層とを備え、
    前記第１の誘電体層の前記第１の応力が引っ張り応力であり、前記第２の誘電体層の前記第２の応力が引っ張り応力であり、前記キャップ層がＳｉ、Ｃ、Ｎ、およびＨから成る材料であり、圧縮応力を有する、相互接続構造体。
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