JP4906722B2 - 高性能ｃｍｏｓのためのｆｅｏｌ／ｍｅｏｌ金属抵抗器 - Google Patents
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Description
本発明は、半導体集積回路に用いるための金属抵抗器に関し、より具体的には、例えば高融点金属窒化物のような金属抵抗器を相補型金属酸化膜半導体（ＣＭＯＳ）技術に組み込むための方法に関する。さらに本発明は、本発明の方法を使用して形成される半導体構造体に関する。
半導体集積回路（ＩＣ）においては、ＩＣの他の電子部品の抵抗を制御するために抵抗器を用いる場合がある。当業者に知られるように、抵抗器の抵抗Ｒは、抵抗器の長さＬ及び抵抗器の断面積の逆数１／Ａに比例し、Ｌ及びＡは電流の流れる方向において測定される。したがって、抵抗器の抵抗を示す基本方程式は、ＲはＬ／Ａに比例する、すなわち、Ｒ＝αＬ／Ａとなり、ここでＲ、Ｌ及びＡは上で定義された通りである。
従来技術の抵抗器は、通常、ドーピング処理が施されたポリシリコンからできている。半導体デバイスの集積度が高まるにつれ、半導体ＩＣ内の各々の構成部品は、同等であるか又はそれ以上の電気特性を提供しなければならない。それゆえ、小型化された抵抗器は、使用中にあまり変動しない一定の抵抗値を提供しなければならない。しかし、ポリシリコンの特性のため、ドーピング処理が施されたポリシリコンからできている従来技術の抵抗器は、限られた空間内で限られた抵抗しか提供できない。相対的に厳しい抵抗許容誤差を提供するためにポリシリコン抵抗器を採用することは、高度に集積された半導体デバイスを設計し製造する上で問題となる。
近年、ドーピング処理が施されたポリシリコン抵抗器は、ポリシリコンより厳しい抵抗許容誤差を有する材料からできている単一の薄膜抵抗器に取って代わられた。そのような材料の例としては、ＴｉＮ及びＴａＮが挙げられるが、これらに限定されるものではない。３６％の窒素ガス（Ｎ２）を含む窒化タンタル、ＴａＮは、現在ほとんどの半導体デバイスのバック・エンド・オブ・ザ・ライン（ＢＥＯＬ：ｂａｃｋ−ｅｎｄ−ｏｆ−ｔｈｅ−ｌｉｎｅ）に用いられている材料である。良質の抵抗器を製造するために、より厳しい抵抗材料が用いられるが、通常それらは、非常に高い抵抗温度係数、すなわちＴＣＲを示し、これは約−６００ｐｐｍ／℃のオーダーである。ＴＣＲは、抵抗と温度の正規化された１次導関数であり、抵抗器の性能を測定するための適切な手段を提供する。
従来技術の単一の薄膜抵抗器の高いＴＣＲ値のため、こうした抵抗器の抵抗は、通常の動作温度である約８５度で用いられるときには大きく変動する傾向にあり、抵抗の変動は高性能半導体ＩＣデバイスの性能を妨げる。例えば、５０オームの抵抗を有する抵抗器が半導体ＩＣに与えられた場合には、これが使用され、ジュール熱により加熱されるとき、抵抗器の高いＴＣＲは、抵抗を望ましい５０オームから１５％〜２０％程も大きく変化させる原因となることがある。したがって、５０オームの抵抗器は、意図される抵抗値では作動されない。さらに、ＢＥＯＬ薄膜抵抗器の自己発熱により、低い電流密度を有する抵抗器がもたらされる。
フロント・エンド・オブ・ザ・ライン（ＦＥＯＬ:ｆｒｏｎｔ−ｅｎｄ−ｏｆ−ｔｈｅ−ｌｉｎｅ）拡散抵抗器は、高い電流密度を可能にし、低い許容誤差（約１０％のオーダー）を実現したが、これらの種類の抵抗器は基板内に形成されるために、高い寄生容量を有する。さらに、ＦＥＯＬ拡散抵抗器は非常に高いＴＣＲを有する。
ポリシリコン抵抗器は、ＢＥＯＬ金属抵抗器よりわずかに高い電流密度（２倍）で使用することができ、低いＴＣＲ値及び寄生容量を有する（トレンチ分離領域の上に配置された場合）。これらの利点があるものの、ポリシリコン抵抗器は、他の抵抗器より高いシート抵抗の許容誤差を有する傾向がある。
上述の従来技術の抵抗器において、現在の半導体ＩＣに必要な、例えば、厳しいシート抵抗の許容誤差、高い電流密度、及び低い寄生容量といった全ての利点を備えるものはない。したがって、厳しいシート抵抗の許容誤差、高い電流密度、及び低い寄生容量を有する、半導体ＩＣにおいて用いるための抵抗器を提供する必要がある。
本発明は、既存の拡散抵抗器より厳しいシート抵抗の許容誤差（約５％又はそれより少ないオーダー）、高い電流密度（約０．５ｍＡ／ミクロン又はそれより大きいオーダー）、低い寄生容量、及びＢＥＯＬ抵抗器より低いＴＣＲ（６０％）を有するＦＥＯＬ／ＭＥＯＬ：ｍｉｄｄｌｅ−ｅｎｄ−ｏｆ−ｔｈｅ−ｌｉｎｅ（ミドル・エンド・オブ・ザ・ライン）金属抵抗器を提供する。
具体的には、本発明は、
表面上に配置された少なくとも１つのフロント・エンド・オブ・ザ・ライン（ＦＥＯＬ）デバイスを含む半導体基板と、
前述の半導体基板の前述の表面上に又はこれに近接して配置された、少なくとも導電性金属を含む少なくとも１つの抵抗器と、
前述の少なくとも１つの抵抗器上の第１のメタライゼーション・レベルと、
を含む半導体ＩＣ構造体を提供する。
表面上に配置された少なくとも１つのフロント・エンド・オブ・ザ・ライン（ＦＥＯＬ）デバイスを含む半導体基板と、
前述の半導体基板の前述の表面上に又はこれに近接して配置された、少なくとも導電性金属を含む少なくとも１つの抵抗器と、
前述の少なくとも１つの抵抗器上の第１のメタライゼーション・レベルと、
を含む半導体ＩＣ構造体を提供する。
上述の半導体ＩＣ構造体に加えて、本発明は、これを製造するための種々の方法を提供する。具体的には、本発明の方法は、金属抵抗器をＣＭＯＳ技術に組み込むための手段を提供する。広義では、本発明の方法は、
少なくとも１つのＦＥＯＬデバイスを半導体基板の表面上に形成するステップと、
導電性金属を含む少なくとも１つの抵抗器を前述の半導体基板の表面上に又はこれに近接して形成するステップと、
第１のメタライゼーション・レベルを前述の半導体構造体の上に形成するステップと、
を含む。
少なくとも１つのＦＥＯＬデバイスを半導体基板の表面上に形成するステップと、
導電性金属を含む少なくとも１つの抵抗器を前述の半導体基板の表面上に又はこれに近接して形成するステップと、
第１のメタライゼーション・レベルを前述の半導体構造体の上に形成するステップと、
を含む。
本発明の一実施形態においては、処理工程は、
半導体基板の表面上に配置された少なくとも１つのＦＥＯＬデバイスを含む構造体を与えるステップと、
前述の少なくとも１つのＦＥＯＬデバイスを含む前述の構造体上にエッチング停止層を形成するステップと、
導電性金属を前述のエッチング停止層の上に形成するステップと、
誘電材料を前述の導電性金属の上に形成するステップと、
前述の導電性金属及び前述の誘電材料を含むスタックを与えるように、前述の導電性金属及び前述の誘電材料をパターン形成するステップと、
前述の第１のメタライゼーション・レベルを前述の少なくとも１つのＦＥＯＬデバイス及び前述のスタックの上に形成するステップと、
を含む。
半導体基板の表面上に配置された少なくとも１つのＦＥＯＬデバイスを含む構造体を与えるステップと、
前述の少なくとも１つのＦＥＯＬデバイスを含む前述の構造体上にエッチング停止層を形成するステップと、
導電性金属を前述のエッチング停止層の上に形成するステップと、
誘電材料を前述の導電性金属の上に形成するステップと、
前述の導電性金属及び前述の誘電材料を含むスタックを与えるように、前述の導電性金属及び前述の誘電材料をパターン形成するステップと、
前述の第１のメタライゼーション・レベルを前述の少なくとも１つのＦＥＯＬデバイス及び前述のスタックの上に形成するステップと、
を含む。
本発明の別の方法は、
少なくとも１つのＦＥＯＬデバイスを含む半導体基板の表面上に配置された平坦化された誘電材料を含む構造体を与えるステップと、
導電性金属を前述の平坦化された誘電体上に形成するステップと、
誘電材料を前述の導電性金属の上に形成するステップと、
スタックを与えるように、前述の導電性金属及び前述の誘電材料をパターン形成するステップと、
少なくとも前述のスタック、前述の平坦化された誘電体、及び前述の少なくとも１つのＦＥＯＬデバイスの上に第１のメタライゼーション・レベルを形成するステップと、
を含む。
少なくとも１つのＦＥＯＬデバイスを含む半導体基板の表面上に配置された平坦化された誘電材料を含む構造体を与えるステップと、
導電性金属を前述の平坦化された誘電体上に形成するステップと、
誘電材料を前述の導電性金属の上に形成するステップと、
スタックを与えるように、前述の導電性金属及び前述の誘電材料をパターン形成するステップと、
少なくとも前述のスタック、前述の平坦化された誘電体、及び前述の少なくとも１つのＦＥＯＬデバイスの上に第１のメタライゼーション・レベルを形成するステップと、
を含む。
本発明のさらに他の方法は、
半導体基板の表面上に配置された少なくとも１つのＦＥＯＬデバイスを含む構造体を与えるステップと、
シリサイド金属層を前述の構造体の上に形成するステップと、
誘電材料を前述のシリサイド金属層の上に形成するステップと、
パターン形成された誘電材料の少なくとも１つのスタックを前述のシリサイド金属層の一部の上に与えるように、前述の誘電材料をパターン形成するステップであって、前述の少なくとも１つのスタックが前述の半導体基板の前述の表面上に配置される、ステップと、
前述の少なくとも１つのスタックの少なくとも前述のシリサイド金属層を金属シリサイドに変換するようにシリサイド化するステップであって、前述のスタックの前述の金属シリサイドが抵抗器の導体を含む、ステップと、
第１のメタライゼーション・レベルを少なくとも前述のスタック及び前述の少なくとも１つのＦＥＯＬデバイス上に形成するステップと、
を含む。
半導体基板の表面上に配置された少なくとも１つのＦＥＯＬデバイスを含む構造体を与えるステップと、
シリサイド金属層を前述の構造体の上に形成するステップと、
誘電材料を前述のシリサイド金属層の上に形成するステップと、
パターン形成された誘電材料の少なくとも１つのスタックを前述のシリサイド金属層の一部の上に与えるように、前述の誘電材料をパターン形成するステップであって、前述の少なくとも１つのスタックが前述の半導体基板の前述の表面上に配置される、ステップと、
前述の少なくとも１つのスタックの少なくとも前述のシリサイド金属層を金属シリサイドに変換するようにシリサイド化するステップであって、前述のスタックの前述の金属シリサイドが抵抗器の導体を含む、ステップと、
第１のメタライゼーション・レベルを少なくとも前述のスタック及び前述の少なくとも１つのＦＥＯＬデバイス上に形成するステップと、
を含む。
ここで、少なくとも１つのＦＥＯＬデバイスを含む半導体基板表面上に又はこれに近接して金属抵抗器を含む半導体ＩＣ構造体、及びこれを製造するための方法を提供する本発明を、本明細書に付随する図面を参照することによって、より詳細に説明する。図面は、例示目的のために提供されており、したがって、縮尺通りに描かれたものではない。本明細書に付随する図面においては、同様な要素及び／又は構成部品は、同様の参照番号により示されることがわかる。
上述のように、本発明は、厳しいシート抵抗の許容誤差（約５％又はそれより少ないオーダー）、高い電流密度（約０．５ｍＡ／ミクロン又はそれより大きいオーダー）、低い寄生容量、及び低いＴＣＲを有するＦＥＯＬ／ＭＥＯＬ金属抵抗器を提供する。金属抵抗器はＣＭＯＳ技術に組み込まれて、半導体基板の表面上に又はこれに近接して配置される。「近接して」とは、第１の金属相互接続レベルより下の距離内にあることを意味する。本発明の図面に示される幾つかの実施形態においては、金属抵抗器は、トレンチ分離領域上に配置される。この構成が示され説明されるが、本発明は、さらに、金属抵抗器が、トレンチ分離領域をもたない半導体の表面上に配置された実施形態も考慮する。
第１の実施形態
最初に、図１ないし図６に示される実施形態について説明する。本実施形態は、図１に示される構造体１０を与えることにより始まる。構造体１０は、処理済半導体基板１２に配置された少なくとも１つのトレンチ分離領域１４を含む処理済半導体基板１２と、該半導体基板１２の表面上に配置された少なくとも１つのＦＥＯＬデバイス１６とを含む。図面においては、少なくとも１つのＦＥＯＬデバイス１６は、電界効果トランジスタ（ＦＥＴ）であり、ソース／ドレイン領域１８と、ソース／ドレイン領域１８の上に配置されたシリサイド領域２０と、ゲート誘電体２４と、ゲート誘電体２４上に配置された任意的なシリサイド領域２０’と、少なくとも１つのゲート誘電体２４の側壁に配置された少なくとも１つのスペーサ２６と、を含む。ＦＥＴをＦＥＯＬデバイスとして示しているが、本発明は、さらに、例えば、バイポーラ・トランジスタ、ＢｉＣＭＯＳデバイス、受動デバイス、及び処理のフロント・エンドで形成されるいずれかの他の同様なデバイスを含む他の種類のＦＥＯＬデバイスを考慮する。さらに、こうしたＦＥＯＬデバイスの組み合わせもまた考慮する。
最初に、図１ないし図６に示される実施形態について説明する。本実施形態は、図１に示される構造体１０を与えることにより始まる。構造体１０は、処理済半導体基板１２に配置された少なくとも１つのトレンチ分離領域１４を含む処理済半導体基板１２と、該半導体基板１２の表面上に配置された少なくとも１つのＦＥＯＬデバイス１６とを含む。図面においては、少なくとも１つのＦＥＯＬデバイス１６は、電界効果トランジスタ（ＦＥＴ）であり、ソース／ドレイン領域１８と、ソース／ドレイン領域１８の上に配置されたシリサイド領域２０と、ゲート誘電体２４と、ゲート誘電体２４上に配置された任意的なシリサイド領域２０’と、少なくとも１つのゲート誘電体２４の側壁に配置された少なくとも１つのスペーサ２６と、を含む。ＦＥＴをＦＥＯＬデバイスとして示しているが、本発明は、さらに、例えば、バイポーラ・トランジスタ、ＢｉＣＭＯＳデバイス、受動デバイス、及び処理のフロント・エンドで形成されるいずれかの他の同様なデバイスを含む他の種類のＦＥＯＬデバイスを考慮する。さらに、こうしたＦＥＯＬデバイスの組み合わせもまた考慮する。
処理済半導体基板１２は、例えば、Ｓｉ、ＳｉＧｅ、ＳｉＧｅＣ、ＳｉＣ、ＧａＡｓ、ＩｎＰ、ＩｎＡｓ、シリコン・オン・インシュレータ（ＳＯI）、ＳｉＧｅオン・インシュレータ（ＳＧＯI）、及びＳｉ／ＳｉＧｅといった層状半導体を含むいずれかの半導体材料を含むことができる。処理済半導体基板１２は、Ｓｉ含有半導体材料を含むことが好ましい。
ゲート誘電体２２は、酸化物、窒化物、酸窒化物、又はこれらのスタックといったいずれかの絶縁材料も含む。ゲート誘電体２２は、ＳｉＯ２、ＴｉＯ２、Ａｌ２Ｏ３及び同様なものなどの酸化物であることが好ましい。ゲート導体２４は、ドープ処理が施されたポリシリコン、金属、金属シリサイド、金属窒化物、及びこれらの組み合わせを含むいずれかの導体材料を含む。
トレンチ分離領域１４がある場合には、これは例えば、テトラエチルオルソシリケート（ＴＥＯＳ）又は高密度プラズマ酸化物（ＨＤＰＯ）といったトレンチ誘電材料を含む。
当業者に周知の従来の技術を使用して、少なくとも１つのＦＥＯＬデバイス１６を形成する。例えば、少なくとも１つのＦＥＯＬデバイス１６がＦＥＴであるときには、ＦＥＴを形成できる従来のＣＭＯＳ処理ステップを用いることができる。バイポーラ・トランジスタが用いられるときには、従来のバイポーラ・トランジスタ処理ステップを用いることができる。さらに、ＢｉＣＭＯＳが用いられるときには、従来のバイポーラ処理ステップ及びＣＭＯＳ処理ステップを用いることができる。
本発明は、ＦＥＯＬデバイスを製造するのに現在利用可能な技術又は将来開発される技術のいずれの技術も用いることができるため、ＦＥＯＬデバイス１６の形成において用いられる種々の処理ステップの詳細は、本発明には重要ではない。
図１に示される構造体１０を与えた後で、トレンチ分離領域１４及び少なくとも１つのＦＥＯＬデバイス１６の上を含む構造体全体にエッチング停止層３０が形成される。結果として得られる構造体が図２に示される。
エッチング停止層３０は、例えば、化学気相堆積法（ＣＶＤ）、プラズマ補助化学気相堆積法（ＰＥＣＶＤ）、化学溶液堆積法、蒸着法、原子層堆積法（ＡＬＤ）及び他の同様な堆積プロセスを含むいずれかのコンフォーマル堆積プロセスを使用して形成される。形成されたエッチング停止層３０の厚さは、用いられる堆積プロセス、並びに、採用される絶縁材料の種類に応じて異なることができる。通常、及び例示目的のために、エッチング停止層３０は、約２０ｎｍから約５０ｎｍまでの厚さを有することが好ましく、約３０ｎｍから約４０ｎｍまでの厚さを有することが更に好ましい。
エッチング停止層３０は、エッチング・プロセスを停止することができる層として作用することができるいずれかの絶縁材料を含むことができる。例示的には、エッチング停止層３０は、酸化物、窒化物、酸窒化物又はこれらのいずれかの組み合わせを含むことができる。好ましい実施形態においては、エッチング停止層３０は、ＳｉＮ又はシリコン酸窒化物で構成される。
次に、図３に示されるように、導電性金属３２をエッチング停止層３０の表面上に形成する。導電性金属３２は、ポリシリコンより厳しい抵抗許容誤差を有するいずれかの金属を含むことができる。導電性金属３２として用いることができる材料は、これらに限られるものではないが、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｗ、ＷＮ、ＮｉＣｒ、ＳｉＣｒ及び同様のものを含む。ここでは、これらの材料の組み合わせもまた考慮される。導電性金属３２は、ＴａＮ、ＴｉＮ、ＮｉＣｒ又はＳｉＣｒを含むことが好ましく、ＴａＮ及びＴｉＮが特に好ましい。導電性金属３２は、通常、厚さが約２０から約５０ｎｍまでの薄膜であることが好ましく、約３０ｎｍから約４０ｎｍまでであることが更に好ましい。
導電性金属３２は、例えば、ＣＶＣ、ＰＥＣＶＤ、スパッタリング法、めっき、蒸着法、ＡＬＤ及び他の同様な堆積プロセスを含むいずれかの堆積プロセスを使用して、エッチング停止層３０の上に形成することができる。
導電性金属３２を形成した後で、誘電材料３４が導電性金属３２上に形成され、例えば図４に示されるような構造体が形成される。本発明のこの時点で形成される誘電材料３４は、酸化物、窒化物、酸窒化物又はこれらのいずれかの組み合わせを含むことができる。誘電材料３４は、エッチング停止層３０と同じ又は異なる絶縁材料とすることができる。一実施例においては、エッチング停止層３０及び誘電材料３４は、両方ともＳｉＮで構成される。
本発明のこの時点で形成される誘電材料３４は、これを形成するのに用いられる技術、並びに、採用される絶縁材料の種類に応じて、可変の厚さを有することができる。誘電材料３４は、通常、約３０ｎｍから約６０ｎｍまでの厚さを有することが好ましく、約４０ｎｍから約５０ｎｍまでの厚さが更に好ましい。誘電材料３４は、エッチング停止層３０を形成するのに用いられた堆積プロセスと同じでもよいし又は異なっていてもよい従来の堆積プロセスを使用して形成される。したがって、誘電材料３４を形成するのに、ＣＶＤ、ＰＥＣＶＤ、蒸着法、ＡＬＤ、化学溶液堆積法を用いることができる。
次に、パターン形成された誘電材料３４及びパターン形成された導電性金属３２を含むスタック３６が形成され、例えば図５に示される。スタック３６は、本発明のＦＥＯＬ／ＭＥＯＬ金属抵抗器（すなわち導電性金属３２）を含む。図示のように、パターン形成された導電性金属３２は、処理済半導体基板１２の表面に近接して配置され、エッチング停止層３０によってのみ分離されている。図示実施形態においては、パターン形成された導電性金属３２を含むスタック３６は、トレンチ分離領域１４の上に形成される。幾つかの実施形態においては、スタック３６を半導体材料の上に配置する。
スタック３６は、リソグラフィ及びエッチングによって形成される。リソグラフィ・ステップは、フォトレジスト（図示せず）を誘電材料３４の表面上に塗布するステップと、このフォトレジストを放射線のパターンに露光するステップと、従来のレジスト現像機を使用してこのパターンをフォトレジストに現像するステップとを含む。エッチング・ステップは、従来の乾式エッチング・プロセス、湿式エッチング・プロセス、又は、誘電材料３４及び下にある導電性金属３２の保護されていない部分を選択的に除去し、エッチング停止層３０で停止することができるこれらの組み合わせのいずれかを含む。
採用できる乾式エッチング・プロセスは、反応性イオン・エッチング(ＲＩＥ)、プラズマ・エッチング、イオン・ビーム・エッチング又はレーザー・アブレーションを含む。湿式エッチング・プロセスが採用されるときには、通常、定時的なエッチングが用いられ、エッチング液は、誘電材料３４及び対応する下にある導電性金属３２の保護されていない部分を除去できるものでなければならない。
スタック３６を形成した後で、少なくとも１つのメタライゼーション・レベル（すなわち、第１のメタライゼーション・レベル）が従来のＢＥＯＬ処理によって形成される。これは、堆積により中間誘電体材料（ＩＬＤ）４０を形成するステップと、中間誘電体（ＩＬＤ）４０にコンタクト開口部を形成するステップと、コンタクト開口部を導電性金属４２で充填するステップとを含む。結果として得られる構造体が図６に示される。ＩＬＤ４０は、従来の有機誘電材料（ポリイミド、ポリアミド、シリコン含有ポリマー等）又は、無機誘電材料（ホウ素がドープされたケイ酸塩ガラス（ＢＰＳＧ：ｂｏｒｏｎ ｐｈｏｓｐｈｏｒｕｓ ｄｏｐｅｄ ｓｉｌｉｃａｔｅ ｇｌａｓｓ又はＳｉＯ２）のいずれかを含み、通常、相互接続構造体に採用される。ＩＬＤ４０は、多孔性であってもよいし、又は無孔性であってもよく、ＣＶＤ、ＰＥＣＶＤ、化学溶液堆積法、スピン・オン・コーティング、蒸着法等を含むいずれかの既知の堆積プロセスを使用して形成することができる。ＩＬＤ４０は、約４００ｎｍから約６００ｎｍまでの厚さであることが好ましい。
導電性金属４２は、通常、相互接続構造体で用いられるいずれかの導電性配線材料を含む。したがって、導電性金属４２は、例えばＣｕ、Ａｌ、Ｔａ、ＴａＮ、Ｗ、又はこれらの合金及びシリサイドを含むことができる。導電性金属４２は、スパッタリング法、めっき、ＣＶＣ、ＰＥＣＶ、蒸着法などの堆積プロセスにより形成される。
バイア及びラインを含むコンタクト開口部は、リソグラフィ及びエッチングにより形成される。当業者に知られるように、バイアはラインより幅が狭い。図面においては、バイアはＩＬＤ４０を貫通し、ラインは前述のバイアの上に配置される。
第２の実施形態
半導体基板１２と、トレンチ分離領域１４と、ＦＥＯＬデバイス１６及び１６’とを含む図７に示される構造体５０について説明する。ＦＥＯＬデバイス１６はＦＥＴであり、ＦＥＯＬデバイス１６’はバイポーラ・デバイスである。明確さのために、本発明の図面においては、ＦＥＯＬデバイス１６及び１６’は、単一のボックスとして示される。図７に示される構造体は、図１に関して第１の実施形態に説明された技術を用いて形成される。
半導体基板１２と、トレンチ分離領域１４と、ＦＥＯＬデバイス１６及び１６’とを含む図７に示される構造体５０について説明する。ＦＥＯＬデバイス１６はＦＥＴであり、ＦＥＯＬデバイス１６’はバイポーラ・デバイスである。明確さのために、本発明の図面においては、ＦＥＯＬデバイス１６及び１６’は、単一のボックスとして示される。図７に示される構造体は、図１に関して第１の実施形態に説明された技術を用いて形成される。
次に、ホウ素がドープされたケイ酸塩ガラス又は別の同様なＩＬＤ材料（上述の第１の実施形態を参照されたい）といった酸化物とすることができる平坦化された誘電材料５２が形成される。平坦化された誘電材料５２は、従来の堆積プロセスによって形成され、必要であれば、化学的機械研磨（ＣＭＰ）又は研削処理といった平坦化法を採用することができる。平坦化された誘電材料５２を含む、結果として得られる構造体が図８に示される。平坦化された誘電材料５２は、ＦＥＯＬデバイス１６及び１６’の高さよりわずかに大きい厚さを有する。具体的には、平坦化された誘電材料５２は、約４００ｎｍから約７６０ｎｍまでの厚さを有することが好ましく、約４５０ｎｍから約５５０ｎｍまでの厚さを有することが更に好ましい。
次に、導電性金属３２を、平坦化した誘電材料５２の表面上に形成して、図９に示される構造体を与える。第２の実施形態に用いられる導電性金属３２に関する詳細は第１の実施形態で説明されたものと同じである。
導電性金属３２を構造体上にが形成した後、誘電材料３４を導電性金属３２の上に形成して、図１０に示される構造体を与える。第２の実施形態に用いられる誘電材料３４に関する詳細は第１の実施形態で説明されたものと同じである。
次に、スタック３６を形成して、図１１に示される構造体を与える。スタック３６は、第１の実施形態で上述されたように形成する。
次に、図１２に示される構造体は、ＢＥＯＬ処理を受けて、その上に第１のメタライゼーション・レベル３８を形成することができる。ＢＥＯＬ処理は、ＩＬＤ４０を形成するステップと、導電性金属４２で充填されるコンタクト開口部を与えるステップと、を含む。本発明の第２の実施形態のこのステップに関する詳細は、上述されたものと同じである。
第３の実施形態
本実施形態は、抵抗器が、ＦＥＯＬデバイスのシリサイド化中に形成される金属シリサイドを含む点で上述の実施形態とは異なる。本発明の第３の実施形態は、図１３に示される構造体６０を与えることから始まる。この構造体は、少なくとも１つのトレンチ分離領域１４を含む半導体基板１２の表面上に配置された少なくとも１つのＦＥＯＬデバイス１６を含む。図に例示されるＦＥＯＬデバイス１６は、まだいずれのシリサイド領域も含まないＦＥＴである。ＦＥＴデバイスが示されているが、第３の実施形態は、シリサイド領域を含む他のＦＥＯＬデバイスを扱うことができる。
本実施形態は、抵抗器が、ＦＥＯＬデバイスのシリサイド化中に形成される金属シリサイドを含む点で上述の実施形態とは異なる。本発明の第３の実施形態は、図１３に示される構造体６０を与えることから始まる。この構造体は、少なくとも１つのトレンチ分離領域１４を含む半導体基板１２の表面上に配置された少なくとも１つのＦＥＯＬデバイス１６を含む。図に例示されるＦＥＯＬデバイス１６は、まだいずれのシリサイド領域も含まないＦＥＴである。ＦＥＴデバイスが示されているが、第３の実施形態は、シリサイド領域を含む他のＦＥＯＬデバイスを扱うことができる。
次に、シリサイド金属層６２が構造体の上に形成され、その構造体が図１４に示される。本発明の本実施形態に用いられるシリサイド金属６２は、シリコンに反応して金属シリサイドを形成できるいずれの金属をも含む。そのような金属の例は、これらに限られるものではないが、Ｔｉ、Ｔａ、Ｗ、Ｃｏ、Ｎｉ、Ｐｔ、Ｐｄ及びこれらの合金を含む。本発明に用いられるシリサイド金属層６２は、例えば、スパッタリング法、化学的気相堆積法、蒸着法、化学溶液堆積法、めっきなどを含むいずれかの従来の堆積プロセスを用いて堆積することができる。シリサイド金属層６２の厚さは異なることができるが、通常、シリサイド金属層６２は、約１０ｎｍから約５０ｎｍまでの厚さを有する。
次に、本発明の第１の実施形態で上述された技術を使用して、誘電材料３４がシリサイド金属層６２の上に形成される。誘電材料３４を含む構造体は、例えば図１５に示される。
次に、リソグラフィ及びエッチングによって、誘電材料３４にパターン形成をして、シリサイド化金属層６２の一部分にわたりパターン形成された誘電材料３４の少なくとも１つのスタック３６が形成される。図１６に示されるように、少なくとも１つのスタック３６は半導体基板１２の表面上に配置される。スタック３６内のシリサイド金属層６２は、本発明の金属抵抗器になり、シリコンの上に配置されるパターン形成された誘電材料の下にない残りのシリサイド金属層６２部分は、ソース／ドレイン領域１８の上に配置されたシリサイド領域２０及びゲート導体２４の上に配置されたシリサイド領域２０’になる。
次に、構造体は、各スタックのシリサイド金属層６２を金属シリサイドに変換するようにアニール処理される。アニール処理は、第１のアニールと、選択的エッチング・プロセスと、任意的な第２のアニールとを含む。第１のアニールは、通常、第２のアニールより低温で行われる。通常、第１アニール・ステップは、高抵抗のシリサイド相材料を形成する場合と形成しない場合とがあり、連続加熱方式又は種々のランプ・ソーク加熱サイクルを用いて、約３００℃から約６００℃までの温度で行われる。より好ましくは、第１アニール・ステップは約３５０℃から約５５０℃までの温度で行われる。第２アニール・ステップは、連続加熱方式又は様々なランプ・ソーク加熱サイクルを用いて、約６００℃から約８００℃までの温度で行われる。より好ましくは、第２アニール・ステップは、約６５０℃から約７５０℃までの温度で行われる。第２のアニールは、通常、高抵抗のシリサイドをより抵抗の低いシリサイド相に変換するものである。
シリサイドのアニールは、例えばＨｅ、Ａｒ、Ｎ２、又はフォーミング・ガスなどの気体雰囲気で実施される。ソース／ドレインのシリサイド・コンタクトのアニール・ステップは、異なる雰囲気を用いてもよいし、又は、アニール・ステップは、同じ雰囲気で実施してもよい。例えば、両方のアニール・ステップにＨｅを用いてもよいし、又は、第１アニール・ステップにＨｅを用い、第２アニール・ステップにフォーミング・ガスを用いてもよい。
第１のアニール後に行われる選択的エッチングは、構造体からあらゆる露光後の未反応シリサイド金属層を除去できる乾式エッチング・プロセスを含む。図１７は、シリサイドのアニール及び選択的エッチング後の構造体を示す。本実施形態においては、パターン形成された誘電材料３４は、エッチマスクとして作用する。この図面においては、シリサイド領域６４が本発明の金属抵抗器である。パターン形成された誘電材料３４は、選択的エッチングの後に除去することができるが、その必要はない。
次に、第１のメタライゼーション・レベル３８を図１７に示される構造体上に形成して、図１８に示される構造体を与える。本発明のこのステップに関する詳細は、本発明の第１の実施形態で上述されたものと同じである。
本発明の種々の実施形態は、第１のメタライゼーション・レベルの下の半導体基板上に金属抵抗器を組み込む方法を提供する。したがって、本発明の組み込み機構は、従来技術の抵抗器の設計と比較すると、基板を通る熱放散が良好である。
本発明は、特定の好ましい実施形態に関して具体的に示され説明されたが、当業者であれば、本発明の範囲及び精神から離れることなく、形態及び詳細において前述の及び他の変更を行うことができることが理解される。したがって、本発明は、説明され図示された通りの形態及び詳細に限定されるものではなく、添付の特許請求の範囲内に入ることが意図される。
Claims (6)
- 表面上に配置された少なくとも１つのフロント・エンド・オブ・ザ・ライン（ＦＥＯＬ）デバイスを含む半導体基板と、
前記半導体基板中に設けられたトレンチ分離領域と、
前記トレンチ分離領域上のエッチング停止層と、
前記エッチング停止層上に設けられたスタック構造であって、前記エッチング停止層上の金属抵抗層と当該金属抵抗層上の誘電材料層とからなり、当該金属抵抗層の側壁と当該誘電材料層の側壁とは垂直方向に一致して当該スタック構造の側壁面を構成する、スタック構造と、
前記スタック構造上を含む前記半導体基板上に設けられた第１のメタライゼーション・レベルであって、少なくとも前記スタック構造上および前記エッチング停止層上に設けられた中間誘電材料層と、当該中間誘電材料層の表面から前記スタック構造の前記金属抵抗層の表面に至るコンタクト開口部に充填された導電材料と、を含む第１のメタライゼーション・レベルと、
を備える半導体ＩＣ構造体。 - 前記金属抵抗層は、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｗ、ＷＮ、ＮｉＣｒ、およびＳｉＣｒからなるグループから選択された少なくとも１つの金属材料を含む、請求項１に記載の半導体ＩＣ構造体。
- 前記金属抵抗層は、２０〜５０ｎｍの厚さを有する、請求項１または２に記載の半導体ＩＣ構造体。
- 前記エッチング停止層は、２０〜５０ｎｍの厚さを有する、請求項１から３のいずれか１項に記載の半導体ＩＣ構造体。
- 前記中間誘電材料層は、ポリイミド、ポリアミド、シリコン含有ポリマー、またはホウ素ドープケイ酸塩ガラス（ＢＰＳＧ）を含む、請求項１から４のいずれか１項に記載の半導体ＩＣ構造体。
- 前記ＦＥＯＬデバイスは、ＦＥＴ、バイポーラ・トランジスタ、ＢｉＣＭＯＳデバイス、および受動デバイスからなるグループから選択された少なくとも１つを含む、請求項１から５のいずれか１項に記載の半導体ＩＣ構造体。
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