JP2008507125A - バイポーラ・トランジスタおよびその製造方法 - Google Patents
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Abstract
本発明は、第１の導電型であるエミッタ領域（１）と、第１の導電型と反対の第２の導電型であるベース領域（２）と、第１の導電型であるコレクタ領域（３）とを有し、投影図法で見て、エミッタ領域（１）はベース領域（２）の上または下に配置され、コレクタ領域（３）はベース領域（２）と横方向に境界を接するバイポーラ・トランジスタを含む半導体基体（１２）を備える半導体装置（１０）に関する。本発明によれば、ベース領域（２）は、ドーピング濃度が厚さ方向にデルタ形状のプロファイルを有する高濃度ドーピングされた部分領域（２Ａ）を含み、前記高濃度ドーピングされた部分領域（２Ａ）はコレクタ領域（３）まで横方向に延びる。このようなラテラル・バイポーラ・トランジスタは、優れた高周波特性ならびに比較的高い、ベースおよびコレクタ領域（２、３）間降伏電圧を有し、この装置が大電力の用途に適していることを意味する。ドーピング濃度は好ましくは約１０１９〜約１０２０ａｔ／ｃｍ３の間で、部分領域（２Ａ）の厚さは１〜１５ｎｍの間、好ましくは１〜１０ｎｍの間にある。本発明はまた、このような装置(１０)の製造方法を含む。
Description
本発明は、第１の導電型であるエミッタ領域と、第１の導電型と反対の第２の導電型であるベース領域と、第１の導電型であるコレクタ領域とを有し、投影図法で見て、エミッタ領域はベース領域の上または下に位置し、コレクタ領域はベース領域と横方向に境界を接するバイポーラ・トランジスタを含む半導体基体を備える半導体装置に関する。このような装置は、コレクタ−基板間容量およびベース−コレクタ間容量が比較的小さいので、特に高周波の用途に適している。本発明はまた、このような装置の製造方法に関する。
このような装置およびこのような方法は、２００２年５月７日に公開された、米国特許明細書第６，３８４，４６９号により知られている。前記文献には、ｎｐｎ型ラテラル・バイポーラ・トランジスタが記載されている。ベース領域の片側にはベース接続領域があり、反対側にはベース領域の接続領域と同様にその接続領域が半導体基体の表面に位置するコレクタ領域がある。これは、コレクタ領域が一般にベース領域の下に位置する従来のバイポーラ・トランジスタとは異なっている。従来のバイポーラ・トランジスタの場合、エミッタ領域とコレクタ領域の位置が入れ替わると、このトランジスタは反転型トランジスタ［inverted transistor］と呼ばれる。本発明による装置はまた、対応する形でエミッタ領域がベース領域の下に位置してもよい。コレクタ領域は、すべての場合において、ベース領域の下でもなく上でもなく隣に位置する。
既知の装置の欠点は、いくつかの用途にはあまり適していないことである。特にパワー・トランジスタとして用いられた場合に欠点が現れる。トランジスタを使用することができる電圧範囲の大きさ、および前記トランジスタの一時的な高電圧ピークに対する頑丈さは比較的小さい。その結果、前記トランジスタの用途は限定される。
したがって、本発明の目的は、前記の用途に適し、広い電圧範囲にわたって使用することができ、一時的な高電圧ピークに対して良好な耐性を示す装置を提供することである。
このことを実現するために、冒頭で述べたタイプの装置は、本発明によれば、ベース領域が、ドーピング濃度が厚さ方向にデルタ形状のプロファイルを有する高濃度ドーピングされた部分領域を含み、前記高濃度ドーピングされた部分領域がコレクタ領域まで横方向に延びることを特徴とする。本発明は、第１に、前記の欠点が過度の大電流および／またはベースとコレクタの間の早すぎる降伏によって生じるとの認識に基づく。本発明はさらに、既知のトランジスタにおいて、これらの現象が電荷キャリアのなだれ増倍の発生に関係があり、それはまた、コレクタ・ベース接合の場所での高電界強度によって生じるとの認識に基づく。前記の高電界強度は、ベース中にある高ドーピング濃度によって生じる。しかしながら、前記ドーピング濃度は、パンチ・スルーを打ち消すために高くなければならない。
本発明はさらに、高濃度ドーピングされたデルタ領域は、上述の欠点をもたないとの認識に基づく。一方では、ベース（部分）領域中のドーピング濃度はパンチ・スルーを防止するために十分に高くすることができ、他方では、このようなデルタ形状プロファイルは幅が狭いことにより、高電界強度の発生が防止される。この点に関して役割を果たすのはまた、電荷キャリアのなだれ増倍が最大電界強度の大きさだけでなく、電界の空間的分布にも依存するということである。両方の要因により、本発明による装置中のベース・コレクタ接合付近の最大電界は、従来の（ラテラル）バイポーラ・トランジスタと比較して低減される。通例の非ラテラル型バイポーラ・トランジスタでは、ベース領域の厚さは、数十ナノメートルである。
本発明による装置の好ましい実施形態では、部分領域のドーピング濃度は、１０１９〜約１０２０原子／ｃｍ３の範囲であり、部分領域の厚さは、１〜１５ｎｍの範囲で、好ましくは１〜１０ｎｍの範囲である。このような装置は、優れた高周波特性および十分に高いコレクタ・ベース降伏電圧を有する。
良好な実施形態では、ベース領域はシリコンとゲルマニウムの混晶を含む。このような装置では、シリコンとシリコン−ゲルマニウムの間にヘテロ接合が存在し、このヘテロ接合がさらに、本発明による装置の高周波動作に改善をもたらす。
興味をそそる実施形態では、部分領域に、部分領域のドーピング原子の拡散の進行を遅らせる原子が設けられる。その理由により、前記部分領域の形成時、特に形成後に、できるだけ狭いドーピング・プロファイルを維持することができる。好ましくは、用いられるドーピングはホウ素（原子）を含む。この場合、トランジスタは、最も高速な型であるｎｐｎ型となる。部分領域中のホウ素原子の拡散の進行を遅らせるのに適すると実証された原子は、炭素原子である。適切であると実証された濃度は、シリコンまたはシリコン・ゲルマニウム混晶より、１または数原子パーセントを超えない。
ベース領域がシリコンとゲルマニウムの混晶を含む、重要な変更形態では、歪み緩和バッファ層（ＳＲＢ＝Strain Relaxed Buffer layer）が、ベース領域の下の半導体基体中に位置する。その理由により、装置中における不整合転位［misfit dislocation］などの欠陥の発生は防止されるか、または少なくともトランジスタの外側に位置するそれらの一部分に限定される。このような装置はまた、有利には、上部層として歪みシリコン層を含むことができる。このような層中の電荷キャリアの移動度は、歪みがなかった場合より高くなる。この増加した移動度は、前記上部層中およびその上に製造されるＭＯＳＦＥＴ（＝Metal Oxide Semiconductor Field Effect Transistor）の特性に有利な効果をもたらす。この結果およびその他の要因により、本発明による装置は、Ｂｉ（Ｃ）ＭＯＳ（＝Bipolar (Complementary) MOS)ＩＣ（＝Integrated Circuit）となるように実施することができ、特に好適である。この点に関して役割を果たす他の要因は、製造に必要なマスクが、前記製造のために通例用いられる技術に良く適合することである。
これに関して、限られた数のマスク／マスキング工程しか必要でないことは重要な利点である。
後者の用途に対して、および装置の高周波特性に鑑みて、半導体基体は、好ましくは電気的絶縁層によって半導体基板から分離される。本発明に記載されるラテラル・バイポーラ・トランジスタは特に、ＳＯＩ（＝Silicon-On-Insulator）ＣＭＯＳ（技術）での使用に適している。
コレクタ領域は、好ましくは半導体基体の表面に対して斜めの位置にあり、コレクタ領域からエミッタ領域までの間隔が、投影図法で見て、厚さ方向に減少するようになる。本発明によるラテラル・バイポーラ・トランジスタでは、（電子からなる）注入電流の大部分は、エミッタからベースへ厚さ方向に流れ、わずかな部分が横方向にコレクタへ流れることになる。しかし、横方向のガンメル数［Gummel number］は一般に（ずっと）大きくなる。続いて、（電子）電流は、ベースを横切って拡散する。この拡散電流は、厚さ方向ならびに横方向に流れることができる。前記のコレクタ領域の斜めの位置により、この拡散電流を選択的に横方向に流すことが実現される。好ましくは、コレクタ領域はイオン注入を用いて形成される。注入は表面に対してある角度をもって実行されることができるので、この技法は形成される半導体領域を斜めの位置に置くのに最適である。イオン注入がコレクタ領域を形成するのに非常に適した技法である他の理由は、本発明による装置においては、コレクタ領域が表面と境界を接することにある。
第１の導電型であるエミッタ領域と、第１の導電型と反対の第２の導電型であるベース領域と、第１の導電型であるコレクタ領域とを有し、投影図法で見て、エミッタ領域はベース領域の上または下に形成され、コレクタ領域はベース領域と横方向に境界を接するように形成されたバイポーラ・トランジスタが設けられた半導体基体を備える半導体装置を製造する方法は、本発明によれば、ベース領域中に高濃度ドーピングされた部分領域が形成され、前記高濃度ドーピングされた部分領域のドーピング濃度が厚さ方向にデルタ形状のプロファイルを有し、前記高濃度ドーピングされた部分領域がコレクタ領域まで横方向に延びるように形成されることを特徴とする。したがって本発明による装置は、簡単な手法により得られる。
本発明による方法の好ましい実施形態では、ベース領域はエピタキシを用いて形成される。この技法は、形成される半導体領域中に、特に狭い、デルタ形状のドーピング・プロファイルを形成するのに非常に適している。また、たとえばシリコンとゲルマニウムの、混晶の形成もこのようにして容易に行なうことができる。
本発明の上記その他の態様は、以下に記載する実施形態を参照することにより明らかであり、明瞭となるであろう。
図面は原寸に比例して描かれておらず、いくつかの寸法は見やすいように誇張されている。対応する領域または部分は、可能な場合は常に、同じハッチングおよび同じ参照番号を用いて示してある。
図１は、本発明による半導体装置の一実施形態の、厚さ方向に対して直角の概略横断面図である。この実施例に示される装置１０は、この場合は、二酸化シリコンである絶縁層５によって覆われたｐ型シリコン基板である基板１１を備える（図１参照）。この絶縁層上には、この場合は半導体層構造体が設けられ、これは、ここではＳｉＧｅの第１の半導体層４を含み、これはｎ型にドーピングされて様々な部分層から構成されており、この構成は後述される。前記半導体層４の上には、軽くｐ型にドーピングされた第２の半導体層２が設けられ、この場合は３つの部分層２Ａ、２Ｂ、２Ｃから構成される。第１の部分層２Ａは、この場合、ベース領域２の部分層２Ａを構成し、デルタ形状である。このことはドーピング濃度がここでは約１０２０原子／ｃｍ３と非常に高く、厚さがここでは約２ｎｍと非常に薄いことを意味する。最初の２つの部分層２Ａ、２Ｂは、Ｇｅ含有率が約２０原子％のＳｉＧｅ混晶を含む。さらに、第１の部分層２Ａには約１原子％のＣが加えられ、それによってベース部分領域２Ａ中の、この場合ホウ素である原子の拡散が制限される。第３の部分層２Ｃはシリコンを含み、その中にエミッタ領域１が局所的に形成される。シリコン層２Ｃは歪みを有し、これはＢｉ（Ｃ）ＭＯＳ・ＩＣの場合など、前記シリコン層中でのＭＯＳトランジスタのチャネル領域の形成時に有利に用いることができる。このようなＭＯＳＴは図中には示されていない。
ベース部分領域２Ａは、一方の側で、この場合はｐ型で高濃度にドーピングされ、半導体基体１２の表面中に凹んだ、ベース接続領域２０に接続される。他方の側では、ベース部分領域２Ａはコレクタ領域３に接続され、これはこの場合ｎ導電型で高濃度にドーピングされて半導体基体１２の表面中に凹んでいる。（準）ラテラル・トランジスタのコレクタ領域３は、この場合、半導体基体１２の表面に対して斜めに位置されている。
図２は、図１に示される装置のバイポーラ・トランジスタの、正規化した最大電界強度（Ｅｐ）をベース領域の部分領域の厚さ（ｄ）の関数として示している。曲線２１は、ラテラル・バイポーラ・トランジスタを含む、本発明による装置１０内の、薄い、デルタ形状の、高濃度ドーピングされたベース部分領域２Ａの効果を示している。厚さｄが約１５ｎｍ未満では、最大電界強度Ｅｐは大幅に低減される。この最大電界強度Ｅｐは、厚さｄが約１５での電界強度によって正規化されている。したがってＥｐは、本発明の対策による最大電界強度の低減を表している。厚さが約２ｎｍでは、最大電界強度Ｅｐは約３０％小さく、これは大幅な低減である。この長所により、ベース領域２とコレクタ領域３の間の早すぎる降伏が大幅な度合いで排除されて、本発明による装置の有用性がずっと高くなる結果となる。
図３は、図１で示されている装置のバイポーラ・トランジスタの電流密度（Ｊ）を、ベース・エミッタ間電圧（Ｖｂｅ）の関数として示しており、図４は、図１の装置のバイポーラ・トランジスタの遮断周波数（ｆＴ）を、ベース・エミッタ間電圧（Ｖｂｅ）の関数として示している。図３の曲線５１はコレクタ電流Ｉｃに対応し、曲線５２はベース電流Ｉｂに対応しており、コレクタ・ベース間電圧は０である。このいわゆるガンメル・プロット［Gummel plot］は、このバイポーラ・トランジスタがほぼ理想的な特性を有することを示している。また、図４の曲線４０は、装置が原理上良好に動作することを示している。もちろん、最良のパラメータを得るためのさらなる最適化は可能である。
図５は、本発明による方法の一実施形態を用いた製造プロセスの一段階における、図１の装置の厚さ方向に対して直角での概略横断面図である。基板１１上に絶縁層５が設けられ、その上に、一部上述したように、単結晶半導体層構造体４、２が設けられる。ここでｎ型半導体層４は、いわゆるＳＲＢ（＝Strain Relaxed Buffer layer）を形成し、この実施例では２２原子％ＳｉＧｅを含み、この場合は厚さが約１４０ｎｍである、第１の部分層４１から構成される。第２の部分層４２は同じ混晶を含むが、この場合は約１原子％のＣが追加され、前記第２の部分層の厚さは約５ｎｍである。前記第２の部分層上に、同じ混晶を含み、厚さが７０ｎｍの第３の部分層４３が設けられる。第４の部分層４４は、Ｇｅ含有率が約２０原子％のＳｉＧｅを含み、厚さは、この場合約３０ｎｍである。
前記第４の部分層の上に形成される半導体層構造体の一部分２は、すでに上述されており、この実施例のヘテロ接合バイポーラ・トランジスタ形成のため、および、もしも必要ならば、Ｂｉ（Ｃ）ＭＯＳ・ＩＣの場合のようなＭＯＳトランジスタ形成のために用いられる。特にベース部分領域２Ａ形成時のエピタキシの使用は、その後に所望のデルタ形状のドーピング・プロファイルを容易にもたらすことを可能にしている。このために、ジボランなどのドーピング・ガスが、層をエピタキシャル堆積させるために用いられる混合気体に追加される。これにより、高濃度にドーピングされた望ましくて非常に薄い層２Ａを低成長速度、低圧、および高いガス速度で、容易に形成することが可能になる。
図５で説明した始めの構造体は、たとえば、いわゆるシリコン・オン・インシュレータ（ＳＯＩ）ウェハの、いわゆるＢＯＸ（＝Buried Oxide）基板１１上に、単結晶層２、４をエピタキシャル成長させることによって製造することができる。あるいは、基板１２中に、酸素イオンのイオン注入を用いて、埋め込み絶縁層５を形成することができる。前記層の上には、図には示されていないが、薄い単結晶シリコン層があり、これは層２、４の成長プロセス用の核形成層として用いることができる。代替的な方法では、図５の構造体は、いわゆる基板搬送技法を用いて得られる。この技法によれば、例えば、シリコン基板上に層２、４を成長させ、その後、補助プレート上に層構造体を設けた後、研磨および／またはエッチング技法を用いて基板が除去される。基板を除去する代わりに、熱酸化物層を有するシリコン基板が次に設けられ、その後、補助プレートがやはり除去される。
バイポーラ・トランジスタおよび必要ならばＭＯＳＴの製造は、通例のＣＭＯＳ技術を用いて行なうことができる。これは、たとえば、前述の米国特許明細書第６，３８４，４６９号に詳しく記載されているようにして行なうことができる。これに関して、この実施例の装置は、図１では概略的にのみ示されていることは、再度留意される。例えば、図１で示されるものに反して、装置１０はプレーナ型装置である必要はない。コレクタ領域３の接続領域は、スペーサが設けられるかどうかに関わらず、半導体基体１２の表面の上に突き出てもよい。
前記トランジスタが形成される前に、半導体基体１２中に、図には示されない分離領域が形成され、この分離領域は、例えばいわゆるＳＴＩ（＝Shallow Trench Isolation）の形である。これは絶縁層５まで延び、その結果、形成されるトランジスタは互いに対して良好に分離され、優れた高周波特性を示す。
本発明は、上記で示した実施例に限定されず、この技術分野における熟練した人々にとっては、本発明の範囲内で多くの変形および修正が可能である。例えば、本発明は、ＢｉＭＯＳの他に、ＢｉＣＭＯＳ（＝Bipolar Complementary Metal Oxide Semiconductor）ＩＣ（＝Integrated Circuit）にもまた使用することができる。本発明は、ｐｎｐトランジスタにもまた使用することができる。
また、本発明による方法に関しては、多くの変形および修正が可能である。たとえば、エミッタ領域の高濃度ドーピングされた部分もまた、その場でドーピングされた多結晶シリコンの外方拡散法、または気相ドーピング、または単結晶の高濃度ドーピングされたシリコンの局所堆積によって形成することができる。
Claims (13)
- 第１の導電型であるエミッタ領域と、第１の導電型と反対の第２の導電型であるベース領域と、第１の導電型であるコレクタ領域とを有し、投影図法で見て、前記エミッタ領域は前記ベース領域の上または下に位置し、前記コレクタ領域は前記ベース領域と横方向に境界を接するバイポーラ・トランジスタを含む半導体基体を備える半導体装置であって、前記ベース領域は、ドーピング濃度が厚さ方向にデルタ形状のプロファイルを有する高濃度にドーピングされた部分領域を含み、前記高濃度にドーピングされた部分領域が前記コレクタ領域まで横方向に延びていることを特徴とする半導体装置。
- 前記半導体基体がシリコンを含んでおり、前記部分領域のドーピング濃度が１０１９〜約１０２０原子／ｃｍ３の範囲であり、前記部分領域の厚さが１〜１５ｎｍの範囲、好ましくは１〜１０ｎｍの範囲であることを特徴とする請求項１に記載の半導体装置。
- 前記ベース領域が、シリコンとゲルマニウムの混晶を含むことを特徴とする請求項１または２に記載の半導体装置。
- 前記部分領域が、前記部分領域のドーピング原子の拡散の進行を遅らせる原子を備えることを特徴とする請求項３に記載の半導体装置。
- 前記拡散の進行を遅らせる原子に、炭素原子が用いられることを特徴とする請求項４に記載の半導体装置。
- 前記第１の導電型がｎ導電型であり、前記ベース領域をドーピングするためにホウ素原子が用いられることを特徴とする請求項１ないし５のいずれか一項に記載の半導体装置。
- 前記半導体基体が、前記ベース領域の下に歪み緩和バッファ（ＳＲＢ）層を含むことを特徴とする請求項１ないし６のいずれか一項に記載の半導体装置。
- 前記半導体基体が、電気的絶縁層によって半導体基板から分離されることを特徴とする請求項１ないし７のいずれか一項に記載の半導体装置。
- 前記コレクタ領域から前記エミッタ領域までの距離が、投影図法で見て、前記ベース領域の方向に減少することを特徴とする請求項１ないし８のいずれか一項に記載の半導体装置。
- 大電力用途に適していることを特徴とする請求項１ないし９のいずれか一項に記載の半導体装置。
- 第１の導電型であるエミッタ領域と、第１の導電型と反対の第２の導電型であるベース領域と、第１の導電型であるコレクタ領域とを有し、投影図法で見て、前記エミッタ領域は前記ベース領域の上または下に形成され、前記コレクタ領域は前記ベース領域と横方向に境界を接するように形成されたバイポーラ・トランジスタが設けられた半導体基体を備える半導体装置を製造する方法であって、前記ベース領域中に高濃度ドーピングされた部分領域が形成され、前記高濃度ドーピングされた部分領域のドーピング濃度が厚さ方向にデルタ形状のプロファイルを有し、前記高濃度ドーピングされた部分領域が前記コレクタ領域まで横方向に延びるように形成されることを特徴とする方法。
- 前記ベース領域が、エピタキシを用いて形成されることを特徴とする請求項１１に記載の方法。
- 前記第１の導電型としてｎ導電型が選択され、前記ベース領域用のドーパントとしてホウ素原子が選択されることを特徴とする請求項１１または１２に記載の方法。
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