JP2008300650A - 半導体光素子の製造方法 - Google Patents

Abstract

【課題】除去可能な突起物を把握でき、半導体層の表面から突出する突起物を適切に除去することができる半導体光素子の製造方法を提供する。
【解決手段】この半導体光素子の製造方法では、表面処理工程において、エッチングによってキャップ層５の表面から除去される突起物は、キャップ層５の表面に形成されたレジスト層２２の厚さよりも高い突起物Ａ１，Ｃ２に限定される。したがって、形成するレジスト層２２の厚さに基づいて、除去可能な突起物の高さを予め把握できるので、過不足のないエッチングによって、キャップ層５の表面から突出する突起物を適切に除去できる。レジスト層２２の厚さを変えながらステップＳ１１〜Ｓ１７を繰り返すことにより、ウエハの不必要なエッチングを防止しつつ、突起物をより完全に除去できる。
【選択図】図５

Description

本発明は、半導体光素子の製造方法に関する。

半導体光素子を構成する各半導体層の形成には、有機金属気相成長法（ＭＯＣＶＤ）といった結晶成長が広く用いられている。このような結晶成長では、成長炉の内壁等に付着した生成物などに起因する突起物（フレーク）が半導体層の表面に発生する場合がある。また、フレーク上に更に半導体層が積層されていくと、フレークを核とする突起物が異常成長することもある。

このような突起物を放置して製造プロセスを進めると、フォトリソグラフィーで用いるマスクに突起物が当たることにより、ウエハにクラックが生じたり、砕けた突起物が飛散して半導体層の表面が汚染されたりすることが生じ得る。これに対し、例えば特許文献１に記載の半導体光素子の製造方法では、ＭＯＣＶＤによる１回目のエピタキシャル結晶成長の後、ウエハの表面を硝酸によって処理することにより、半導体層の表面から突起物を除去している。また、硝酸処理にあたって半導体層の表面にダミー層を設けておくことで、ウエハ自体がエッチングされることを抑制している（特許文献１の図５参照）。
特開平９−５１１４３号公報

半導体光素子の製造プロセスにおいて、形成された半導体層の表面からどの程度の大きさの突起物が突出しているかを実際に確認することは困難である。上述した従来の半導体光素子の製造方法のような手法では、突起物の除去の程度を把握することが難しく、半導体層の表面処理を過不足なく行うことは困難である。表面処理が不足すると突起物が完全に除去されず、表面処理が過剰になるとウエハが不必要にエッチングされてしまうおそれがある。

本発明は、上記課題の解決のためになされたものであり、除去可能な突起物を把握でき、半導体層の表面から突出する突起物を適切に除去することができる半導体光素子の製造方法を提供することを目的とする。

上記課題の解決のため、本発明に係る半導体光素子の製造方法は、半導体基板の一面側に複数層の半導体層をエピタキシャル成長させる半導体層成長工程と、半導体層の最表面から突出する突起物の先端側が露出するように、最表面に所定厚さのマスク層を形成するマスク層形成工程と、マスク層を用いることにより、突起物を所定のエッチャントでエッチングする突起物除去工程と、突起物をエッチングした後、マスク層を最表面から除去するマスク層除去工程とを備えたことを特徴としている。

この半導体光素子の製造方法では、半導体層の最表面から突出する突起物の先端側が露出するように所定厚さのマスク層を形成し、このマスク層を用いて突起物をエッチングする。突起物除去工程で除去される突起物は、マスク層形成工程で半導体層の最表面に形成されたマスク層の厚さよりも高い突起物に限定される。したがって、この半導体光素子の製造方法では、形成するマスク層の厚さに基づいて、除去可能な突起物の高さを予め把握できるので、過不足のない表面処理によって半導体層の最表面から突出する突起物を適切に除去することが可能となる。

また、マスク層形成工程は、半導体層の最表面に所定厚さのレジスト層をスピンナで塗布する工程を備え、突起物除去工程において、レジスト層をマスク層として突起物を所定のエッチャントでエッチングすることが好ましい。本発明者らは、スピンナでレジスト層を塗布する場合、突起物の先端側には、レジスト層が殆ど塗布されないことを見出した。したがって、この方法では、突起物の先端側をレジスト層から容易に露出させることができる。また、スピンナの回転数の制御により、レジスト層の厚さを容易に調整することができる。

また、マスク層形成工程は、突起物を覆うように半導体層の最表面に絶縁層を形成する工程と、絶縁層に覆われた突起物の先端側が露出するように、絶縁層上に所定厚さのレジスト層をスピンナで塗布する工程と、レジスト層をマスクとして絶縁層をエッチングし、突起物の先端側を絶縁層から露出させる工程とを備え、突起物除去工程において、レジスト層を除去した後、絶縁層をマスク層として突起物を所定のエッチャントでエッチングすることが好ましい。この方法においても、絶縁層に覆われた突起物の先端側をレジスト層から簡単に露出させることができる。また、スピンナの回転数の制御により、レジスト層の厚さを容易に調整することができる。さらに、ウエハのエッチング耐性を向上させることができる。

また、マスク層形成工程は、レジスト層を形成した後、突起物の先端側をデスカム処理する工程を更に備えたことが好ましい。この場合、突起物の先端側をより確実にレジスト層から露出させることができる。

また、最表面に形成するマスク層の厚さを段階的に小さくしながら、マスク層形成工程、突起物除去工程、及びマスク層除去工程を複数回繰り返すことが好ましい。こうすると、半導体層の最表面から突出する突起物の高さが異なる場合であっても、これらの突起物を適切に除去することができる。

本発明に係る半導体レーザの製造方法によれば、除去可能な突起物を把握でき、半導体層の表面から突出する突起物を適切に除去することができる。

以下、図面を参照しながら、本発明に係る半導体光素子の製造方法の好適な実施形態について詳細に説明する。

図１は、本発明の一実施形態に係る半導体光素子の製造方法を示す工程図である。図１に示すように、この半導体光素子の製造方法は、１ｓｔエピタキシャル成長工程（ステップＳ０１）と、表面処理工程（ステップＳ０２）と、半導体メサ部形成工程（ステップＳ０３）と、２ｎｄエピタキシャル成長工程（ステップＳ０４）と、３ｒｄエピタキシャル成長工程（ステップＳ０５）と、トレンチ溝形成工程（ステップＳ０６）と、絶縁層形成工程（ステップＳ０７）と、電極形成工程（ステップＳ０８）とによって構成されている。

１ｓｔエピタキシャル工程では、図２（ａ）に示すように、導電型がｎ型のＩｎＰからなる半導体基板１の一面側に、導電型がｎ型のＩｎＰからなる下部クラッド層２と、活性層３と、導電型がｐ型のＩｎＰからなる上部クラッド層４と、ＧａＩｎＡｓからなるキャップ層５とを成長炉内で順次エピタキシャル成長させる。各半導体層２，３，４，５のエピタキシャル成長には、例えば有機金属気相成長法（ＭＯＣＶＤ）が用いられる。

表面処理工程では、１ｓｔエピタキシャル工程で形成した半導体層の最表面、すなわち、キャップ層５の表面処理を行う。１ｓｔエピタキシャル工程においては、成長炉の内壁等に付着したＧａ、Ｉｎ、Ａｓ、Ｐ及びこれらの結合物に起因する突起物（フレーク）が半導体層の表面に発生する場合がある。また、フレーク上に更に半導体層が積層されていくと、フレークを核とする突起物が異常成長することもある。そこで、表面処理工程では、キャップ層５の表面処理により、半導体層２，３，４，５に発生した突起物を除去する。表面処理工程の詳細は後述する。

半導体メサ部形成工程では、キャップ層５の表面全面に例えばＳｉＮからなる絶縁層６を積層し、フォトリソグラフィーにより、絶縁層６を幅３μｍ程度のストライプ状に形成する。そして、ストライプ状の絶縁層６をマスクとして、例えば臭素メチルアルコールなどを用いたウェットエッチングを行うことにより、図２（ｂ）に示すように、半導体メサ部１０を形成する。

２ｎｄエピタキシャル成長工程では、図２（ｃ）に示すように、例えばＭＯＣＶＤ法により、半導体メサ部１０の側部を覆うように、導電型がｐ型のＩｎＰからなる埋込層１１ａ、導電型がｎ型のＩｎＰからなる埋込層１２、及び導電型がｐ型のＩｎＰからなる埋込層１１ｂを順次形成する。埋込層１１ａ，１１ｂ，１２により、半導体メサ部１０の埋め込みが実現されると共に、素子の平坦化がなされる。

３ｒｄエピタキシャル成長工程では、図２（ｄ）に示すように、例えばＭＯＣＶＤ法により、半導体メサ部１０及び埋込層１１ｂの上面に、ＩｎＰ層２０及び導電型がｐ型のＧａＩｎＡｓからなるコンタクト層１３を積層する。トレンチ溝形成工程では、図３（ａ）に示すように、半導体メサ部１０の形成方向に沿って、隣接する素子間を分離するためのトレンチ溝１４，１４を形成する。

絶縁層形成工程では、コンタクト層１３の上面及びトレンチ溝１４，１４の内壁面に、例えばＳｉＯ２からなる絶縁層１５を形成する。また、絶縁層１５の表面に所定のレジスト層を形成する。そして、このレジスト層をマスクとしたフォトリソグラフィーにより、図３（ｂ）に示すように、絶縁層１５に幅３μｍ程度のストライプ状の開口部１５ａを形成し、コンタクト層１３の上面を絶縁層１５から露出させる。

電極形成工程では、開口部１５ａを覆うようにして絶縁層１５上にストライプ状の表面電極１６を形成する。また、半導体基板１の他面側に裏面電極１７を形成する。

続いて、上述した表面処理工程について、更に詳細に説明する。

図４は、表面処理工程の詳細を示す工程図である。また、図５及び図６は、表面処理工程における半導体層の表面状態を模式的に示した図である。図５及び図６では、キャップ層５の表面に付着した突起物Ａ１，Ａ２と、下部クラッド層２の表面に付着した突起物Ｂ１，Ｂ２を核としてキャップ層５の表面を超えて異常成長した突起物Ｃ１，Ｃ２とを例示している。突起物Ａ１，Ｃ２のキャップ層５の表面からの高さは例えば２０μｍであり、突起物Ａ２，Ｃ１のキャップ層５の表面からの高さは例えば３μｍである。

まず、キャップ層５の表面全体に、例えばＳｉＮからなる絶縁層２１を０．１μｍ程度形成する（ステップＳ１１）。これにより、図５（ａ）に示すように、各突起物Ａ１，Ａ２，Ｃ１，Ｃ２は、絶縁層２１によって覆われる。次に、絶縁層２１の表面に、例えばノボラック系のレジスト層２２をスピンナによって塗布する（ステップＳ１２）。レジスト層２２の厚さは、例えば５μｍ程度とする。これにより、図５（ｂ）に示すように、絶縁層２１に覆われた突起物Ａ１，Ａ２，Ｃ１，Ｃ２のうち、レジスト層２２の厚さよりも高い突起物Ａ１，Ｃ２の先端側は、レジスト層２２から露出し、レジスト層２２の厚さよりも低い突起物Ａ２，Ｃ１は、レジスト層２２に埋没する。

レジスト層２２を形成した後、例えば平行平板型ＲＩＥを用いてデスカム処理を行う（ステップＳ１３）。デスカム処理の条件は、例えば酸素流量を５０ｓｃｃｍ、圧力を１Ｐａ、ＲＦを５０Ｗとする。デスカム処理により、突起物Ａ１，Ｃ２の先端側において、絶縁層２１上にわずかにレジスト層が形成されている場合であっても、これを除去することができる。また、レジスト層２２の厚さの微調整を行うこともできる。

次に、例えばフッ酸を用いることにより、レジスト層２２をマスクとして絶縁層２１を選択的にエッチングする（ステップＳ１４）。これにより、図５（ｃ）に示すように、絶縁層２１のうち、レジスト層２２から露出する突起物Ａ１，Ｃ２の先端側を覆っていた部分が除去される。

絶縁層２１の選択エッチングを行った後、例えばアセトンなどの有機溶剤を用いることにより、図６（ａ）に示すように、絶縁層２１上のレジスト層２２を除去する（ステップＳ１５）。レジスト層２２を除去した後、残った絶縁層２１をマスクとして突起物のエッチングを行う（ステップＳ１６）。これにより、図６（ｂ）に示すように、レジスト層２２の厚さよりも高い突起物Ａ１，Ｃ２がそれぞれ除去される。

突起物のエッチングに用いるエッチャントとしては、例えば臭素メチルアルコールが用いられる。また、塩酸系エッチャント（ＨＣｌ：Ｈ２Ｏ＝１：１）と硫酸系エッチャント（Ｈ２ＳＯ４：Ｈ２Ｏ２：Ｈ２Ｏ＝５：１：４０）とを交互に用いるようにしてもよい。この後、再びフッ酸を用いることにより、図６（ｃ）に示すように、キャップ層５の表面に残った絶縁層２１を除去する（ステップＳ１７）。

ステップＳ１１〜Ｓ１７では、レジスト層２２の厚さよりも高い突起物Ａ１，Ｃ２のみが選択的に除去される。残った突起物Ａ２，Ｃ１については、ステップＳ１２で形成するレジスト層２２の厚さを３μｍよりも小さくするようにして、上述したステップＳ１１〜Ｓ１７の工程を繰り返すことによって除去できる。

以上説明したように、上述した半導体光素子の製造方法では、表面処理工程において、エッチングによってキャップ層５の表面から除去される突起物は、キャップ層５の表面に形成されたレジスト層２２の厚さよりも高い突起物Ａ１，Ｃ２に限定される。したがって、形成するレジスト層２２の厚さに基づいて、除去可能な突起物の高さを予め把握できるので、過不足のないエッチングによって、キャップ層５の表面から突出する突起物を適切に除去することが可能となる。

レジスト層２２の厚さを変えながらステップＳ１１〜Ｓ１７を繰り返すことにより、ウエハの不必要なエッチングを防止しつつ、突起物をより完全に除去できる。突起物の除去により、フォトリソグラフィーで用いるマスクに突起物が当たって、ウエハにクラックが生じたり、砕けた突起物が半導体層の表面に飛散したりすることを抑止できる。

また、この半導体光素子の製造方法では、スピンナでレジスト層２２を塗布しているので、突起物Ａ１，Ｃ２の先端側にはレジスト層２２が殆ど塗布されず、突起物Ａ１，Ｃ２の先端側をレジスト層２２から容易に露出させることができる。このことは、レジスト層２２を塗布した後のデスカム処理によってより確実なものとなる。また、この半導体光素子の製造方法では、キャップ層５とレジスト層２２との間に絶縁層２１を介在させているので、ウエハのエッチング耐性が確保されている。これにより、突起物の除去に用いるエッチャントの選択幅が拡がることとなる。

続いて、表面処理工程の変形例について説明する。

図７は、変形例に係る表面処理工程の詳細を示す工程図である。また、図８は、図７に示した表面処理工程における半導体層の表面状態を模式的に示した図である。

まず、キャップ層５の表面全体に、例えばノボラック系のレジスト層３１をスピンナによって塗布する（ステップＳ２１）。レジスト層２２の厚さは、例えば５μｍ程度とする。これにより、図８（ａ）に示すように、突起物Ａ１，Ａ２，Ｃ１，Ｃ２のうち、レジスト層２２の厚さよりも高い突起物Ａ１，Ｃ２の先端側は、レジスト層２２から露出し、レジスト層２２の厚さよりも低い突起物Ａ２，Ｃ１は、レジスト層２２に埋没する。

レジスト層２２を形成した後、例えば平行平板型ＲＩＥを用いてデスカム処理を行う（ステップＳ２２）。デスカム処理の条件は、例えば酸素流量を５０ｓｃｃｍ、圧力を１Ｐａ、ＲＦを５０Ｗとする。デスカム処理により、突起物Ａ１，Ｃ２の先端側において、絶縁層２１上にわずかにレジスト層が形成されている場合であっても、これを除去することができる。また、レジスト層２２の厚さの微調整を行うこともできる。

次に、レジスト層２２をマスクとして突起物のエッチングを行う（ステップＳ２３）。これにより、図８（ｂ）に示すように、レジスト層２２の厚さよりも高い突起物Ａ１，Ｃ２がそれぞれ除去される。突起物のエッチングに用いるエッチャントとしては、例えば塩酸系エッチャント（ＨＣｌ：Ｈ２Ｏ＝１：１）が用いられる。この後、例えばアセトンなどの有機溶剤を用いることにより、図８（ｃ）に示すように、キャップ層５の表面に残ったレジスト層２２を除去する（ステップＳ２４）。

ステップＳ２１〜Ｓ２４では、レジスト層２２の厚さよりも高い突起物Ａ１，Ｃ２のみが選択的に除去される。残った突起物Ａ２，Ｃ１については、ステップＳ２１で形成するレジスト層２２の厚さを３μｍよりも小さくするようにして、上述したステップＳ２１〜Ｓ２４の工程を繰り返すことによって除去できる。

このような表面処理工程においても、エッチングによってキャップ層５の表面から除去される突起物は、キャップ層５の表面に形成されたレジスト層２２の厚さよりも高い突起物Ａ１，Ｃ２に限定される。したがって、形成するレジスト層２２の厚さに基づいて、除去可能な突起物の高さを予め把握できるので、過不足のないエッチングによって、キャップ層５の表面から突出する突起物を適切に除去できる。

レジスト層２２の厚さを変えながらステップＳ２１〜Ｓ２４を繰り返すことにより、ウエハの不必要なエッチングを防止しつつ、突起物のより完全な除去を行うことができる。突起物の除去により、フォトリソグラフィーで用いるマスクに突起物が当たって、ウエハにクラックが生じたり、砕けた突起物が半導体層の表面に飛散したりすることを抑止できる。

本発明は、上記実施形態に限られるものではない。例えば上記実施形態では、１ｓｔエピタキシャル成長工程の後に表面処理工程を行っているが、同様の表面処理工程を３ｒｄエピタキシャル成長工程の後に更に行うようにしても良い。また、製造工程の簡略化の観点から、レジスト層の厚さを変えた繰り返しの表面処理工程は必ずしも行う必要はなく、デスカム処理を省略してもよい。

本発明の一実施形態に係る半導体光素子の製造方法を示す工程図である。 図１に示した製造方法における半導体光素子の製造過程を示す図である。 図２の後続の過程を示す図である。 表面処理工程の詳細を示す工程図である。 図４に示した表面処理工程における半導体層の表面状態を模式的に示す図である。 図５の後続の表面状態を模式的に示す図である。 変形例に係る表面処理工程の詳細を示す工程図である。 図７に示した表面処理工程における半導体層の表面状態を模式的に示す図である。

符号の説明

１…半導体基板、３…活性層、５…キャップ層、２１…絶縁層、２２…レジスト層、Ａ１，Ａ２，Ｂ１，Ｂ２，Ｃ１，Ｃ２…突起物。

Claims (5)

1. 半導体基板の一面側に複数層の半導体層をエピタキシャル成長させる半導体層成長工程と、
   前記半導体層の最表面から突出する突起物の先端側が露出するように、前記最表面に所定厚さのマスク層を形成するマスク層形成工程と、
   前記マスク層を用いることにより、前記突起物を所定のエッチャントでエッチングする突起物除去工程と、
   前記突起物をエッチングした後、前記マスク層を前記最表面から除去するマスク層除去工程とを備えたことを特徴とする半導体光素子の製造方法。
2. 前記マスク層形成工程は、前記半導体層の前記最表面に所定厚さのレジスト層をスピンナで塗布する工程を備え、
   前記突起物除去工程において、前記レジスト層をマスク層として前記突起物を所定のエッチャントでエッチングすることを特徴とする請求項１記載の半導体光素子の製造方法。
3. 前記マスク層形成工程は、
   前記突起物を覆うように前記半導体層の前記最表面に絶縁層を形成する工程と、
   前記絶縁層に覆われた前記突起物の先端側が露出するように、前記絶縁層上に所定厚さのレジスト層をスピンナで塗布する工程と、
   前記レジスト層をマスクとして前記絶縁層をエッチングし、前記突起物の先端側を前記絶縁層から露出させる工程とを備え、
   前記突起物除去工程において、前記レジスト層を除去した後、前記絶縁層をマスク層として前記突起物を所定のエッチャントでエッチングすることを特徴とする請求項１記載の半導体光素子の製造方法。
4. 前記マスク層形成工程は、前記レジスト層を形成した後、前記突起物の先端側をデスカム処理する工程を更に備えたことを特徴とする請求項２又は３記載の半導体光素子の製造方法。
5. 前記最表面に形成する前記マスク層の厚さを段階的に小さくしながら、前記マスク層形成工程、前記突起物除去工程、及び前記マスク層除去工程を複数回繰り返すことを特徴とする請求項１〜４のいずれか一項記載の半導体光素子の製造方法。

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