JP2013016651A - 半導体光素子の製造方法 - Google Patents

Abstract

【課題】過剰なエッチングを抑制するとともに半導体表面の突起物を除去する半導体光素子の製造方法を提供する。
【解決手段】半導体光素子の製造方法は、エッチストップ層１３及び複数の半導体層を含み、半導体光素子のための半導体積層１０を半導体基板１１の主面１１ａにエピタキシャル成長させる半導体積層成長工程と、半導体積層１０の最表面から突出する突起物の先端部が露出するように、最表面にマスク層を形成するマスク層形成工程と、マスク層を用いて、ウェットエッチングにより突起物をエッチングするウェットエッチング工程と、ウェットエッチングの後に、ドライエッチングにより突起物を除去するドライエッチング工程と、突起物を除去した後に、最表面からマスク層を除去するマスク層除去工程と、マスク層を除去した後に、半導体積層１０に半導体光素子のための加工を行う加工工程と、を備えている。
【選択図】図７

Description

本発明は、半導体光素子の製造方法に関する。

半導体光素子を構成する各半導体層の形成には、有機金属気相成長法（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）といった結晶成長が広く用いられている。このような結晶成長では、成長炉の内壁等に付着した生成物などに起因して、突起物が半導体層の表面に発生する場合がある。半導体層の表面に突起物が存在すると、リソグラフィで用いるマスクに突起物が当たり、パターン異常、ウェハークラック、及び砕けた突起物の飛散による半導体表面汚染が生じ得る。これに対し、下記の特許文献１に記載の半導体光素子の製造方法では、半導体層の表面に絶縁層を形成して、レジストを塗布している。そして、セルフアラインにより突起物を露出させ、ウェットエッチングにより突起物を除去している。

特開２００８−３００６５０号公報

上記特許文献１に記載の半導体光素子の製造方法では、エッチングが深くなりすぎる虞がある。また、エッチングが深くなりすぎると、レジストの塗布にムラが生じ、後工程においてパターン不良が発生する虞がある。また、上記特許文献１に記載のエッチャントでは溶解できない成分が突起物に含まれていることがあり、ウェットエッチング後に殻状の突起物が残ることがある。

そこで本発明は、このような問題点を解決するためになされたものであって、過剰なエッチングを抑制するとともに半導体表面の突起物を除去することが可能な半導体光素子の製造方法を提供することを目的とする。

本発明の半導体光素子の製造方法は、（ａ）エッチストップ層及び複数の半導体層を含み、半導体光素子のための半導体積層を基板の主面にエピタキシャル成長させる半導体積層成長工程と、（ｂ）半導体積層の最表面から突出する突起物の先端部が露出するように、最表面にマスク層を形成するマスク層形成工程と、（ｃ）マスク層を用いて、ウェットエッチングにより突起物をエッチングするウェットエッチング工程と、（ｄ）ウェットエッチングの後に、ドライエッチングにより突起物を除去するドライエッチング工程と、（ｅ）突起物を除去した後に、最表面からマスク層を除去するマスク層除去工程と、（ｆ）マスク層を除去した後に、半導体積層に半導体光素子のための加工を行う加工工程と、を備えている。

この半導体光素子の製造方法によれば、ウェットエッチングに加えてドライエッチングにより突起物の除去を行うため、ウェットエッチングの後に殻状の突起物が残ったとしても、ドライエッチングにより除去することができる。また、エッチストップ層を設けることにより、ウェットエッチング及びドライエッチングの進行をエッチストップ層において抑制することができ、過剰なエッチングを抑制できる。

本発明の半導体光素子の製造方法においては、マスク層形成工程は、突起物の先端部及び側面と半導体層の最表面とに絶縁層を形成する絶縁層形成工程と、突起物の先端部を露出させるように絶縁層にレジストを塗布してレジスト層を形成するレジスト塗布工程と、レジスト層を用いて、突起物の先端部及び側面から絶縁層の部分を除去してマスク層を形成する絶縁層選択除去工程と、を備えることが好ましい。この半導体光素子の製造方法によれば、レジスト層をマスクとして、突起物の先端部及び側面に形成された絶縁層を選択的に除去して、マスク層を形成することができる。

本発明の半導体光素子の製造方法においては、絶縁層選択除去工程において、絶縁層の開口部が突起物より大きくなるように、絶縁層を除去することが好ましい。この半導体光素子の製造方法によれば、ドライエッチングにより突起物の周囲の半導体層とともにウェットエッチングの後に残る殻状の突起物を除去することができる。

本発明の半導体光素子の製造方法においては、エッチストップ層は、Ａｌを含むＩＩＩ−Ｖ族化合物半導体層からなることが好ましい。このエッチストップ層では、例えば、炭化水素及び水素を含む混合ガスによるドライエッチングのエッチレートが他の半導体層と比較して小さくなる。このため、ドライエッチングによるエッチングの進行を抑制することができ、過剰なエッチングを抑制できる。

本発明の半導体光素子の製造方法においては、ウェットエッチングでは、エッチャントとしてリン酸過酸化水素水と塩酸酢酸とが用いられることが好ましい。この半導体光素子の製造方法によれば、ウェットエッチングのエッチャントとしてリン酸過酸化水素水と塩酸酢酸とが用いられることにより、突起物の内側を確実に除去することができる。

本発明の半導体光素子の製造方法においては、ドライエッチングでは、エッチャントとして炭化水素及び水素を含む混合ガスが用いられることが好ましい。このドライエッチングでは、エッチストップ層のエッチングレートは他の半導体層のエッチレートより小さい。このため、ドライエッチングの進行がエッチストップ層で抑制され、過剰なエッチングを抑制できる。

本発明の半導体光素子の製造方法においては、マスク層の厚さは、２００ｎｍ〜５００ｎｍであることが好ましい。この半導体光素子の製造方法によれば、ドライエッチングにより絶縁層が消失してしまうことを抑制でき、半導体層がエッチングされることを抑制できる。また、絶縁層選択除去工程において形成される絶縁層の開口部が大きくなりすぎて突起物の周囲の半導体層が過剰にエッチングされることを抑制できる。

本発明の半導体光素子の製造方法においては、エッチストップ層の厚さは、１００ｎｍ〜５００ｎｍであることが好ましい。この半導体光素子の製造方法によれば、エッチストップ層の下の層がエッチングされるのを防ぐことができる。

本発明によれば、過剰なエッチングを抑制するとともに半導体表面の突起物を除去することができる。

本実施形態に係る半導体光素子の製造方法を示す工程図である。 図１の製造方法における半導体光素子の製造過程を示す図である。 図２の後続の過程を示す図である。 表面処理工程の詳細を示す工程図である。 図４の表面処理工程における半導体層の表面状態を模式的に示す図である。 図５の後続の表面状態を模式的に示す図である。 図６の後続の表面状態を模式的に示す図である。

以下、添付図面を参照して本発明の実施の形態を詳細に説明する。可能な場合には、同一の要素には同一の符号を付す。

図１は、本実施の形態に係る半導体光素子の製造方法を示す工程図である。図２〜図３は、半導体光素子の製造過程を模式的に示した図である。図１に示されるように、半導体光素子の製造方法は、１ｓｔエピタキシャル成長工程（半導体積層成長工程）Ｓ０１と、表面処理工程Ｓ０２と、半導体メサ部形成工程Ｓ０３と、２ｎｄエピタキシャル成長工程Ｓ０４と、３ｒｄエピタキシャル成長工程Ｓ０５と、絶縁層形成工程Ｓ０６と、電極形成工程Ｓ０７とによって構成されている。

１ｓｔエピタキシャル成長工程Ｓ０１では、図２の（ａ）に示されるように、導電型がｎ型のＩｎＰからなる半導体基板１１の主面１１ａに、半導体積層１０を成長炉内でエピタキシャル成長させる。半導体積層１０は、少なくともエッチストップ層１３、下部クラッド層１４、活性層１５及び上部クラッド層１６を含んでいる。本実施形態では、半導体積層１０は、導電型がｎ型のＩｎＰからなるバッファ層１２と、導電型がｎ型のＡｌＩｎＧａＡｓ又はＡｌＩｎＡｓＰからなるエッチストップ層１３と、導電型がｎ型のＩｎＰからなる下部クラッド層１４と、ＩｎＧａＡｓＰからなる活性層１５と、導電型がｐ型のＩｎＰからなる上部クラッド層１６と、導電型がｐ型のＧａＩｎＡｓからなるキャップ層１７とを含み、主面１１ａの法線軸ＮＶに沿って順に配列されている。このエピタキシャル成長には、例えばＭＯＣＶＤ法が用いられる。なお、エッチストップ層１３の厚さは、例えば１００ｎｍ〜５００ｎｍ程度である。

表面処理工程Ｓ０２では、１ｓｔエピタキシャル成長工程Ｓ０１で形成した半導体積層１０の最表面であるキャップ層１７の表面処理を行う。図２の（ａ）には示されていないが、１ｓｔエピタキシャル成長工程Ｓ０１において、成長炉の内壁等に付着したＧａ、Ｉｎ、Ａｓ、Ｐ及びこれらの結合物に起因する突起物（フレーク）が各半導体層の表面に発生する場合がある。また、フレーク上に更に半導体層が積層されていくと、フレークを核とする突起物が異常成長することもある（図５の（ａ）参照）。半導体積層１０の表面に突起物が存在すると、後述の半導体メサ部形成工程Ｓ０３において、リソグラフィで用いるマスクに突起物が当たり、パターン異常、ウェハークラック、及び砕けた突起物の飛散による半導体積層１０の表面汚染が生じ得る。そこで、表面処理工程Ｓ０２では、キャップ層１７の表面処理により、下部クラッド層１４、活性層１５、上部クラッド層１６及びキャップ層１７に発生した突起物を除去する。表面処理工程Ｓ０２の詳細は後述する。

半導体メサ部形成工程Ｓ０３では、キャップ層１７の表面に例えばＳｉＮからなる絶縁層１８を積層し、リソグラフィにより、絶縁層１８を幅３μｍ程度のストライプ状に形成する。そして、ストライプ状の絶縁層１８をマスクとして、例えば臭素メチルアルコールなどを用いたウェットエッチングを行うことにより、図２の（ｂ）に示されるように、半導体メサ部２０を形成する。

２ｎｄエピタキシャル成長工程Ｓ０４では、図２の（ｃ）に示されるように、例えばＭＯＣＶＤ法により、半導体メサ部２０の側面を覆うように、導電型がｐ型のＩｎＰからなる埋込層２１、導電型がｎ型のＩｎＰからなる埋込層２２、導電型がｐ型のＩｎＰからなる埋込層２３を順次形成する。この埋込層２１、埋込層２２及び埋込層２３により、半導体メサ部２０の埋め込みが行われ、素子の平坦化がなされる。

３ｒｄエピタキシャル成長工程Ｓ０５では、図３の（ａ）に示されるように、例えばＭＯＣＶＤ法により、半導体メサ部２０及び埋込層２３の上面に、導電側がｐ型のＩｎＰからなるクラッド層３１と、導電型がｐ型のＩｎＧａＡｓからなるコンタクト層３２とを順次形成する。

絶縁層形成工程Ｓ０６では、コンタクト層３２の上面に、例えばＳｉＯ_２からなる絶縁層３３を形成する。また、絶縁層３３の表面にレジスト層を形成する。そして、このレジスト層をマスクとして図３の（ｂ）に示されるように、絶縁層３３に幅３μｍ程度のストライプ状の開口部３３ａを形成する。コンタクト層３２の上面は、この開口部３３ａを介して、絶縁層３３から露出している。

電極形成工程Ｓ０７では、図３の（ｃ）に示されるように、開口部３３ａ及び絶縁層３３を覆うようにして表面電極３４を形成する。また、半導体基板１１の裏面１１ｂを研磨した後、裏面１１ｂに裏面電極３５を形成する。

続いて、上述の表面処理工程Ｓ０２について、更に詳細に説明する。

図４は、表面処理工程Ｓ０２の詳細を示す工程図である。また、図５〜図７は、表面処理工程Ｓ０２における半導体層の表面状態を模式的に示した図である。図５の（ａ）は、図２の（ａ）に示された半導体積層１０の断面を模式的に示す図である。図５の（ａ）に示されるように、キャップ層１７の表面には、キャップ層１７の表面に付着した突起物Ａ１及び突起物Ａ２と、下部クラッド層１４の表面に付着した突起物を核としてキャップ層１７の表面を超えて成長した突起物Ｂ１及び突起物Ｂ２とが存在する。なお、突起物は、下部クラッド層１４及びキャップ層１７に限られず、活性層１５及び上部クラッド層１６の表面に付着する場合もある。この突起物Ａ１のキャップ層１７の表面からの高さＨ１及び突起物Ｂ１のキャップ層１７の表面からの高さＨ３は、例えば２０μｍであり、突起物Ａ２のキャップ層１７の表面からの高さＨ２及び突起物Ｂ２のキャップ層１７の表面からの高さＨ４は、例えば３μｍである。これらの突起物のキャップ層１７の表面からの高さは、１μｍ〜３０μｍ程度である。なお、図５〜図７では、キャップ層１７の表面上に存在する突起物を同一断面上に模式的に示しているが、実際の半導体光素子では、突起物はキャップ層１７上に点在し、３個／ｃｍ^２程度で存在する。

まず、突起物Ａ１，Ａ２，Ｂ１，Ｂ２の表面（先端部及び側面）、並びにキャップ層１７の表面に、絶縁層４１を形成する（絶縁層形成工程Ｓ１１）。この絶縁層４１は、例えばＳｉＮからなり、その厚さは例えば２００ｎｍ〜５００ｎｍである。これにより、図５の（ｂ）に示されるように、各突起物Ａ１，Ａ２，Ｂ１，Ｂ２は、絶縁層４１によって覆われる。

次に、例えばノボラック系のレジストＲをスピンコータを用いて絶縁層４１の表面に塗布する（レジスト塗布工程Ｓ１２）。絶縁層４１の表面に塗布されたレジストＲは、キャップ層１７の表面に形成された絶縁層４１の上面においてレジスト層４２を形成し、その厚さは、０．５μｍ〜２μｍ程度であって、例えば１μｍ程度である。また、図５の（ｃ）に示されるように、レジスト層４２の厚さよりも高い突起物Ａ２，Ｂ１，Ｂ２の先端部では、レジストＲが浅膜化する。レジスト層４２の厚さよりも高い突起物Ａ１のように突起物の先端部がレジストＲから露出する場合もある。

レジスト層４２を形成した後、例えば平行平板型ＲＩＥ（Reactive Ion Etching）を用いてデスカム（Ｏ_２アッシング）処理を行う（デスカム工程Ｓ１３）。このデスカム処理の条件は、例えば酸素流量を５０ｓｃｃｍ、圧力を１Ｐａ、ＲＦパワーを５０Ｗとする。これにより、図６の（ａ）に示されるように、突起物Ａ１，Ａ２，Ｂ１，Ｂ２の先端部及び側面において、絶縁層４１上にわずかにレジストＲが形成されている場合であっても、これを除去することができる。その結果、各突起物のボトムサイズＷと略同一の開口部４２ａ，４２ｂ，４２ｃ，４２ｄがレジスト層４２に形成される。ここで、突起物のボトムサイズＷとは、キャップ層１７の表面において、突起物が占める面積を意味する。また、デスカム処理によりレジスト層４２の厚さの微調整を行うこともできる。

次に、例えばフッ酸を用いることにより、レジスト層４２をマスクとして絶縁層４１を選択的にエッチングする（絶縁層選択除去工程Ｓ１４）。この際、レジスト層４２とキャップ層１７との間まで絶縁層４１をエッチングして、絶縁層４１の開口部４１ａ，４１ｂ，４１ｃ，４１ｄがそれぞれ突起物Ａ１，Ａ２，Ｂ１，Ｂ２のボトムサイズよりも大きくなるようにする。さらに、例えばフッ酸を用いてオーバーエッチングする。これにより、各突起物の周囲において、レジスト層４２の下部までエッチング液が浸入し、アンダーカットが生じる。そして、レジスト層４２の下部において、各突起物の周囲からエッチングが進行する。これにより、図６の（ｂ）に示されるように、絶縁層４１のうち突起物Ａ１，Ａ２，Ｂ１，Ｂ２の先端部及び側面に形成された部分がエッチングされて、突起物Ａ１，Ａ２，Ｂ１，Ｂ２の先端部が露出する。

絶縁層４１の選択エッチングを行った後、例えばアセトン等の有機溶剤を用いることにより、図６の（ｃ）に示されるように、絶縁層４１上のレジスト層４２を除去する（レジスト除去工程Ｓ１５）。以上の絶縁層形成工程Ｓ１１〜レジスト除去工程Ｓ１５により、キャップ層１７の表面から突出する突起物Ａ１，Ａ２，Ｂ１，Ｂ２の先端部が露出するように、マスク層（絶縁層４１）がキャップ層１７の表面に形成される（マスク層形成工程）。

次に、絶縁層４１をマスク層として、突起物に対しウェットエッチングを行う（ウェットエッチング工程Ｓ１６）。このとき、ウェットエッチングがエッチストップ層１３で止まるように選択性のエッチャントを用いる。以下に、ウェットエッチングの具体例を示す。
（Ｓ１６−１）リン酸過酸化水素水（Ｈ_３ＰＯ_４：Ｈ_２Ｏ_２＝５：１）をエッチャントとして用いて、突起物をエッチングする。このリン酸過酸化水素水はＩｎＧａＡｓを選択的に除去しＩｎＰは除去しない。
（Ｓ１６−２）塩酸酢酸（ＨＣｌ：ＣＨ_３ＣＯＯＨ＝１：４）をエッチャントとして用いて、突起物をエッチングする。この塩酸酢酸はＩｎＰを選択的に除去しＩｎＧａＡｓＰは除去しない。
（Ｓ１６−３）リン酸過酸化水素水（Ｈ_３ＰＯ_４：Ｈ_２Ｏ_２＝５：１）をエッチャントとして用いて、突起物をエッチングする。
（Ｓ１６−４）塩酸酢酸（ＨＣｌ：ＣＨ_３ＣＯＯＨ＝１：４）をエッチャントとして用いて、突起物をエッチングする。

上記工程Ｓ１６−１〜工程Ｓ１６−４の手順により突起物をエッチングする。なお、工程Ｓ１６−３において、硫酸系エッチャント（Ｈ_２ＳＯ_４：Ｈ_２Ｏ_２：Ｈ_２Ｏ＝５：１：４０）を用いてもよい。このウェットエッチングでは、突起物の組成及び形状に応じて、エッチングの深さはばらつくが、最も深くエッチングされた場合でもエッチストップ層１３で停止する。このウェットエッチングによって、各突起物がエッチングされ空洞化する。このとき、図７の（ａ）に示されるように、突起物Ｂ１，Ｂ２の内側はエッチングされるが、殻状の突起物Ｄ１，Ｄ２が残ってしまうことがある。これらの殻状の突起物Ｄ１，Ｄ２の周囲の半導体積層１０は、絶縁層４１をマスクとしてウェットエッチングによってエッチングされ、半導体積層１０の主面に開口面Ｐ_Ｗａ，Ｐ_Ｗｂ，Ｐ_Ｗｃ，Ｐ_Ｗｄが形成される。しかし、殻状の突起物Ｄ１，Ｄ２の除去はウェットエッチングでは困難である。

そこで、絶縁層４１をマスクとして、ドライエッチングを行う（ドライエッチング工程Ｓ１７）。このドライエッチングでは、ＩｎＰ層のエッチングレートよりも、Ａｌを含むＩＩＩ−Ｖ族化合物半導体層のエッチングレートが小さくなるようなエッチャントを用いる。例えば炭化水素及び水素を含む混合ガスがエッチャントとして用いられる。炭化水素及び水素を含む混合ガスをエッチャントとして用いた場合、ＩｎＰ層のエッチングレートよりも、Ａｌを含むＩＩＩ−Ｖ族化合物半導体層のエッチングレートが小さくなる。このドライエッチングは、例えばＩＣＰ−ＲＩＥ装置を用いて行われる。プロセス条件は、例えばガス流量比ＣＨ_４：Ｈ_２＝１：５、圧力２Ｐａ、ＩＣＰパワー４００Ｗ、バイアスパワー１５Ｗである。絶縁層４１の開口部４１ｃ，４１ｄは、それぞれ殻状の突起物Ｄ１，Ｄ２のボトムサイズよりも大きい。このため、ドライエッチングにより殻状の突起物Ｄ１，Ｄ２と同時に突起物周囲の半導体積層１０がエッチングされ、半導体積層１０の主面に開口面Ｐ_Ｄａ，Ｐ_Ｄｂ，Ｐ_Ｄｃ，Ｐ_Ｄｄが形成される。その結果、図７の（ｂ）に示されるように、殻状の突起物が除去される。

この後、図７の（ｃ）に示されるように、フッ酸を用いてキャップ層１７の表面に残った絶縁層４１を除去する（絶縁層除去工程（マスク層除去工程）Ｓ１８）。この絶縁層４１を除去した半導体積層体に対して、図１の半導体メサ部形成工程Ｓ０３以降の加工工程を実施し、半導体光素子のための加工を行う。

以上説明したように、上述した半導体光素子の製造方法では、１ｓｔエピタキシャル成長工程Ｓ０１において、エッチストップ層１３及び複数の半導体層を含む半導体積層１０を半導体基板１１の主面１１ａにエピタキシャル成長させている。そして、表面処理工程Ｓ０２において、ウェットエッチングによりキャップ層１７の表面から突出する突起物Ａ１，Ａ２，Ｂ１，Ｂ２をエッチングし、ウェットエッチング後に残った殻状の突起物Ｄ１，Ｄ２をドライエッチングにより除去している。この半導体光素子の製造方法によれば、ウェットエッチングに加えてドライエッチングにより突起物の除去を行うため、ウェットエッチングの後に殻状の突起物Ｄ１，Ｄ２が残ったとしても、ドライエッチングにより除去することができる。また、エッチストップ層１３を設けることにより、ウェットエッチング及びドライエッチングの進行をエッチストップ層１３において抑制することができ、主面１１ａの法線軸ＮＶ方向において過剰なエッチングを抑制できる。なお、エッチストップ層１３は、半導体積層１０に含まれる複数の半導体層の下に設けられる。

また、エッチストップ層１３は、ＡｌＩｎＧａＡｓ又はＡｌＩｎＡｓＰ等のＡｌを含むＩＩＩ−Ｖ族化合物半導体層からなる。また、ウェットエッチング工程Ｓ１６において、ウェットエッチングのエッチャントとして、リン酸過酸化水素水と塩酸酢酸とが用いられる。このため、エッチストップ層１３でウェットエッチングの進行を抑制することができ、過剰なウェットエッチングを抑制することができる。

また、ドライエッチング工程Ｓ１７において、ドライエッチングのエッチャントとして、炭化水素及び水素を含む混合ガスが用いられる。塩素又はヨウ化水素等のハロゲン系エッチャントを用いても殻状の突起物Ｄ１，Ｄ２を除去できるが、ハロゲン系エッチャントを用いた場合、Ａｌを含むエッチストップ層においてエッチングの進行を抑制することができないため、エッチングが過剰になってしまう虞がある。エッチングが過剰になると、後工程においてレジスト塗布ムラによるパターン不良等が生じる虞がある。これに対し、炭化水素及び水素を含む混合ガスをエッチャントとして用いることにより、ＩｎＰのエッチレートよりエッチストップ層１３のエッチレートを小さくすることができる。このため、エッチストップ層１３においてドライエッチングの進行が遅くなり、主面１１ａの法線軸ＮＶ方向において過剰なエッチングを抑制することが可能となる。

また、エッチストップ層１３の厚さは、１００ｎｍ〜５００ｎｍ程度としている。ドライエッチング工程Ｓ１７のドライエッチングは、ウェットエッチング工程Ｓ１６のウェットエッチングと比較して、エッチストップ層１３のエッチレートと他の半導体層のエッチレートとの差が大きくない。このため、エッチストップ層１３においてドライエッチングの進行を完全に止めることはできない。また、エッチストップ層１３を形成する際に、その厚さが大きいと、突起物が増加する虞がある。これに対し、エッチストップ層１３の厚さを１００ｎｍ〜５００ｎｍ程度とすることによって、突起物の増加を抑えるとともに、ドライエッチングによりエッチストップ層１３の下の層までエッチングされることを防止することができる。

また、絶縁層４１の厚さは、２００ｎｍ〜５００ｎｍ程度としている。絶縁層４１は、実際にはドライエッチング工程Ｓ１７のドライエッチングによってエッチングされている。このため、絶縁層４１がエッチングされて消失すると、半導体積層１０がエッチングされてしまう。また、絶縁層形成工程Ｓ１１において絶縁層４１の厚さを調整しておき、絶縁層選択除去工程Ｓ１４において、フッ酸によるエッチングによって半導体積層１０がエッチングされすぎないように開口部４１ａ，４１ｂ，４１ｃ，４１ｄの大きさを調整してもよい。これに対し、絶縁層４１の厚さを２００ｎｍ〜５００ｎｍ程度とすることによって、絶縁層選択除去工程Ｓ１４において半導体積層１０が過剰にエッチングされるのを抑制するとともに、ドライエッチング工程Ｓ１７のドライエッチングによって絶縁層４１の下の層がエッチングされるのを防止できる。

また、上述した半導体光素子の製造方法では、絶縁層選択除去工程Ｓ１４において、絶縁層４１の開口部４１ａ，４１ｂ，４１ｃ，４１ｄがそれぞれ突起物Ａ１，Ａ２，Ｂ１，Ｂ２のボトムサイズより大きくなるように、絶縁層４１のうち突起物Ａ１，Ａ２，Ｂ１，Ｂ２の先端部及び側面に形成された部分を除去している。これにより、炭化水素及び水素を含む混合ガスをエッチャントとして用いたドライエッチングを行う際に、絶縁層４１の開口部４１ａ，４１ｂ，４１ｃ，４１ｄを介して露出しているキャップ層１７及びその下に設けられた半導体層を、殻状の突起物Ｄ１，Ｄ２とともにエッチングすることができる。このため、ウェットエッチングの後に残った殻状の突起物Ｄ１，Ｄ２を、それらの周囲の半導体層とともに除去することができる。したがって、殻状の突起物Ｄ１，Ｄ２をドライエッチングにより直接エッチングすることに依存せずに、殻状の突起物Ｄ１，Ｄ２を確実に除去することが可能となる。

なお、本発明に係る半導体光素子の製造方法は上記実施形態に記載したものに限定されない。例えば上記実施形態では、１ｓｔエピタキシャル成長工程Ｓ０１の後に表面処理工程Ｓ０２を行っているが、同様の表面処理工程を３ｒｄエピタキシャル成長工程Ｓ０５の後に更に行うようにしてもよい。また、エッチストップ層１３は、バッファ層１２と下部クラッド層１４との間に限られず、許容できるエッチングの深さに応じた位置に設けられてもよい。

以上説明したように、本発明の実施形態によれば、過剰なエッチングを抑制するとともに半導体表面の突起物を除去することが可能な半導体光素子の製造方法を提供できる。

１０…半導体積層、１１…半導体基板（基板）、１１ａ…主面、１３…エッチストップ層、１４…下部クラッド層（半導体層）、１５…活性層（半導体層）、１６…上部クラッド層（半導体層）、１７…キャップ層（半導体層）、４１…絶縁層（マスク層）、４１ａ，４１ｂ，４１ｃ，４１ｄ…開口部、４２…レジスト層、Ａ１，Ａ２，Ｂ１，Ｂ２…突起物、Ｒ…レジスト。

Claims (8)

1. エッチストップ層及び複数の半導体層を含み半導体光素子のための半導体積層を基板の主面にエピタキシャル成長させる半導体積層成長工程と、
   前記半導体積層の最表面から突出する突起物の先端部が露出するように、前記最表面にマスク層を形成するマスク層形成工程と、
   前記マスク層を用いて、ウェットエッチングにより前記突起物をエッチングするウェットエッチング工程と、
   前記ウェットエッチングの後に、ドライエッチングにより前記突起物を除去するドライエッチング工程と、
   前記突起物を除去した後に、前記最表面から前記マスク層を除去するマスク層除去工程と、
   前記マスク層を除去した後に、前記半導体積層に前記半導体光素子のための加工を行う加工工程と、
   を備える半導体光素子の製造方法。
2. 前記マスク層形成工程は、
   前記突起物の先端部及び側面と前記最表面とに絶縁層を形成する絶縁層形成工程と、
   前記突起物の先端部を露出させるように前記絶縁層にレジストを塗布してレジスト層を形成するレジスト塗布工程と、
   前記レジスト層を用いて、前記突起物の先端部及び側面から前記絶縁層の部分を除去して前記マスク層を形成する絶縁層選択除去工程と、
   を備えることを特徴とする請求項１に記載の半導体光素子の製造方法。
3. 前記絶縁層選択除去工程において、前記絶縁層の開口部が前記突起物のボトムサイズより大きくなるように、前記絶縁層を除去することを特徴とする請求項２に記載の半導体光素子の製造方法。
4. 前記エッチストップ層は、Ａｌを含むＩＩＩ−Ｖ族化合物半導体層からなることを特徴とする請求項１〜請求項３のいずれか一項に記載の半導体光素子の製造方法。
5. 前記ウェットエッチングでは、エッチャントとしてリン酸過酸化水素水と塩酸酢酸とが用いられることを特徴とする請求項１〜請求項４のいずれか一項に記載の半導体光素子の製造方法。
6. 前記ドライエッチングでは、エッチャントとして炭化水素及び水素を含む混合ガスが用いられることを特徴とする請求項１〜請求項５のいずれか一項に記載の半導体光素子の製造方法。
7. 前記マスク層の厚さは、２００ｎｍ〜５００ｎｍであることを特徴とする請求項１〜請求項６のいずれか一項に記載の半導体光素子の製造方法。
8. 前記エッチストップ層の厚さは、１００ｎｍ〜５００ｎｍであることを特徴とする請求項１〜請求項７のいずれか一項に記載の半導体光素子の製造方法。

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