KR100670663B1 - 반도체 소자의 게이트 형성 방법 - Google Patents

Abstract

본 발명은 필드산화막에 의해 액티브 영역이 정의된 실리콘 기판 상에 배리어(barrier) 산화막을 형성하는 단계, 마스크 및 식각 공정에 의해, 실리콘이 성장되어야 하는 영역에만 상기 배리어 산화막을 선택적으로 제거하여, 상기 실리콘 기판의 일부를 노출시키는 단계, 상기 노출된 실리콘 기판에서만 단결정 실리콘을 선택적으로 성장시키는 단계, 실리콘을 성장시킨 후, 상기 배리어 산화막을 제거하는 단계, 상기 배리어 산화막이 제거된 결과물 상에 게이트 산화막을 형성하는 단계, 및 상기 게이트 산화막 상에 폴리실리콘막, 텅스텐막 및 하드마스크 물질막을 순차적으로 증착한 후, 마스크 및 식각 공정에 의해 게이트 패턴을 형성하는 단계를 포함하는 반도체 소자의 게이트 형성 방법을 제공함으로써, 게이트 채널 길이를 증가시키면서도 소자의 안정적인 전기적 특성을 확보할 수 있어, 제조 수율을 향상시킬 수 있다.

게이트, 실리콘, 에피택셜성장, 혼(horn), 첨점

Description

반도체 소자의 게이트 형성 방법{METHOD OF FORMING GATE FOR SEMICONDUCTOR DEVICE}

도 1은 뿔모양 프로파일(horn profile)이 발생된 부분을 주사 전자 현미경(Scanning Electron Microscope: SEM)으로 관찰한 사진.

도 2는 첨점 프로파일이 발생된 부분을 SEM으로 관찰한 사진.

도 3a 내지 도 3g는 본 발명의 일 실시예에 따른 반도체 소자의 게이트 형성 방법을 설명하기 위한 일련의 공정 단면도.

* 도면의 주요부분에 대한 부호의 설명

10: 실리콘 기판 11: 필드산화막

12: 배리어 산화막 13: 포토레지스트 패턴

14: 게이트 산화막 15: 폴리실리콘막

16: 텅스텐막 17: 하드마스크 물질막

본 발명은 반도체 소자 제조 공정 중 게이트 형성 방법에 관한 것으로, 특히, 채널 길이를 증가시킴으로써 반도체 소자의 리프레시(refresh) 특성을 향상시키는 방법에 관한 것이다.

최근, 반도체 소자가 점점 고집적화되어 디자인룰(desigh rule)이 감소됨에 따라, 구조적으로 게이트 채널 길이가 감소되어 리프레시 특성이 점점 저하되고 있다. 리프레시 특성을 향상시키기 위해서는 게이트 채널 길이를 증가시켜야 하는데, 게이트 채널 길이를 확보하기 위한 종래기술로는, 게이트가 형성될 부분의 액티브 영역을 트렌치(trench)로 식각하는 리세스형 게이트(recessed gate) 형성 방법과 액티브 영역의 스토리지 노드(storage node)를 식각하는 스타형 게이트(star gate) 형성 방법 등이 있다.

그러나, 리세스형 게이트 형성 방법은, 액티브 영역과 수직 방향의 단면을 보면, 필드산화막(FOX: field of oxide)와 인접한 부분의 액티브 영역이 식각되지 않고 뾰족하게 남아있는 뿔모양 프로파일 또는 혼(horn)이 필연적으로 발생하게 된다(도 1 참조). 또한, 스타형 게이트 형성 방법은, 식각된 액티브 영역의 스토리지 노드에 첨점이 발생하게 된다(도 2 참조). 이와 같은 뿔모양 프로파일 및 첨점 프로파일은 반도체 소자 동작시 전계(electric field) 집중에 의한 소자의 전기적 특성 열화를 유발하기 때문에, 소자 동작에 치명적인 영향을 미친다.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 게이트 채널 길이를 증가시키면서도 전기적 특성 열화를 방지할 수 있는 반도체 소자의 게이트 형성 방법을 제공하는데 그 목적이 있다.

상기의 목적을 달성하기 위해 본 발명은, 필드산화막에 의해 액티브 영역이 정의된 실리콘 기판 상에 배리어(barrier) 산화막을 형성하는 단계, 마스크 및 식각 공정에 의해, 실리콘이 성장되어야 하는 영역에만 상기 배리어 산화막을 선택적으로 제거하여, 상기 실리콘 기판의 일부를 노출시키는 단계, 상기 노출된 실리콘 기판에서만 단결정 실리콘을 선택적으로 성장시키는 단계, 실리콘을 성장시킨 후, 상기 배리어 산화막을 제거하는 단계, 상기 배리어 산화막이 제거된 결과물 상에 게이트 산화막을 형성하는 단계, 및 상기 게이트 산화막 상에 폴리실리콘막, 텅스텐막 및 하드마스크 물질막을 순차적으로 증착한 후, 마스크 및 식각 공정에 의해 게이트 패턴을 형성하는 단계를 포함하는 반도체 소자의 게이트 형성 방법을 제공한다.

본 발명에 따르면, 실리콘 기판의 액티브 영역 상에 실리콘 단결정을 일정 높이로 성장시킨 후, 그 위에 게이트를 형성함으로써, 게이트 채널 길이를 증가시키면서도 소자의 안정적인 전기적 특성을 확보할 수 있다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도 3a 내지 도 3g는 본 발명의 일 실시예에 따른 반도체 소자의 게이트 형성 방법을 설명하기 위한 일련의 공정 단면도이다.

먼저, 도 3a에 도시된 바와 같이, 소자분리(isolation) 공정을 진행하여 필드산화막(11)에 의해 액티브 영역이 정의된 실리콘 기판(10) 상에 열산화(thermal oxidation) 공정으로 배리어 산화막(12)을 형성한다. 여기서, 배리어 산화막(12)은 후속하여 진행될 실리콘 에피택셜 성장(epitaxial growth)시 불필요한 영역의 실리콘 성장을 방지하기 위한 배리어 역할을 하는 박막으로서, 실리콘산화막(SiO₂)을 이용하며, 100Å이하의 두께를 갖는다.

그 다음, 도 3b에 도시된 바와 같이, 실리콘이 성장되어야 할 영역에만 선택적으로 노출시키기 위한 라인 타입 마스크(line type mask)를 이용하여 포토레지스트 패턴(13)을 형성한다.

그 다음, 도 3c에 도시된 바와 같이, 등방성 식각이 용이한 건식 식각을 이용하여 실리콘 기판(10)의 노출된 액티브 영역에 존재하는 배리어 산화막(12)만을 선택적으로 제거한다. 이 때, 건식 식각은 실리콘을 식각하지 않으면서, 산화막만을 선택적으로 식각할 수 있는 가스 조합을 적용한다.

그 다음, 도 3d에 도시된 바와 같이, 포토레지스트 패턴(13)을 제거한다.

그 다음, 도 3e에 도시된 바와 같이, 에피택셜 성장법을 이용하여 단결정 실리콘을 성장시킨다. 이 때, 실리콘 성장이 일어나야 하는 영역의 실리콘 기판(10) 은 노출되어 있고, 실리콘 성장이 일어나지 않아야 하는 영역의 실리콘 기판(10)은 배리어 산화막(12)으로 덮여 있으므로, 실리콘 기판(10)의 노출된 영역('A')에서만 선택적으로 실리콘이 성장하게 된다. 또한, 실리콘 기판(10)을 식각할 필요가 없으므로 스토리지 노드에 첨점 프로파일이 발생하지 않는다. 또한, 실리콘 성장시, 성장 시간을 조절하여 실리콘 성장 높이를 조절하고, 이로써 채널 길이를 조절한다.

그 다음, 도 3f에 도시된 바와 같이, 습식 화학물을 이용하여 배리어 산화막(12)을 제거한다. 여기서, 습식 화학물로는, 산화막 식각 속도가 비교적 느려서 공정 제어가 용이한 BOE(Buffered Oxide Etchant) 용액 또는 HF 희석 용액을 사용하고, 후속하여 형성될 게이트 산화막(도 3g의 14)의 균일성 및 질을 향상시키기 위해 배리어 산화막(12)을 습식 화학물에 담궈서 완전히 제거한 후 산화 공정을 진행한다.

그 다음, 도 3g에 도시된 바와 같이, 배리어 산화막(12)이 제거된 결과물 상에 게이트 절연막 예를 들면, 게이트 산화막(14)을 형성하고, 게이트 산화막(14) 상부에 게이트 물질막으로서 폴리실리콘막(15)과 텅스텐막(16)을 순차적으로 증착한 후, 텅스텐막(16) 상부에 하드마스크 물질막(17)을 증착한다. 그러고 나서, 마스크 및 식각 공정에 의해 하드마스크 물질막(17), 텅스텐막(16) 및 폴리실리콘막(15)을 순차적으로 식각하여 게이트 패턴을 형성한다. 그 결과, 도면의 'B' 부분으로부터 알 수 있는 바와 같이, 소자분리식각시 형성한 상부 라운딩 프로파일(top rounding profile)이 그대로 유지되어, 첨점 프로파일이 발생하지 않는다.

본 실시예에 의하면, 리세스형 게이트 형성 방법 및 스타형 게이트 형성 방 법에서 문제가 되었던 "혼(horn: 실리콘 기판의 액티브 영역 측벽에 잔류하는 뿔모양의 실리콘)" 발생을 원천적으로 방지하기 위해 실리콘 기판의 액티브 영역을 트렌치 식각하는 대신, 액티브 영역 상에 실리콘 단결정을 일정 높이로 성장시킨 후, 그 위에 게이트를 형성함으로써, 결과적으로 채널 길이를 증가시킬 수 있다. 또한, 채널 길이 확보로 인해 리프레시 안정화와 같은 소자의 전기적 특성 향상을 달성할수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

전술한 본 발명은, 실리콘 기판의 액티브 영역 상에 실리콘 단결정을 일정 높이로 성장시킨 후, 그 위에 게이트를 형성함으로써, 결과적으로 채널 길이를 증가시킬 수 있고, 채널 길이 확보로 인해 리프레시 안정화와 같은 소자의 전기적 특성 향상을 달성할 수 있다.

Claims (7)

1. 필드산화막에 의해 액티브 영역이 정의된 실리콘 기판 상에 배리어(barrier) 산화막을 형성하는 단계;

   마스크 및 식각 공정에 의해, 실리콘이 성장되어야 하는 영역에만 상기 배리어 산화막을 선택적으로 제거하여, 상기 실리콘 기판의 일부를 노출시키는 단계;

   상기 노출된 실리콘 기판에서만 단결정 실리콘을 선택적으로 성장시키는 단계;

   실리콘을 성장시킨 후, 상기 배리어 산화막을 제거하는 단계;

   상기 배리어 산화막이 제거된 결과물 상에 게이트 산화막을 형성하는 단계; 및

   상기 게이트 산화막 상에 폴리실리콘막, 텅스텐막 및 하드마스크 물질막을 순차적으로 증착한 후, 마스크 및 식각 공정에 의해 게이트 패턴을 형성하는 단계

   를 포함하는 반도체 소자의 게이트 형성 방법.
2. 제1항에 있어서,

   상기 배리어 산화막 형성시, 후속 공정에서 배리어 산화막을 쉽게 제거하기 위해 상기 배리어 산화막을 열산화(thermal oxidation)를 이용하여 100Å이하의 박막으로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
3. 제1항에 있어서,

   상기 배리어 산화막의 제거는 습식 화학물을 이용하여 습식 식각하는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
4. 제3항에 있어서,

   상기 습식 화학물로는, 산화막 식각 속도가 비교적 느려서 공정 제어가 용이한 BOE(Buffered Oxide Etchant) 용액 또는 HF 희석 용액을 사용하는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
5. 제1항에 있어서,

   상기 게이트 산화막의 균일성 및 질을 향상시키기 위해 상기 배리어 산화막을 습식 화학물로 완전히 제거한 후 산화 공정을 진행하는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
6. 제1항에 있어서,

   상기 실리콘 성장시, 성장 시간을 조절하여 실리콘 성장 높이를 조절하고, 채널 길이를 조절하는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
7. 제6항에 있어서,

   상기 실리콘 성장은 에피택셜 성장법(epitaxial growth)을 이용하는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.

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