JP2008206134A

JP2008206134A - Σδ型ａｄ変換器およびそれを用いた角速度センサ

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Publication number: JP2008206134A
Application number: JP2007292830A
Authority: JP
Inventors: Masayuki Nabeya; 公志鍋谷; Hideyuki Murakami; 英之村上; Takashi Kawai; 孝士川井
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2007-01-26
Filing date: 2007-11-12
Publication date: 2008-09-04
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Also published as: WO2008090747A1; US7898448B2; CN101611548B; EP2096759A4; EP2096759B1; CN101611548A; JP4924370B2; US20100013688A1; EP2096759A1

Abstract

【課題】本発明は、電源電圧変化や温度変化の影響により、ＤＡ変換手段、積分回路からの出力信号が変動するということはなく、出力特性が安定しているΣΔ型ＡＤ変換器およびそれを用いた角速度センサを提供することを目的とするものである。
【解決手段】本発明のΣΔ型ＡＤ変換器は、入力切替手段４４とＤＡ変換手段４８とから出力される電荷を積分しその少なくとも２つの積分値を保持する積分手段６２と、この積分手段６２から出力される少なくとも２つの積分値を所定の値と比較する比較手段６３と、この比較手段６３の出力信号を演算する演算手段７３とを備え、前記演算手段７３に、前記比較手段６３から出力される少なくとも２つの比較信号の差を演算する差分演算手段７０を設けたものである。
【選択図】図１

Description

本発明は、特に、航空機、車両などの移動体の姿勢制御やナビゲーションシステム等に用いられるΣΔ型ＡＤ変換器およびそれを用いた角速度センサに関するものである。

従来のこの種の複数の入力を扱うΣΔ型ＡＤ変換器について、以下、図面を参照しながら説明する。

図７は従来のΣΔ型ＡＤ変換器の回路図を示したもので、この図７において、１は入力部で、この入力部１は第１の入力につながるコンデンサ２と、第２の入力につながるコンデンサ３と、これらのコンデンサ２，３を切り替える入力切替手段４とで構成されている。５はＤＡ変換手段で、このＤＡ変換手段５は、基準電圧６，７と、これらの基準電圧６，７を切り替えることにより出力される電荷レベルを切り替えるＤＡ切替手段８とで構成されている。９は積分手段で、この積分手段９は、前記入力部１とＤＡ変換手段５とから出力される電荷が入力される演算増幅器１０と、入力された電荷を蓄積するコンデンサ１１，１２と、これらのコンデンサ１１，１２を切り替える積分切替手段１３とで構成されている。

１４は比較手段で、この比較手段１４は、前記積分手段９から出力される電圧と所定の電圧とを比較する比較器１５と、この比較器１５から出力される比較信号を保持するＤフリップフロップ１６とで構成され、そしてこのＤフリップフロップ１６の出力が前記ＤＡ切替手段８に入力され、前記ＤＡ変換手段５の出力レベルを切り替える。

以上のように構成された従来のΣΔ型ＡＤ変換器について、次にその動作を説明する。

前記入力部１と積分手段９は、第１の入力が選択された場合には、第１の入力に比例した電荷をコンデンサ２に充電し、そしてこの充電された電荷をコンデンサ１１へ転送する。

また、第２の入力が選択された場合には第２の入力に比例した電荷をコンデンサ３に充放電し、そしてこの充放電された電荷をコンデンサ１２へ転送する。

このように、入力信号の切り替えに応じて積分用のコンデンサ１１，１２を切り替えるように動作するものであり、入力切替時のΣΔ型ＡＤ変換器による遅延を短縮し、入力信号の数と同じ数のＡＤ変換器を配置する方法に比べ、回路規模を小さくすることができるものであった。

なお、この出願の発明に関する先行技術文献情報としては、例えば、特許文献１が知られている。
特開２００１−２３７７０６号公報

しかしながら、上記従来の構成においては、積分手段９を構成する演算増幅器１０に入力される基準電圧やＤＡ変換手段５の基準電圧６，７が電源電圧変化や温度変化の影響により変動し、そしてΣΔ型ＡＤ変換器の出力信号がその影響をそのまま受けるため、ＡＤ変換器の出力精度が劣化するという課題を有していた。

本発明は上記従来の課題を解決するもので、電源電圧変化や温度変化の影響により、ＤＡ変換手段、積分回路からの出力信号が変動するということはなく、出力特性が安定しているΣΔ型ＡＤ変換器およびそれを用いた角速度センサを提供することを目的とするものである。

上記目的を達成するために、本発明は以下の構成を有するものである。

本発明の請求項１に記載の発明は、少なくとも２つの入力信号を切り替える入力切替手段と、少なくとも２つのレベルの電荷量を出力するＤＡ変換手段と、前記入力切替手段とＤＡ変換手段とから出力される電荷を積分しその少なくとも２つの積分値を保持する積分手段と、この積分手段から出力される少なくとも２つの積分値を所定の値と比較する比較手段と、この比較手段の少なくとも２つの出力に応じて前記ＤＡ変換手段の出力を切り替えるＤＡ切替手段と、前記比較手段の出力信号を演算する演算手段とを備え、前記演算手段に、前記比較手段から出力される少なくとも２つの比較信号の差を演算する差分演算手段を設けたもので、この構成によれば、演算手段に、前記比較手段から出力される少なくとも２つの比較信号の差を演算する差分演算手段を設けているため、電源電圧変化や温度変化の影響により、入力切替手段、ＤＡ変換手段、積分手段、比較手段およびＤＡ切替手段からの出力信号が、演算手段に対する少なくとも２つの入力信号に対し同様に加わることになり、これにより、演算手段が有する差分演算手段により、少なくとも２つの入力信号の信号処理結果の差を演算することによって、入力切替手段、ＤＡ変換手段、積分手段、比較手段およびＤＡ切替手段からの出力信号における基準電圧変動等の影響をキャンセルできるという作用効果を有するものである。

本発明の請求項２に記載の発明は、特に、差分演算手段が、一対の比較信号を１ビット差分演算することにより、１ビット差分信号を形成するようにしたもので、この構成によれば、差分演算手段が、一対の比較信号を１ビット差分演算することにより、１ビット差分信号を形成するようにしているため、簡単な回路構成によって、入力信号に応じた減算処理を行った結果を得ることができ、これにより、小形のΣΔ型ＡＤ変換器を提供できるという作用効果を有するものである。

本発明の請求項３に記載の発明は、特に、演算手段に、１ビット差分信号を所定の補正情報と乗算する補正演算手段を設けたもので、この構成によれば、演算手段に、１ビット差分信号を所定の補正情報と乗算する補正演算手段を設けているため、１ビット差分信号を置換処理することにより、容易に乗算を実現して、信号の補正をすることができるという作用効果を有するものである。

本発明の請求項４に記載の発明は、特に、所定の入力信号の位相に応じて入力切替手段と積分手段の切り替えを行うタイミング制御回路を設けたもので、この構成によれば、所定の入力信号の位相に応じて入力切替手段と積分手段の切り替えを行うタイミング制御回路を設けているため、別個のシステムクロック発生手段を設ける必要がなくなり、これにより、ΣΔ型ＡＤ変換器の部品点数を削減できるという作用効果を有するものである。

本発明の請求項５に記載の発明は、特に、タイミング制御回路にＰＬＬ回路を設けたもので、この構成によれば、ＰＬＬ回路がもつ入力信号を分周および逓倍することにより、容易にノイズの少ないタイミング制御回路を設けることができるという作用効果を有するものである。

本発明の請求項６に記載の発明は、駆動電極と、センス電極と、モニタ電極を有するセンサ素子と、このセンサ素子を所定の駆動周波数で駆動させるドライブ回路と、前記センス電極から出力される信号を電気的に処理するとともに、少なくとも２つの入力信号を切り替える入力切替手段と、少なくとも２つのレベルの電荷量を出力するＤＡ変換手段と、前記入力切替手段とＤＡ変換手段とから出力される電荷を積分しその少なくとも２つの積分値を保持する積分手段と、この積分手段から出力される少なくとも２つの積分値を所定の値と比較する比較手段と、この比較手段の少なくとも２つの出力に応じて前記ＤＡ変換手段の出力を切り替えるＤＡ切替手段と、前記比較手段の出力信号を演算する演算手段とを備え、前記演算手段に、前記比較手段から出力される少なくとも２つの比較信号の差を演算する差分演算手段を設けてなるΣΔ型ＡＤ変換器を用いたもので、この構成によれば、前記演算手段に、前記比較手段から出力される少なくとも２つの比較信号の差を演算する差分演算手段を設けているため、電源電圧変化や温度変化の影響により、入力切替手段、ＤＡ変換手段、積分手段、比較手段およびＤＡ切替手段からの出力信号は、演算手段に対する少なくとも２つの入力信号に対し同様に加わることになり、これにより、演算手段が有する差分演算手段により、少なくとも２つの入力信号の信号処理結果の差を演算することによって、入力切替手段、ＤＡ変換手段、積分手段、比較手段およびＤＡ切替手段からの出力信号における基準電圧変動等の影響をキャンセルできるという作用効果を有するものである。

本発明の請求項７に記載の発明は、特に、差分演算手段が、一対の比較信号を１ビット差分演算することにより、１ビット差分信号を形成するようにしたもので、この構成によれば、差分演算手段が、一対の比較信号を１ビット差分演算することにより、１ビット差分信号を形成するようにしているため、簡単な回路構成によって、入力信号に応じた減算処理を行った結果を得ることができ、これにより、小形のΣΔ型ＡＤ変換器を用いた角速度センサを提供できるという作用効果を有するものである。

本発明の請求項８に記載の発明は、特に、演算手段に、１ビット差分信号を所定の補正情報と乗算する補正演算手段を設けたもので、この構成によれば、演算手段に、１ビット差分信号を所定の補正情報と乗算する補正演算手段を設けているため、１ビット差分信号を置換処理することにより、容易に乗算を実現して、信号の補正をすることができるという作用効果を有するものである。

本発明の請求項９に記載の発明は、特に、所定の入力信号の位相に応じて入力切替手段と積分手段の切り替えを行うタイミング制御回路を設けたもので、この構成によれば、所定の入力信号の位相に応じて入力切替手段と積分手段の切り替えを行うタイミング制御回路を設けているため、別個のシステムクロック発生手段を設ける必要がなくなり、これにより、ΣΔ型ＡＤ変換器を用いた角速度センサの部品点数を削減できるという作用効果を有するものである。

本発明の請求項１０に記載の発明は、特に、タイミング制御回路にＰＬＬ回路を設けたもので、この構成によれば、タイミング制御回路にＰＬＬ回路を設けるため、ＰＬＬ回路がもつ入力信号を分周および逓倍することにより、容易にノイズの少ないタイミング制御回路を設けることができるという作用効果を有するものである。

本発明の請求項１１に記載の発明は、駆動電極と、センス電極と、モニタ電極とを有するセンサ素子と、このセンサ素子を所定の振幅にて振動駆動させるドライブ回路と、前記センサ素子におけるセンス電極から出力される信号を角速度出力信号に変換するセンス回路とを備え、前記ドライブ回路をセンサ素子におけるモニタ電極から出力される信号をオン・オフする入力切替手段と、少なくとも２つのレベルの電荷量を出力するＤＡ変換手段と、前記入力切替手段とＤＡ変換手段とから出力される電荷を積分し、その積分値を保持する積分手段と、この積分手段から出力される積分値を所定の値と比較する比較手段と、この比較手段の出力に応じて前記ＤＡ変換手段の出力を切り替えるＤＡ切替手段と、デジタルバンドパスフィルタと、ＡＧＣ回路および駆動回路とにより構成してなるΣΔ型ＡＤ変換器を用いたもので、この構成によれば、ドライブ回路をセンサ素子におけるモニタ電極から出力される信号をオン・オフする入力切替手段と、少なくとも２つのレベルの電荷量を出力するＤＡ変換手段と、前記入力切替手段とＤＡ変換手段とから出力される電荷を積分し、その積分値を保持する積分手段と、この積分手段から出力される積分値を所定の値と比較する比較手段と、この比較手段の出力に応じて前記ＤＡ変換手段の出力を切り替えるＤＡ切替手段と、デジタルバンドパスフィルタと、ＡＧＣ回路および駆動回路とにより構成しているため、ドライブ回路の大部分をデジタル回路のみで構成することができることになり、これにより、ドライブ回路の全てをアナログ回路で構成するよりもドライブ回路の体積が小さくなるため、ドライブ回路を小型化することができるという作用効果を有するものである。

以上のように本発明のΣΔ型ＡＤ変換器は、少なくとも２つの入力信号を切り替える入力切替手段と、少なくとも２つのレベルの電荷量を出力するＤＡ変換手段と、前記入力切替手段とＤＡ変換手段とから出力される電荷を積分しその少なくとも２つの積分値を保持する積分手段と、この積分手段から出力される少なくとも２つの積分値を所定の値と比較する比較手段と、この比較手段の少なくとも２つの出力に応じて前記ＤＡ変換手段の出力を切り替えるＤＡ切替手段と、前記比較手段の出力信号を演算する演算手段とを備え、前記演算手段に、前記比較手段から出力される少なくとも２つの比較信号の差を演算する差分演算手段を設けているため、電源電圧変化や温度変化の影響により、入力切替手段、ＤＡ変換手段、積分手段、比較手段およびＤＡ切替手段からの出力信号は、演算手段に対する少なくとも２つの入力信号に対し同様に加わることになり、これにより、演算手段が有する差分演算手段により、少なくとも２つの入力信号の信号処理結果の差を演算することによって、入力切替手段、ＤＡ変換手段、積分手段、比較手段およびＤＡ切替手段からの出力信号における基準電圧変動等の影響をキャンセルできるため、出力特性が安定しているΣΔ型ＡＤ変換器を提供することができるという優れた効果を奏するものである。

（実施の形態１）
以下、本発明の実施の形態１におけるΣΔ型ＡＤ変換器およびそれを用いた角速度センサについて、図面を参照しながら説明する。図１は本発明の実施の形態１におけるΣΔ型ＡＤ変換器を用いた角速度センサの回路図である。

図１において、３０はセンサ素子で、このセンサ素子３０は振動体３１と、この振動体３１を振動させるための圧電体を有する駆動電極３２と、振動状態に応じて電荷を発生する圧電体を有するモニタ電極３３と、前記センサ素子３０に角速度が印加されると電荷を発生する圧電体を有する一対のセンス電極とを設けている。また、前記センサ素子３０における一対のセンス電極は、第１のセンス電極３４と、この第１のセンス電極３４と逆極性の電荷を発生する第２のセンス電極３５とで構成されている。３６は電荷増幅器で、この電荷増幅器３６には前記センサ素子３０におけるモニタ電極３３が出力する電荷が入力され、そしてこの入力された電荷を所定の倍率で電圧に変換するものである。３７はバンドパスフィルタで、このバンドパスフィルタ３７には前記電荷増幅器３６の出力が入力され、そして入力された信号のノイズ成分を除去してモニタ信号を出力するものである。３８はＡＧＣ回路で、このＡＧＣ回路３８は半波整流平滑回路（図示せず）を有しているもので、前記バンドパスフィルタ３７の出力信号を半波整流して平滑したＤＣ信号を生成し、このＤＣ信号をもとに前記バンドパスフィルタ３７の出力するモニタ信号を増幅あるいは減衰させて出力するものである。３９は駆動回路で、この駆動回路３９には前記ＡＧＣ回路３８の出力が入力され、前記センサ素子３０の駆動電極３２に駆動信号を出力するものである。そして、前記電荷増幅器３６、バンドパスフィルタ３７、ＡＧＣ回路３８および駆動回路３９によりドライブ回路４０を構成している。

４１はＰＬＬ回路で、このＰＬＬ回路４１は前記ドライブ回路４０におけるバンドパスフィルタ３７が出力するモニタ信号を逓倍し、位相ノイズを時間的に積分し低減して出力するものである。４２はタイミング生成回路で、このタイミング生成回路４２は前記ＰＬＬ回路４１から出力されるモニタ信号を逓倍した信号をもとに、モニタ信号の２周期間を第１のタイミングФ１、第２のタイミングФ２、第３のタイミングФ３、第４のタイミングФ４に分割してこのタイミング信号を生成して出力するものである。そして、前記ＰＬＬ回路４１とタイミング生成回路４２とでタイミング制御回路４３を構成している。４４は入力切替手段で、この入力切替手段４４は前記センサ素子３０における第１のセンス電極３４と接続され前記第２のタイミングФ２で動作するアナログスイッチ４５（以下、ＳＷと記す）と、第２のセンス電極３５と接続され前記第４のタイミングФ４で動作するアナログスイッチ４６とで構成されている。この構成により、入力切替手段４４は、第１のセンス電極３４または第２のセンス電極３５からの入力信号を第２のタイミングФ２または第４のタイミングФ４で切り替えて出力することになる。４７はＤＡ切替手段で、このＤＡ切替手段４７は、第１の基準電圧４９および第２の基準電圧５０を有し、そしてこの第１の基準電圧４９と第２の基準電圧５０を所定の信号により切り替え、前記第２のタイミングФ２では第１の基準電圧４９の信号を出力し、一方、第４のタイミングФ４では第２の基準電圧５０の信号を出力するものである。５１はＤＡ出力手段で、このＤＡ出力手段５１は前記ＤＡ切替手段４７の出力信号が入力されるコンデンサ５２と、このコンデンサ５２の両端に接続され、かつ前記第１のタイミングФ１と第３のタイミングФ３で動作してコンデンサ５２の電荷を放電するＳＷ５３，５４により構成されている。そして、前記ＤＡ切替手段４７とＤＡ出力手段５１とでＤＡ変換手段４８を構成し、かつこのＤＡ変換手段４８は第１のタイミングФ１と第３のタイミングФ３で前記コンデンサ５２の電荷を放電し、さらに前記第２のタイミングФ２と第４のタイミングФ４で前記ＤＡ切替手段４７が出力する基準電圧に応じた電荷を入出力するものである。

５５はＳＷで、このＳＷ５５には前記入力切替手段４４とＤＡ変換手段４８の出力が入力され、前記第２のタイミングФ２と第４のタイミングФ４で出力するものである。５６は積分回路で、この積分回路５６には前記ＳＷ５５の出力が入力されるもので、演算増幅器５７と、この演算増幅器５７の帰還に並列に接続される一対のコンデンサ５８，５９と、このコンデンサ５８，５９に接続される一対のＳＷ６０，６１とにより構成されている。また、ＳＷ６０は第１のタイミングФ１と第２のタイミングФ２で動作し、前記積分回路５６への入力信号がコンデンサ５８に積分されて積分値が保持されることになる。そしてまた、ＳＷ６１は前記第３のタイミングФ３と第４のタイミングФ４で動作し、前記積分回路５６への入力信号がコンデンサ５９に積分されて積分値が保持されることになる。そして、前記ＳＷ５５と積分回路５６とで積分手段６２を構成し、かつこの積分手段６２は、前記第１のタイミングФ１と第２のタイミングФ２でＳＷ５５の出力をコンデンサ５８に積分してその積分値を出力するとともに、前記第３のタイミングФ３と第４のタイミングФ４でＳＷ５５の出力をコンデンサ５９に積分してその積分値を出力するものである。

６３は比較手段で、この比較手段６３には前記積分手段６２が出力する積分信号が入力され、そしてこの積分信号と所定の値とを比較する比較器６４と、この比較器６４が出力する１ビットデジタル信号が入力されるＤ型フリップフロップ６５とで構成されている。また、前記Ｄ型フリップフロップ６５は前記第２のタイミングФ２と第４のタイミングФ４の開始時に前記１ビットデジタル信号をラッチしてラッチ信号を出力するものであり、このラッチ信号は、前記ＤＡ変換手段４８のＤＡ切替手段４７に入力されて基準電圧４９，５０を切り替えるものである。そして、前記入力切替手段４４、ＤＡ変換手段４８、積分手段６２および比較手段６３によりΣΔ変調器６６を構成している。

またこのΣΔ変調器６６は上記構成により、前記センサ素子３０における一対のセンス電極３４，３５より出力される電荷をΣΔ変調し、１ビットデジタル信号に変換して出力するものである。

６７はラッチ回路で、このラッチ回路６７には前記ΣΔ変調器６６の比較手段６３における比較器６４より出力される１ビットデジタル信号が入力され、前記１ビットデジタル信号をラッチする一対のＤ型フリップフロップ６８，６９により構成されている。また、Ｄ型フリップフロップ６８は第２のタイミングФ２で前記１ビットデジタル信号をラッチするものであり、Ｄ型フリップフロップ６９は第４のタイミングФ４で前記１ビットデジタル信号をラッチするものである。７０は差分演算手段で、この差分演算手段７０は前記ラッチ回路６７における一対のＤ型フリップフロップ６８，６９がラッチして出力する一対の１ビットデジタル信号が入力され、そしてこの一対の１ビットデジタル信号の差を演算する１ビット差分演算を置換処理により実現するものである。つまり、差分演算手段７０に入力される一対の１ビットデジタル信号が、“００”“０１”“１０”“１１”である時、それぞれ“０”“−１”“１”“０”と置き換えて出力する構成となっている。７１は補正演算手段で、この補正演算手段７１には前記差分演算手段７０が出力する１ビット差分信号が入力され、この１ビット差分信号と所定の補正情報との補正演算を置換処理により実現するものである。つまり、上記したように補正演算手段７１に入力される１ビット差分信号が“０”“１”“−１”であり、例えば、補正情報が“５”である場合にはそれぞれ“０”“５”“−５”と置き換えて出力する構成となっている。７２はデジタルフィルタで、このデジタルフィルタ７２には前記補正演算手段７１より出力されるデジタル差分信号が入力され、ノイズ成分を除去するフィルタリング処理を行うものである。そして、前記ラッチ回路６７、差分演算手段７０、補正演算手段７１およびデジタルフィルタ７２により演算手段７３を構成している。また、この演算手段７３は、第２、第４のタイミングで一対の１ビットデジタル信号をラッチして、差分演算、補正演算、フィルタリング処理を行い、マルチビット信号を出力することになる。そしてまた、前記タイミング制御回路４３とΣΔ変調器６６および演算手段７３によりセンス回路７４を構成している。

以上のように構成された本発明の実施の形態１における角速度センサについて、次にその動作を説明する。

前記センサ素子３０の駆動電極３２に交流電圧を加えると、前記振動体３１が共振し、モニタ電極３３に電荷が発生する。このモニタ電極３３に発生した電荷をドライブ回路４０における電荷増幅器３６に入力し、正弦波形の出力電圧に変換する。そしてこの電荷増幅器３６の出力電圧をバンドパスフィルタ３７に入力し、前記振動体３１の共振周波数のみを抽出し、ノイズ成分を除去した図２（ａ）に示すような正弦波形を出力する。そしてまた、前記ドライブ回路４０におけるバンドパスフィルタ３７の出力信号をＡＧＣ回路３８が有する半波整流平滑回路（図示せず）に入力することにより、ＤＣ信号に変換する。そしてＡＧＣ回路３８はこのＤＣ信号が大の場合には前記ドライブ回路４０におけるバンドパスフィルタ３７の出力信号を減衰させるような信号を、一方、前記ＤＣ信号が小の場合には前記ドライブ回路４０におけるバンドパスフィルタ３７の出力信号を増幅させるような信号を駆動回路３９に入力し、前記振動体３１の振動が一定振幅となるように調整するものである。さらに、前記センス回路７４におけるタイミング制御回路４３に、図２（ａ）に示される正弦波信号が入力され、前記ＰＬＬ回路４１で逓倍した信号をもとにタイミング生成回路４２により図２（ｂ）で示される第１のタイミングФ１、第２のタイミングФ２、第３のタイミングФ３、第４のタイミングФ４を形成する。そして、このタイミング信号が前記ΣΔ変調器６６および演算手段７３に、ＳＷの切替およびラッチ回路のラッチタイミングとして入力される。また、位相器で位相を９０度シフトさせた前記正弦波信号を所定の基準電圧（図示せず）と比較する電圧コンパレータ（図示せず）に入力し、そしてその出力をロジック回路（図示せず）に入力するようにした場合でも、前記タイミング信号φ１、φ２、φ３、φ４を形成することは可能であるが、この場合、正弦波信号の電圧ノイズおよび温度変化や電源変動による電圧ノイズが位相ノイズとして表れることになる。この位相ノイズは、入力信号や積分切替手段を切り替えるタイミングノイズとして信号処理の精度に悪影響を与える要因となるが、前記ＰＬＬ回路４１を用いて時間的に積分され位相ノイズが低減されたタイミング信号とすることにより、切替タイミングノイズを低減し信号処理の精度を高めることができるものである。また、前記センサ素子３０が図１に図示している駆動方向に速度Ｖで屈曲振動している状態において、前記振動体３１の長手方向の中心軸周りにセンサ素子３０が角速度ωで回転すると、このセンサ素子３０にＦ＝２ｍＶ×ωのコリオリ力が発生する。このコリオリ力により前記センサ素子３０が有する一対のセンス電極３４，３５に、図２（ｃ）および図２（ｄ）に示すように電荷が発生する。そしてこのセンス電極３４，３５に発生する電荷はコリオリ力により発生するため、前記モニタ電極３３に発生する信号より位相が９０度進んでいる。そしてまた、前記一対のセンス電極３４，３５に発生した出力信号は図２（ｃ）および図２（ｄ）に示す通り、正極性信号と負極性信号の関係にある。

この場合におけるΣΔ変調器６６の動作を以下に説明する。このΣΔ変調器６６は第１のタイミングФ１、第２のタイミングФ２、第３のタイミングФ３および第４のタイミングФ４を繰り返すことによって動作するもので、第１のタイミングФ１および第２のタイミングФ２ではセンサ素子３０におけるセンス電極３４から出力される正極性信号がΣΔ変調されて１ビットデジタル信号に変換され、また第３のタイミングФ３および第４のタイミングФ４では負極性信号がΣΔ変調されて１ビットデジタル信号に変換される。

上記した４つのタイミングでの動作をひとつずつ説明する。まず第１のタイミングФ１では、積分手段６２におけるコンデンサ５８と接続されているＳＷ６０がＯＮになり、このコンデンサ５８に保持されている積分値が比較手段６３における比較器６４に入力され比較結果が１ビットデジタル信号として出力される。また、ＤＡ変換手段４８におけるＳＷ５３と５４がＯＮになりコンデンサ５２に保持されている電荷が放電される。

次に第２のタイミングФ２では、前記比較手段６３の比較器６４より出力される１ビットデジタル信号が第２のタイミングФ２の立ち上がり時にＤ型フリップフロップ６５にラッチされ、このラッチ信号が前記ＤＡ変換手段４８のＤＡ切替手段４７に入力される。この入力されたラッチ信号に応じて基準電圧４９，５０が切り替えられてコンデンサ５２に入力され、ＤＡ変換手段４８より切り替えられた基準電圧に応じた電荷が出力される。それとともに、入力切替手段４４ではＳＷ４５がＯＮになり、前記センサ素子３０のセンス電極３４より発生する電荷が出力される。さらに、積分手段６２におけるＳＷ５５がＯＮになり、前記入力切替手段４４とＤＡ変換手段４８から出力される電荷が積分回路５６に入力される。これにより第２のタイミングФ２では、積分回路５６におけるコンデンサ５８に、図２（ｃ）の斜線部で示される電荷量とＤＡ変換手段４８より出力される電荷量の総和が積分されて保持されることになる。

上記した第１のタイミングФ１および第２のタイミングФ２での以上の動作によりセンサ素子３０のセンス電極３４から出力される振幅値の半分に相当する電荷量がΣΔ変調され、特に第１のタイミングФ１と第２のタイミングФ２の信号の立ち上がり時に１ビットデジタル信号として出力されることになる。

また、第１のタイミングФ１および第２のタイミングФ２での動作と同様に、第３のタイミングФ３および第４のタイミングФ４では、センサ素子３０のセンス電極３５から出力される振幅値の半分に相当する電荷量がΣΔ変調され、特に第３のタイミングФ３と第４のタイミングФ４の信号の立ち上がり時に１ビットデジタル信号に変換されて出力されることになる。以上の動作により、センサ素子３０における一対のセンス電極３４，３５から出力される電荷の振幅値の半分に相当する電荷量が一つのΣΔ変調器６６によりΣΔ変調されて一対の１ビットデジタル信号として上記タイミングで出力されることになる。

そしてまた、センサ素子３０における一対のセンス電極３４，３５から出力される電荷は、角速度によるコリオリ力で発生する、モニタ電極３３に発生する信号より位相が９０度進んだセンス信号だけでなく、モニタ信号と同相の不要信号があるため、センサ素子３０における一対のセンス電極３４，３５からセンス信号と不要信号の合成信号が出力される場合について説明する。角速度によるコリオリ力で発生するセンス信号は、図２（ｃ）（ｄ）で示され、そして上記で説明した通り、第２のタイミングФ２と第４のタイミングФ４で、積分回路５６により図２（ｃ）（ｄ）の斜線部で示される電荷量、つまり、振幅値の半分に相当する電荷量が積分されることになる。さらに、センス電極３４，３５より発生する不要信号は図２（ｅ）（ｆ）で示され、そして前記センス信号と同様に第２のタイミングФ２と第４のタイミングФ４で、図２（ｅ）（ｆ）の斜線部で示される電荷量、つまり、不要信号の振幅の最大値から最小値までの区間の電荷量が積分されるもので、これは振幅の中央値を基準に積分するとキャンセルされて“０”の電荷量となるものである。つまり、第２のタイミングФ２と第４のタイミングФ４での積分手段６２の動作により、不要信号がキャンセルされてセンス信号の振幅に応じた電荷量が積分される、いわゆる同期検波処理が一対の入力信号のそれぞれに対し実施されることになる。よって、上記不要信号のない場合の動作の説明と同様に、前記ΣΔ変調器６６からは同期検波処理された信号がΣΔ変調され、１ビットデジタル信号に変換されて出力されることになる。

以上の動作により、センサ素子３０における一対の出力信号を同期検波処理しながらΣΔ変調することが可能となるもので、このような同期検波された信号のデジタル値を、通常のＩＶ変換回路、位相器、同期検波回路などのアナログ回路を必要とすることなく、またこれらを用いた場合より非常に小さな回路規模で、つまり小型で、かつ低コストで得ることができるものである。

次に、演算手段７３について、その動作を説明する。まず、第２のタイミングФ２で、前記ΣΔ変調器６６の比較手段６３における比較器６４より出力される１ビットデジタル信号が、ラッチ回路６７のＤ型フリップフロップ６８にラッチされる。また、第４のタイミングФ４で、前記ΣΔ変調器６６の比較手段６３における比較器６４より出力される１ビットデジタル信号が、ラッチ回路６７のＤ型フリップフロップ６９にラッチされる。

この一対のＤ型フリップフロップ６８，６９にラッチされた一対の１ビットデジタル信号は、上記で説明した通り、センサ素子３０における一対のセンス電極３４，３５より出力された信号の不要信号を除いた振幅値の半分に相当する電荷量をそれぞれΣΔ変調によりデジタル値に変換したものである。次に、前記ラッチ回路６７が出力する一対の１ビットデジタル信号が１ビット差分演算手段７０に入力され、この一対の１ビットデジタル信号の差が演算されて１ビット差分信号が出力される。ここで、第１のタイミングФ１での１ビット差分信号は、一つ前の周期における第２のタイミングФ２、第４のタイミングФ４でラッチされた１ビットデジタル信号の差であり、この１ビット差分信号は、図２（ｃ）（ｄ）で示されるセンサ素子３０における一対のセンス電極３４，３５より出力される信号の不要信号を除いた振幅値を表す信号となる。以上の動作により、センサ素子３０における一対のセンス電極３４，３５から出力される正極性信号と負極性信号の関係にある一対の入力信号が同じ１つの積分手段６２を用いて積分されるため、２つの積分手段で別々に積分を行う場合よりも個々の積分手段の特性による一対の入力信号の積分結果の相対誤差への影響が大きく低減されるものである。これと同様に、ＤＡ変換手段４８も一対の入力信号の信号処理に対し同じ１つのＤＡ変換手段を用いる構成となっている。また、比較手段６３でも一対の積分結果を同じ基準電圧と比較器を用いて比較を行うことにより、比較器の特性や基準電圧の変動の比較結果の相対誤差への影響が大きく低減される。上記のように、一対の入力信号を同一の積分手段、ＤＡ変換手段、比較手段を用いて信号処理するようにしているため、複数の各手段を用いて信号処理した場合と比べて各手段の相対誤差の影響が大きく低減されるものである。

また、電源電圧変化や温度変化の影響による各手段における基準電圧変動等の影響も、一対の入力信号に対して同様に加わるため、演算手段７３が有する１ビット差分演算手段７０により一対の入力信号の信号処理結果の差を演算することにより、各手段における基準電圧変動等の影響をキャンセルでき、これにより、精度良く一対の入力信号の差をＡＤ変換できるという効果を有し、またそれと同時に、センサ素子３０における一対のセンス電極３４，３５より出力されてΣΔ型ＡＤ変換器に入力される一対の入力信号が含んでいる同相ノイズ成分やオフセット成分の影響もキャンセルでき、これにより、精度良く一対の入力信号の差信号を形成できるという効果を有するものである。また、一対の入力信号の差をとる１ビット差分演算とは、比較手段の出力信号が“１”“０”からなる１ビット信号である場合、差分演算手段に入力される一対の比較信号が“００”“０１”“１０”“１１”の４種類に限られ、差をとった結果もそれぞれ“０”“−１”“１”“０”と予め決まっていることを利用して、非常に簡単な回路構成で加減算を行う演算器を用いることなく入力信号に応じた減算処理を行った結果を得ることができる１ビットデジタル演算であり、このように減算処理を行った一対の入力信号を１つの差分信号とした後にΣΔＡＤ変換で通常必要となるデジタルフィルタによるローパスやデシメーション等の信号処理を行う構成とすることにより、一対の入力信号をローパスやデシメーション等で信号処理するデジタルフィルタを入力信号のそれぞれに用意し、そしてデジタルフィルタによりマルチビット化した後にマルチビットの加減算を行える演算器を用いて差分演算処理する場合に比べて、差分演算回路、デジタルフィルタなどの演算回路が非常に小さな回路規模で、つまり小型で、かつ低コストで構成でき、かつ高精度な信号処理を実現できるという効果を有するものである。

次に、１ビット差分演算手段７０が出力する１ビット差分信号が補正演算手段７１に入力され、この１ビット差分信号と所定の補正情報との補正演算が置換処理により行われる。この補正演算は、上記したように、１ビット差分信号が“０”“１”“−１”の３値に限られることを利用して、例えば所定の補正情報が“５”である場合に、補正演算手段に入力される１ビット差分信号“０”“１”“−１”を、それぞれ“０”“５”“−５”と置換処理することにより乗算を実現して信号の補正が可能となるものである。

これにより、前記センサ素子３０の製造バラツキなどに起因する角速度に対する感度のバラツキや、温度変動によるセンサ素子１の感度変動を、適切な補正情報を設定することにより補正することが可能となるものである。さらに、デジタルフィルタによりマルチビット信号に変換した後にマルチビット信号を乗算処理する乗算器を用意して乗算処理することにより信号の補正を行う場合に比べて、非常に小さな回路規模で実現でき、さらにこの置換処理では有限語調によるデータの切捨てなどは存在せず、高精度な補正演算を実現できる。その結果、センサ素子およびセンス回路の感度調整が、小型で、かつ低コストで高精度を実現できるという効果が得られるものである。

（実施の形態２）
以下、本発明の実施の形態２におけるΣΔ型ＡＤ変換器を用いた角速度センサについて、図面を参照しながら説明する。図３は本発明の実施の形態２におけるΣΔ型ＡＤ変換器を用いた角速度センサの回路図である。なお、前述した本発明の実施の形態１と同様の構成を有するものについては、同一符号を付し、その説明は省略する。

図３において、８１は入力切替手段で、この入力切替手段８１は前記センサ素子３０における第１のセンス電極３４と接続され、かつ前記第２のタイミングФ２で動作するＳＷ８３と、前記第２のセンス電極３５と接続され、かつ前記第４のタイミングФ４で動作するＳＷ８２とで構成されている。この構成により、入力切替手段８１は、一対のセンス電極３４，３５からの入力信号を第２のタイミングФ２と第４のタイミングФ４で切り替えて出力することになる。

８４はＤＡ切替手段で、このＤＡ切替手段８４は、第１の基準電圧８６と第２の基準電圧８７を有し、そしてこの第１の基準電圧８６と第２の基準電圧８７を所定の信号により切り替え、前記第２のタイミングФ２と第４のタイミングФ４で出力するものである。８８はＤＡ出力手段で、このＤＡ出力手段８８は前記ＤＡ切替手段８４の出力信号が入力されるコンデンサ８９と、このコンデンサ８９の両端に接続され、かつ前記第１のタイミングФ１と第３のタイミングФ３で動作してコンデンサ８９の電荷を放電するＳＷ９０，９１とにより構成されている。そして、前記ＤＡ切替手段８４とＤＡ出力手段８８とでＤＡ変換手段８５を構成し、かつこのＤＡ変換手段８５は第１のタイミングФ１と第３のタイミングФ３で前記コンデンサ８９の電荷を放電し、さらに前記第２のタイミングФ２と第４のタイミングФ４で前記ＤＡ切替手段８４が出力する基準電圧に応じた電荷を入出力するものである。

９２はＳＷで、このＳＷ９２には前記入力切替手段８１とＤＡ変換手段８５の出力が入力され、前記第２のタイミングФ２と第４のタイミングФ４で出力するものである。９３は積分回路で、この積分回路９３には前記ＳＷ９２の出力が入力されるもので、演算増幅器９４と、この演算増幅器９４の帰還に並列に接続される一対のコンデンサ９５，９６と、このコンデンサ９５，９６に接続される一対のＳＷ９７，９８とにより構成されている。また、ＳＷ９７は第１のタイミングФ１と第２のタイミングФ２で動作し、前記積分回路９３への入力信号がコンデンサ９５に積分されて積分値が保持されることになる。そしてまた、ＳＷ９８は前記第３のタイミングФ３と第４のタイミングФ４で動作し、前記積分回路９３への入力信号がコンデンサ９６に積分されて積分値が保持されることになる。そして、前記ＳＷ９２と積分回路９３とで積分手段９９を構成し、かつこの積分手段９９は、前記第１のタイミングФ１と第２のタイミングФ２でＳＷ９２の出力をコンデンサ９５に積分してその積分値を出力するとともに、前記第３のタイミングФ３と第４のタイミングФ４でＳＷ９２の出力をコンデンサ９６に積分してその積分値を出力するものである。

１０１は入力切替手段で、この入力切替手段１０１は、前記センサ素子３０における第１のセンス電極３４と接続され、かつ前記第４のタイミングФ４で動作するアナログスイッチ１０３と、前記第２のセンス電極３５と接続され、かつ前記第２のタイミングФ２で動作するＳＷ１０２とで構成されている。この構成により、入力切替手段１０１は、一対のセンス電極３４，３５からの入力信号を第４のタイミングФ４と第２のタイミングФ２で切り替えて出力することになる。

１０４はＤＡ切替手段で、このＤＡ切替手段１０４は、第１の基準電圧１０６と第２の基準電圧１０７を有し、そしてこの第１の基準電圧１０６と第２の基準電圧１０７を所定の信号により切り替え、前記第２のタイミングФ２と第４のタイミングФ４で出力するものである。１０８はＤＡ出力手段で、このＤＡ出力手段１０８は前記ＤＡ切替手段１０４の出力信号が入力されるコンデンサ１０９と、このコンデンサ１０９の両端に接続され、かつ前記第１のタイミングФ１と第３のタイミングФ３で動作してコンデンサ１０９の電荷を放電するＳＷ１１０，１１１とにより構成されている。そして、前記ＤＡ切替手段１０４とＤＡ出力手段１０８とでＤＡ変換手段１０５を構成し、かつこのＤＡ変換手段１０５は第１のタイミングФ１と第３のタイミングФ３で前記コンデンサ１０９の電荷を放電し、さらに前記第２のタイミングФ２と第４のタイミングФ４で前記ＤＡ切替手段１０４が出力する基準電圧に応じた電荷を入出力するものである。

１１２はＳＷで、このＳＷ１１２は前記入力切替手段１０１とＤＡ変換手段１０５の出力が入力され、前記第２のタイミングФ２と第４のタイミングФ４で出力するものである。１１３は積分回路で、この積分回路１１３には前記ＳＷ１１２の出力が入力されるもので、演算増幅器１１４と、この演算増幅器１１４の帰還に並列に接続される一対のコンデンサ１１５，１１６と、このコンデンサ１１５，１１６に接続される一対のＳＷ１１７，１１８とにより構成されている。また、ＳＷ１１７は第１のタイミングФ１と第２のタイミングФ２で動作し、前記積分回路１１３への入力信号がコンデンサ１１５に積分されて積分値が保持されることになる。そしてまた、ＳＷ１１８は前記第３のタイミングФ３と第４のタイミングФ４で動作し、前記積分回路１１３への入力信号がコンデンサ１１６に積分されて積分値が保持されることになる。そして、前記ＳＷ１１２と積分回路１１３とで積分手段１１９を構成し、かつこの積分手段１１９は、前記第１のタイミングФ１と第２のタイミングФ２でＳＷ１１２の出力をコンデンサ１１５に積分してその積分値を出力するとともに、前記第３のタイミングФ３と第４のタイミングФ４でＳＷ１１２の出力をコンデンサ１１６に積分してその積分値を出力するものである。

１２０は比較手段で、この比較手段１２０には前記積分手段９９，１１９が出力する積分信号が入力され、そしてこの積分信号と所定の値とを比較する比較器１２１と、この比較器１２１が出力する１ビットデジタル信号が入力されるＤ型フリップフロップ１２２とで構成されている。また、前記Ｄ型フリップフロップ１２２は前記第２のタイミングФ２と第４のタイミングФ４の開始時に前記１ビットデジタル信号をラッチしてラッチ信号を出力するものであり、このラッチ信号は、前記ＤＡ変換手段８５，１０５のＤＡ切替手段８４，１０４に入力されて基準電圧８６，８７，１０６，１０７を切り替えるものである。そして、前記入力切替手段８１，１０１、ＤＡ変換手段８５，１０５、積分手段９９，１１９および比較手段１２０によりΣΔ変調器１２３を構成している。

またこのΣΔ変調器１２３は上記構成により、前記センサ素子３０における一対のセンス電極３４，３５より出力される電荷をΣΔ変調し、１ビットデジタル信号に変換して出力するものである。

以上のように構成された本発明の実施の形態２における角速度センサについて、次にその動作を説明する。

まず、上記ΣΔ変調器１２３について、その動作を説明する。このΣΔ変調器１２３は第１のタイミングФ１、第２のタイミングФ２、第３のタイミングФ３および第４のタイミングФ４を繰り返すことによって動作するもので、第１のタイミングФ１および第２のタイミングФ２ではセンサ素子３０におけるセンス電極３４から出力される正極性信号が第１の入力切替手段８１と第１のＤＡ変換手段８５および第１の積分手段９９により積分され、それと同時にセンサ素子３０におけるセンス電極３５から出力される負極性信号が第２の入力切替手段１０１と第２のＤＡ変換手段１０５および第２の積分手段１１９により積分される。そして、この第１の積分手段９９と第２の積分手段１１９が出力する一対の積分値が、比較手段１２０の比較器１２１に入力されて比較され、その比較結果が１ビットデジタル信号として出力される。そして、第２のタイミングФ２の立ち上がり時においては、前記比較手段１２０の比較器１２１より出力される１ビットデジタル信号がＤ型フリップフロップ１２２にラッチされ、このラッチ信号が前記ＤＡ変換手段８５，１０５のＤＡ切替手段８４，１０４に入力される。このとき、第２のタイミングФ２の立ち上がり時にΣΔ変調されて１ビットデジタル信号として出力される値は、正極性信号の出力する信号の振幅値から負極性信号の出力する信号の振幅値を減算した値となり、これは一対のセンス電極３４，３５における出力の振幅の正の情報を意味し、これが演算手段７３のＤ型フリップフロップ６８にラッチされる。

また、第３のタイミングФ３および第４のタイミングФ４ではセンサ素子３０におけるセンス電極３４から出力される正極性信号が第２の入力切替手段１０１と第２のＤＡ変換手段１０５および第２の積分手段１１９により積分され、それと同時にセンサ素子３０におけるセンス電極３５から出力される負極性信号が第１の入力切替手段８１と第１のＤＡ変換手段８５および第１の積分手段９９により積分される。そして、この第１の積分手段９９と第２の積分手段１１９が出力する一対の積分値が、比較手段１２０の比較器１２１に入力されて比較され、その比較結果が１ビットデジタル信号として出力される。そして、第４のタイミングФ４の立ち上がり時においては、前記比較手段１２０の比較器１２１より出力される１ビットデジタル信号がＤ型フリップフロップ１２２にラッチされ、このラッチ信号が前記ＤＡ変換手段８５，１０５のＤＡ切替手段８４，１０４に入力される。このとき、第４のタイミングФ４の立ち上がり時にΣΔ変調されて１ビットデジタル信号として出力される値は、負極性信号の出力する信号の振幅値から正極性信号の出力する信号の振幅値を減算した値となり、これは一対のセンス電極３４，３５における出力の振幅の負の情報を意味し、これが演算手段７３のＤ型フリップフロップ６９にラッチされる。

上記した４つのタイミングでの動作をひとつずつ説明する。まず第１のタイミングФ１では、積分手段９９におけるコンデンサ９５と接続されているＳＷ９７がＯＮになり、このコンデンサ９５に保持されている積分値が比較手段１２０における比較器１２１に入力されると同時に、積分手段１１９におけるコンデンサ１１５と接続されているＳＷ１１７がＯＮになり、このコンデンサ１１５に保持されている積分値が比較手段１２０における比較器１２１に入力される。そして、この一対の積分値の比較結果が１ビットデジタル信号として出力される。また、ＤＡ変換手段８５，１０５におけるＳＷ９０，９１，１１０，１１１がＯＮになり、コンデンサ８９，１０９に保持されている電荷が放電される。

次に第２のタイミングФ２では、前記比較手段１２０の比較器１２１より出力される１ビットデジタル信号が第２のタイミングФ２の立ち上がり時にＤ型フリップフロップ１２２にラッチされ、このラッチ信号が前記ＤＡ変換手段８５，１０５のＤＡ切替手段８４，１０４に入力される。この入力されたラッチ信号に応じて基準電圧８６，８７，１０６，１０７が切り替えられてコンデンサ８９，１０９に入力され、ＤＡ変換手段８５，１０５より切り替えられた基準電圧に応じた電荷が出力される。それとともに、入力切替手段８１ではＳＷ８３がＯＮになり、前記センサ素子３０のセンス電極３４より発生する電荷が出力され、一方、入力切替手段１０１ではＳＷ１０２がＯＮになり、前記センサ素子３０のセンス電極３５より発生する電荷が出力される。さらに、積分手段９９，１１９におけるＳＷ９２，１１２がＯＮになり、前記入力切替手段８１とＤＡ変換手段８５から出力される電荷が積分回路９３に入力されるとともに、前記入力切替手段１０１とＤＡ変換手段１０５から出力される電荷が積分回路１１３に入力される。これにより第２のタイミングФ２では、積分回路９３におけるコンデンサ９５に、図４（ｃ）の第２のタイミングФ２における斜線部で示される電荷量とＤＡ変換手段８５より出力される電荷量の総和が積分されて保持されるとともに、積分回路１１３におけるコンデンサ１１５に、図４（ｄ）の第２のタイミングФ２における斜線部で示される電荷量とＤＡ変換手段１０５より出力される電荷量の総和が積分されて保持されることになる。

上記した第１のタイミングФ１および第２のタイミングФ２での以上の動作によりセンサ素子３０のセンス電極３４，３５から出力される振幅値の正の値に相当する電荷量がΣΔ変調され、特に第１のタイミングФ１と第２のタイミングФ２の信号の立ち上がり時に１ビットデジタル信号として出力されることになる。

また、第１のタイミングФ１および第２のタイミングФ２での動作と同様に、第３のタイミングФ３および第４のタイミングФ４では、センサ素子３０における一対のセンス電極３４，３５から出力される電荷の振幅値の負の値に相当する電荷量がΣΔ変調され、特に第３のタイミングФ３と第４のタイミングФ４の信号の立ち上がり時に１ビットデジタル信号に変換されて出力されることになる。

以上の動作により、センサ素子３０における一対のセンス電極３４，３５から出力される電荷の振幅値の正・負に相当する電荷量が一つのΣΔ変調器１２３によりΣΔ変調されて一対の１ビットデジタル信号として上記タイミングで出力されることになる。さらに、正極性信号と負極性信号が同時に積分され、その差がΣΔ変調されることになるため、瞬時の同相ノイズが除去されて出力される。さらにまた、前記第１のタイミングФ１・第２のタイミングФ２および第３のタイミングФ３・第４のタイミングФ４の動作では２つの積分手段およびＤＡ変換手段が正極性信号および負極性信号を切り替えて信号処理する動作となっており、第２のタイミングФ２と第４のタイミングФ４の立ち上がりで出力される一対の１ビットデジタル信号には、２つの積分手段９９，１１９およびＤＡ変換手段８５，１０５の基準電圧変動・オフセット変動などが同様に影響することになる。

そしてまた、センサ素子３０における一対のセンス電極３４，３５から出力される電荷は、角速度によるコリオリ力で発生する、モニタ電極３３に発生する信号より位相が９０度進んだセンス信号だけでなく、モニタ信号と同相の不要信号があるため、センサ素子３０における一対のセンス電極３４，３５からセンス信号と不要信号の合成信号が出力される場合については、本発明の実施の形態１と同様に、不要信号はキャンセルされ、センス信号の振幅に応じた電荷量が積分される、いわゆる同期検波処理が一対の入力信号のそれぞれに対し実施されることになる。よって、上記不要信号のない場合の動作の説明と同様に、前記ΣΔ変調器１２３からは同期検波処理された信号がΣΔ変調され、かつ１ビットデジタル信号に変換されて出力されることになる。

次に、演算手段７３について、その動作を説明する。まず、第２のタイミングФ２で、前記ΣΔ変調器１２３の比較手段１２０における比較器１２１より出力される１ビットデジタル信号が、ラッチ回路６７のＤ型フリップフロップ６８にラッチされる。また、第４のタイミングФ４で、前記ΣΔ変調器１２３の比較手段１２０における比較器１２１より出力される１ビットデジタル信号が、ラッチ回路６７のＤ型フリップフロップ６９にラッチされる。

この一対のＤ型フリップフロップ６８，６９にラッチされた一対の１ビットデジタル信号は、上記で説明した通り、センサ素子３０における一対のセンス電極３４，３５より出力された信号の不要信号を除いた振幅値の正および負に相当する電荷量をそれぞれΣΔ変調によりデジタル値に変換したものである。また、前記第１のタイミングФ１・第２のタイミングФ２および第３のタイミングФ３・第４のタイミングФ４では２つの積分手段およびＤＡ変換手段が正極性信号および負極性信号を切り替えて信号処理するようにしており、そして電源電圧変化や温度変化の影響による各手段における基準電圧変動やオフセット変動等の影響も、一対の１ビットデジタル信号に対し同じ極性で加わっているため、演算手段７３が有する１ビット差分演算手段７０により一対の入力信号の信号処理結果の差を演算することにより、各手段における基準電圧変動等の影響をキャンセルでき、これにより、精度良く一対の入力信号の差の２倍の値をデジタル値に変換できるという効果が得られるものである。またそれと同時に、センサ素子３０における一対のセンス電極３４，３５より出力され、かつΣΔ型ＡＤ変換器に入力される一対の入力信号が含んでいる瞬時の同相ノイズ成分やオフセット成分の影響もキャンセルできるため、精度良く一対の入力信号の差の２倍の信号を形成できるという効果が得られるものである。

（実施の形態３）
以下、本発明の実施の形態３におけるΣΔ型ＡＤ変換器を用いた角速度センサについて、図面を参照しながら説明する。

図５は本発明の実施の形態３におけるΣΔ型ＡＤ変換器を用いた角速度センサの回路図である。なお、前述した本発明の実施の形態１と同様の構成を有するものについては、同一符号を付し、その説明は省略する。

図５において、１３１はドライブ回路で、このドライブ回路１３１は入力切替手段１３２、ＤＡ変換手段１３３、積分手段１３４、比較手段１３５、ＤＡ切替手段１３６、デジタルバンドパスフィルタ１３７、ＡＧＣ回路１３８および駆動回路１３９とで構成されている。また、前記ドライブ回路１３１における入力切替手段１３２は、振動体３１におけるモニタ電極３３と接続され、第６のタイミングΦ６で動作するアナログスイッチで構成されている。また、前記ドライブ回路１３１におけるＤＡ切替手段１３６は、第１の基準電圧１４０および第２の基準電圧１４１を有し、そしてこの第１の基準電圧１４０と第２の基準電圧１４１を所定の信号により切り替えている。第６のタイミングΦ６では第１の基準電圧１４０の信号または第２の基準電圧１４１の信号を出力するものである。そしてまた、前記ドライブ回路１３１にはＤＡ出力手段１４２を設けており、このＤＡ出力手段１４２は前記ＤＡ切替手段１３６の出力信号が入力されるコンデンサ１４３と、このコンデンサ１４３の両端に接続され、かつ前記第５のタイミングΦ５で動作してコンデンサ１４３の電荷を放電するＳＷ１４４，１４５により構成されている。そして、前記ＤＡ切替手段１３６とＤＡ出力手段１４２とでＤＡ変換手段１３３を構成し、かつこのＤＡ変換手段１３３は第５のタイミングΦ５で前記コンデンサ１４３の電荷を放電し、さらに前記第６のタイミングΦ６で前記ＤＡ切替手段１３６が出力する基準電圧に応じた電荷を入出力するものである。１４６はＳＷで、このＳＷ１４６には前記入力切替手段１３２とＤＡ変換手段１３３の出力が入力され、前記第６のタイミングΦ６で出力するものである。

１３４は積分手段で、この積分手段１３４には前記ＳＷ１４６の出力が入力されるもので、演算増幅器１４７と、この演算増幅器１４７の帰還に接続されるコンデンサ１４８とにより構成されている。そして、第６のタイミングΦ６で動作し、前記積分手段１３４への入力信号がコンデンサ１４８により積分されて図６（ａ）に示すような積分値が保持されることになる。そして、前記積分手段１３４は、前記第５のタイミングΦ５において、その積分値を出力するものである。１３５は比較手段で、この比較手段１３５には前記積分手段１３４が出力する積分信号が入力され、そしてこの積分信号と所定の値とを比較する比較器１４９と、この比較器１４９が出力する１ビットデジタル信号が入力されるＤ型フリップフロップ１５０とにより構成されている。また、前記Ｄ型フリップフロップ１５０は前記第５のタイミングΦ５の開始時に前記１ビットデジタル信号をラッチしてラッチ信号を出力するものであり、このラッチ信号は、前記ＤＡ変換手段１３３のＤＡ切替手段１３６に入力されて、第１の基準電圧１４０と第２の基準電圧１４１とを切り替えるものである。そして、前記入力切替手段１３２、ＤＡ変換手段１３３、積分手段１３４および比較手段１３５によりΣΔ変換器１５１を構成している。そしてこの比較手段１３５におけるＤ型フリップフロップ１５０からの出力電圧をバンドパスフィルタ１３７に入力し、前記振動体３１の共振周波数のみを抽出し、ノイズ成分を除去した図６（ａ）に示すような正弦波形を出力する。そしてまた、前記ドライブ回路１３１におけるデジタルバンドパスフィルタ１３７の出力信号をＡＧＣ回路１３８が有する半波整流平滑回路（図示せず）に入力することにより、ＤＣ信号に変換する。そしてＡＧＣ回路１３８はこのＤＣ信号が大の場合には前記ドライブ回路１３１におけるデジタルバンドパスフィルタ１３７の出力信号を減衰させるような信号を、一方、前記ＤＣ信号が小の場合には前記ドライブ回路１３１におけるデジタルバンドパスフィルタ１３７の出力信号を増幅させるような信号を駆動回路１３９に入力し、前記振動体３１の振動が一定振幅となるように調整するものである。そして、タイミング制御回路４３に、図６（ｂ）に示される正弦波信号が入力され、前記ＰＬＬ回路４１で逓倍した信号をもとにタイミング生成回路１５２により図６（ｃ）で示される第５のタイミングФ５、第６のタイミングФ６を形成する。そして、このタイミング信号が前記ドライブ回路１３１のΣΔ変調器１５１における入力切替手段１３２、ＤＡ切替手段１３６、ＳＷ１４４、ＳＷ１４５およびＳＷ１４６の切替タイミングとして入力される。

１５３は第１のタイミング切替スイッチで、この第１のタイミング切替スイッチ１５３はタイミング制御回路４３におけるタイミング生成回路１５２から第５のタイミングΦ５の信号とクロック１５４のタイミング信号Φ５とが入力される。これと同様に、１５５は第２のタイミング切替スイッチで、この第２のタイミング切替スイッチ１５５はタイミング制御回路４３におけるタイミング生成回路１５２から前記第５のタイミングΦ５と逆位相の関係である第６のタイミングΦ６信号とクロック１５４の第６のタイミング信号Φ６とが入力される。また、１５６は振幅判定回路で、この振幅判定回路１５６には前記デジタルバンドパスフィルタ１３７の出力信号が入力され、そしてこの振幅判定回路１５６は、デジタルバンドパスフィルタ１３７から出力される出力信号の振幅量を監視しており、この振幅量がＡＧＣ回路１３８における目標振幅量の７５％以上である場合には、前述したように、タイミング制御回路４３におけるタイミング生成回路１５２の出力信号をクロック信号として、ドライブ回路１３１における入力切替信号１３２、ＤＡ切替手段１３６、ＳＷ１４４、ＳＷ１４５およびＳＷ１４６の切替タイミングとするように、第１のタイミング切替スイッチ１５３および第２のタイミング切替スイッチ１５５を切り替えている。一方、デジタルバンドパスフィルタ１３７から出力される出力信号の振幅量がＡＧＣ回路１３８における目標振幅量の７５％以下である場合には、クロック１５４からの出力信号をクロック信号として、ドライブ回路１３１における入力切替手段１３２、ＤＡ切替手段１３６、ＳＷ１４４、ＳＷ１４５およびＳＷ１４６の切替タイミングとするように、第１のタイミング切替スイッチ１５３および第２のタイミング切替スイッチ１５５を切り替えている。

上記したように本発明の実施の形態３においては、ドライブ回路１３１を振動体３１におけるモニタ電極３３から出力される信号をオン・オフする入力切替手段１３２と、少なくとも２つのレベルの電荷量を出力するＤＡ変換手段１３３と、前記入力切替手段１３２とＤＡ変換手段１３３とから出力される電荷を積分し、その積分値を保持する積分手段１３４と、この積分手段１３４から出力される積分値を所定の値と比較する比較手段１３５と、この比較手段１３５の出力に応じてＤＡ変換手段１３３の出力を切り替えるＤＡ切替手段１３６と、デジタルバンドパスフィルタ１３７と、ＡＧＣ回路１３８および駆動回路１３９としたため、ドライブ回路１３１の大部分をデジタル回路のみで構成することができることになり、これにより、ドライブ回路１３１の全てをアナログ回路で構成するよりもドライブ回路１３１の体積が小さくなるため、ドライブ回路１３１を小型化することができるという作用効果を有するものである。

本発明のΣΔ型ＡＤ変換器およびそれを用いた角速度センサは、入力切替手段、ＤＡ変換手段、積分手段、比較手段およびＤＡ切替手段からの出力信号における基準電圧変動等の影響をキャンセルできるという効果を有するものであり、特に航空機、車両などの移動体の姿勢制御やナビゲーションシステム等に用いられるΣΔ型ＡＤ変換器およびそれを用いた角速度センサとして有用なものである。

本発明の実施の形態１におけるΣΔ型ＡＤ変換器を用いた角速度センサの回路図（ａ）〜（ｆ）同角速度センサの動作状態を示す図本発明の実施の形態２におけるΣΔ型ＡＤ変換器を用いた角速度センサの回路図（ａ）〜（ｄ）同角速度センサの動作状態を示す図本発明の実施の形態３におけるΣΔ型ＡＤ変換器を用いた角速度センサの回路図（ａ）〜（ｃ）同角速度センサの動作状態を示す図従来のΣΔ型ＡＤ変換器の回路図

符号の説明

３０センサ素子
３２駆動電極
３３モニタ電極
３４，３５センス電極
４０，１３１ドライブ回路
４１ＰＬＬ回路
４３タイミング制御回路
４４，８１，１０１，１３２入力切替手段
４７，８４，１０４，１３６ＤＡ切替手段
４８，８５，１０５，１３３ＤＡ変換手段
６２，９９，１１９，１３４積分手段
６３，１３５比較手段
７０差分演算手段
７１補正演算手段
７３演算手段

Claims

少なくとも２つの入力信号を切り替える入力切替手段と、少なくとも２つのレベルの電荷量を出力するＤＡ変換手段と、前記入力切替手段とＤＡ変換手段とから出力される電荷を積分しその少なくとも２つの積分値を保持する積分手段と、この積分手段から出力される少なくとも２つの積分値を所定の値と比較する比較手段と、この比較手段の少なくとも２つの出力に応じて前記ＤＡ変換手段の出力を切り替えるＤＡ切替手段と、前記比較手段の出力信号を演算する演算手段とを備え、前記演算手段に、前記比較手段から出力される少なくとも２つの比較信号の差を演算する差分演算手段を設けたΣΔ型ＡＤ変換器。
差分演算手段が、一対の比較信号を１ビット差分演算することにより、１ビット差分信号を形成するようにした請求項１記載のΣΔ型ＡＤ変換器。
演算手段に、１ビット差分信号を所定の補正情報と乗算する補正演算手段を設けた請求項１記載のΣΔ型ＡＤ変換器。
所定の入力信号の位相に応じて入力切替手段と積分手段の切り替えを行うタイミング制御回路を設けた請求項１記載のΣΔ型ＡＤ変換器。
タイミング制御回路にＰＬＬ回路を設けた請求項４記載のΣΔ型ＡＤ変換器。
駆動電極と、センス電極と、モニタ電極を有するセンサ素子と、このセンサ素子を所定の駆動周波数で駆動させるドライブ回路と、前記センス電極から出力される信号を電気的に処理するとともに、少なくとも２つの入力信号を切り替える入力切替手段と、少なくとも２つのレベルの電荷量を出力するＤＡ変換手段と、前記入力切替手段とＤＡ変換手段とから出力される電荷を積分しその少なくとも２つの積分値を保持する積分手段と、この積分手段から出力される少なくとも２つの積分値を所定の値と比較する比較手段と、この比較手段の少なくとも２つの出力に応じて前記ＤＡ変換手段の出力を切り替えるＤＡ切替手段と、前記比較手段の出力信号を演算する演算手段とを備え、前記演算手段に、前記比較手段から出力される少なくとも２つの比較信号の差を演算する差分演算手段を設けてなるΣΔ型ＡＤ変換器を用いた角速度センサ。
差分演算手段が、一対の比較信号を１ビット差分演算することにより、１ビット差分信号を形成するようにした請求項６記載の角速度センサ。
演算手段に、１ビット差分信号を所定の補正情報と演算する補正演算手段を設けた請求項６記載の角速度センサ。
所定の入力信号の位相に応じて入力切替手段と積分手段と演算手段の切り替えを行うタイミング制御回路を設けた請求項６記載の角速度センサ。
タイミング制御回路にＰＬＬ回路を設けた請求項９記載の角速度センサ。
駆動電極と、センス電極と、モニタ電極とを有するセンサ素子と、このセンサ素子を所定の振幅にて振動駆動させるドライブ回路と、前記センサ素子におけるセンス電極から出力される信号を角速度出力信号に変換するセンス回路とを備え、前記ドライブ回路をセンサ素子におけるモニタ電極から出力される信号をオン・オフする入力切替手段と、少なくとも２つのレベルの電荷量を出力するＤＡ変換手段と、前記入力切替手段とＤＡ変換手段とから出力される電荷を積分し、その積分値を保持する積分手段と、この積分手段から出力される積分値を所定の値と比較する比較手段と、この比較手段の出力に応じて前記ＤＡ変換手段の出力を切り替えるＤＡ切替手段と、デジタルバンドパスフィルタと、ＡＧＣ回路および駆動回路とにより構成してなるΣΔ型ＡＤ変換器を用いた角速度センサ。