JP2008135481A - 電子装置およびその製造方法 - Google Patents

電子装置およびその製造方法 Download PDF

Info

Publication number
JP2008135481A
JP2008135481A JP2006319238A JP2006319238A JP2008135481A JP 2008135481 A JP2008135481 A JP 2008135481A JP 2006319238 A JP2006319238 A JP 2006319238A JP 2006319238 A JP2006319238 A JP 2006319238A JP 2008135481 A JP2008135481 A JP 2008135481A
Authority
JP
Japan
Prior art keywords
layer
side electrode
component
solder layer
solder
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2006319238A
Other languages
English (en)
Other versions
JP5065657B2 (ja
Inventor
Michihiko Ueda
充彦 植田
Yoshiharu Sanagawa
佳治 佐名川
Masaya Hirata
雅也 平田
Makoto Sato
信 佐藤
Sadayuki Sumi
貞幸 角
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Electric Works Co Ltd
Original Assignee
Matsushita Electric Works Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Works Ltd filed Critical Matsushita Electric Works Ltd
Priority to JP2006319238A priority Critical patent/JP5065657B2/ja
Publication of JP2008135481A publication Critical patent/JP2008135481A/ja
Application granted granted Critical
Publication of JP5065657B2 publication Critical patent/JP5065657B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/731Location prior to the connecting process
    • H01L2224/73101Location prior to the connecting process on the same surface
    • H01L2224/73103Bump and layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319Arrangement of the layer connectors prior to mounting
    • H01L2224/83192Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/921Connecting a surface with connectors of different types
    • H01L2224/9212Sequential connecting processes
    • H01L2224/92122Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/156Material
    • H01L2924/15786Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787Ceramics, e.g. crystalline carbides, nitrides or oxides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)

Abstract

【課題】基板側電極と部品側電極との間の導通抵抗が従来構成よりも小さい電子装置およびその製造方法を提供する。
【解決手段】電子装置は、実装基板1に形成された基板側電極2と電子部品3に形成された部品側電極4とを接続する形で実装基板1に電子部品3をフリップチップ実装して構成される。部品側電極4上にははんだ層6が形成されており、基板側電極2上にはAuのスタッドバンプからなり、はんだ層6を貫通して部品側電極4に当接し基板側電極2と部品側電極とを接続する金属バンプ5が設けられている。部品側電極4は、Al層からなる部品側下地電極層4a上に、はんだ層6よりも導電性に優れ且つ金属バンプ5よりも硬度の高いNi層が変形防止層4bとして形成された構成を有する。
【選択図】図1

Description

本発明は、電子部品を実装基板に実装して成る電子装置およびその製造方法に関するものである。
従来からこの種の電子装置として、図4(d)に示すように、実装基板1のうち基板側電極2が形成された実装面1aに電子部品3(ここではICチップ)のうち部品側電極4が形成された接続面3aを対向させる形で、基板側電極2と部品側電極4とを接続することにより実装基板1に電子部品3を実装したものが提供されている。
上述の電子装置を製造する際には、たとえば、図4(a)のように基板側電極2上に金属バンプ5を形成し、且つ図4(b)のように部品側電極4上にはんだバンプ6’を形成した後、基板側電極2と部品側電極4とを位置合わせし、電子部品3を実装基板1側に押圧することにより、図4(c)のように金属バンプ5の先端部をはんだバンプ6’の先端部に埋入させる。その後、電子部品3を介してはんだバンプ6’を加熱し、図4(d)のようにはんだバンプ6’を溶融させはんだバンプ6’で金属バンプ5の周囲を包み込むことにより、基板側電極2(金属バンプ5)と部品側電極4とをはんだバンプ6’で接続する(たとえば特許文献1参照)。
なお、特許文献1においては、基板側電極2は、Cu層からなる基板側下地電極層2aの上にNi層2bがめっきにより形成され、当該Ni層2b上にAu層2cがめっきにより形成されることにより構成されており、金属バンプ5はAuバンプからなる。部品側電極4は表面にバリア層4cが形成されている。さらに、実装面1aと接続面3aとの間に、熱硬化性樹脂の接着剤からなるアンダーフィル材7’を塗布し、はんだバンプ6’の加熱時にアンダーフィル材7’を硬化させることによりアンダーフィル層7を形成している。
特許第3381593号公報(第2−3頁)
ところで、上述した従来の電子装置では、基板側電極2上に設けた金属バンプ5と部品側電極4との間にはんだバンプ6’が介在しているので、金属バンプ5が部品側電極4に直接接合される場合に比べて基板側電極2と部品側電極4との間の導通抵抗がはんだバンプ6’の分だけ大きくなる。導通抵抗が大きくなると、たとえば微小な電気信号を用いる電子装置において電気信号の減衰などが問題となることがある。
本発明は上記事由に鑑みて為されたものであって、基板側電極と部品側電極との間の導通抵抗が従来構成よりも小さい電子装置およびその製造方法を提供することを目的とする。
請求項1の発明は、実装基板のうち基板側電極が形成された実装面に電子部品のうち部品側電極が形成された接続面を対向させて基板側電極と部品側電極とを接続することにより実装基板に電子部品を実装した電子装置であって、前記部品側電極上にはんだ層が設けられ、前記基板側電極上に前記はんだ層を貫通して前記部品側電極に当接する金属バンプが設けられ、部品側電極が、金属バンプが当接する部位に前記はんだ層よりも導電性に優れ且つ金属バンプよりも硬度が高い変形防止層を有することを特徴とする。
この構成によれば、金属バンプが部品側電極に当接して直接接続されているので、基板側電極と部品側電極との間にはんだバンプが介在する従来構成に比べると、基板側電極と部品側電極との間の導通抵抗が低減する。また、部品側電極において金属バンプが当接する部位には、金属バンプよりも硬度が高い変形防止層が形成されているので、金属バンプを部品側電極に当接させる際に金属バンプから部品側電極に押圧荷重が作用しても、部品側電極の変形や破損を変形防止層で防止することができる。
請求項2の発明は、請求項1の発明において、前記変形防止層が、3〜20μmの厚みを有するニッケル層で形成されていることを特徴とする。
この構成によれば、ニッケルめっき等の比較的簡単な方法で変形防止層を形成することができる。
請求項3の発明は、請求項1の発明において、前記変形防止層が、5〜20μmの厚みを有するニッケル層で形成されていることを特徴とする。
この構成によれば、ニッケルめっき等の比較的簡単な方法で変形防止層を形成することができる。しかも、変形防止層の厚みは少なくとも5μmであるから、変形防止層の硬度が高くなり、金属バンプを部品側電極に当接させる際に金属バンプから部品側電極に比較的大きい押圧荷重が作用しても、部品側電極の変形や破損を変形防止層で確実に防止することができる。
請求項4の発明は、請求項1ないし請求項3のいずれかの発明において、前記金属バンプが金のスタッドバンプで形成されていることを特徴とする。
この構成によれば、金属バンプが比較的変形し易いので、部品側電極や基板側電極の平面度が低い場合でも、金属バンプを部品側電極に当接させる際に金属バンプが押し潰されることにより、金属バンプと部品側電極および基板側電極との接触面積を大きく確保でき、基板側電極と部品側電極との間の導通抵抗が低減する。
請求項5の発明は、請求項1ないし請求項4のいずれかの発明において、前記実装基板と前記電子部品との間に介在し、前記金属バンプと前記部品側電極との接合部の周囲を保護するアンダーフィル層を備えることを特徴とする。
この構成によれば、金属バンプと部品側電極との接合部の周囲がアンダーフィル層で保護されるので、電子部品を実装基板に実装した後の前記接合部の信頼性が向上する。
請求項6の発明は、請求項1ないし請求項4のいずれか1項に記載の電子装置の製造方法であって、前記変形防止層と共に前記電子部品の前記部品側電極を構成する部品側下地電極層上に前記変形防止層を形成する変形防止層形成工程と、前記変形防止層上に前記はんだ層を形成するはんだ層形成工程と、前記基板側電極上に形成された前記金属バンプと前記部品側電極上に形成された前記はんだ層とを位置合わせし、前記金属バンプが前記はんだ層を貫通して前記変形防止層に当接するように前記はんだ層を加熱し且つ前記金属バンプおよび前記部品側電極の一方を他方に押し付ける接続工程とを有することを特徴とする。
この構成によれば、金属バンプが部品側電極に当接して直接接続されているので、基板側電極と部品側電極との間にはんだバンプが介在する従来構成に比べると、基板側電極と部品側電極との間の導通抵抗が低減する。また、部品側電極には変形防止層が形成されているので、接続工程において金属バンプを部品側電極に当接させる際に金属バンプから部品側電極に押圧荷重が作用しても、部品側電極の変形や破損を変形防止層で防止することができる。
請求項7の発明は、請求項5に記載の電子装置の製造方法であって、前記変形防止層と共に前記電子部品の前記部品側電極を構成する部品側下地電極層上に前記変形防止層を形成する変形防止層形成工程と、前記変形防止層上に前記はんだ層を形成するはんだ層形成工程と、前記基板側電極上に形成された前記金属バンプと前記部品側電極上に形成された前記はんだ層とを位置合わせし、前記金属バンプが前記はんだ層を貫通して前記変形防止層に当接するように前記はんだ層を加熱し且つ前記金属バンプおよび前記部品側電極の一方を他方に押し付ける接続工程とを有し、前記接続工程の後に、前記実装基板と前記電子部品と間に前記アンダーフィル層を形成するアンダーフィル材を注入するアンダーフィル材注入工程を有することを特徴とする。
この構成によれば、アンダーフィル材を注入することにより金属バンプと部品側電極との接合部がアンダーフィル層で保護されるので、電子部品を実装基板に実装した後の前記接合部の信頼性が向上する。
請求項8の発明は、請求項5に記載の電子装置の製造方法であって、前記変形防止層と共に前記電子部品の前記部品側電極を構成する部品側下地電極層上に前記変形防止層を形成する変形防止層形成工程と、前記変形防止層上に前記はんだ層を形成するはんだ層形成工程と、前記基板側電極上に形成された前記金属バンプと前記部品側電極上に形成された前記はんだ層とを位置合わせし、前記金属バンプが前記はんだ層を貫通して前記変形防止層に当接するように前記はんだ層を加熱し且つ前記金属バンプおよび前記部品側電極の一方を他方に押し付ける接続工程とを有し、前記はんだ層形成工程と前記接続工程との間に、前記実装基板のうち前記電子部品の前記接続面との対向部位に熱硬化性のアンダーフィル材を塗布するアンダーフィル材塗布工程を有し、前記接続工程では、前記はんだ層と同時に前記アンダーフィル材を加熱して硬化させることで前記アンダーフィル層を形成することを特徴とする。
この構成によれば、接続工程においてはんだ層と同時にアンダーフィル材を加熱して硬化させるので、アンダーフィル材を硬化させるためだけの工程がある場合に比べて、工程を簡略化することができ、タクトタイムを短縮できる。
請求項9の発明は、請求項6ないし請求項8のいずれかの発明において、前記接続工程では、前記電子部品を前記はんだ層の融点以上の温度に加熱し、前記実装基板の温度を前記はんだ層の融点未満に維持することを特徴とする。
この構成によれば、接続工程において、部品側電極上のはんだ層を溶融させながらも、実装基板の温度ははんだ層の融点未満に維持されるので、実装基板に既に実装されている他の部品のはんだ接合部まで溶融してしまうことを回避できる。
請求項10の発明は、請求項8の発明において、前記接続工程が、前記電子部品を前記はんだ層の融点未満の温度に加熱した状態で、前記金属バンプが前記はんだ層を貫通して前記変形防止層に当接するように加圧する第1段階と、第1段階の後に前記電子部品を前記はんだ層の融点以上に加熱することにより前記金属バンプと前記変形防止層とを前記はんだ層で接合するとともに前記アンダーフィル材を硬化させる第2段階とを有することを特徴とする。
この構成によれば、はんだ層が溶融していない第1段階で金属バンプが部品側電極に押し付けられるので、第1段階でのアンダーフィル材の広がる流れに伴いはんだ層が流動してしまうことはなく、第2段階において金属バンプに良好なはんだ層のフィレットを形成できるという利点がある。
本発明は、金属バンプがはんだ層よりも導電性に優れた変形防止層に当接することにより部品側電極に直接接続されているので、基板側電極と部品側電極との間にはんだバンプが介在する従来構成に比べると、基板側電極と部品側電極との間の導通抵抗が低減する。また、変形防止層は金属バンプよりも硬度が高いから、金属バンプを部品側電極に当接させる際に金属バンプから部品側電極に押圧荷重が作用しても、部品側電極の変形や破損を変形防止層で防止できるという利点がある。
(実施形態1)
本実施形態の電子装置は、図1(b)に示すように、実装基板1に形成された基板側電極2と電子部品3に形成された部品側電極4とを接続する形で実装基板1に電子部品3を実装して構成される。図1(a)のように、基板側電極2は実装基板1の一表面である実装面1aに形成され、部品側電極4は電子部品3における実装面1aとの対向面である接続面3aに形成されており、電子部品3は実装基板1にフリップチップ実装される。
本実施形態では、実装基板1はガラスエポキシ基板からなり、基板側電極2上には、Auワイヤで形成されたAuのスタッドバンプからなる金属バンプ5が設けられている。基板側電極2は、金属バンプ5を形成可能とするために、Cu層からなる基板側下地電極2aの上にNi層2b、さらにその上にAu層2c(ボンディングAuめっき)がそれぞれめっきにより形成された構成を有する。
一方、電子部品3(ここではICチップ)の部品側電極4上には、Pb(鉛)フリーはんだからなるはんだ層6が形成されている。Pbフリーはんだとしては、Sn−Ag系、Sn−Bi系、Sn−Zn系などが使用される。はんだ層6は、部品側電極4上に無電解はんだめっきにより形成されている。
部品側電極4は、Al層からなる部品側下地電極層4a上に、厚みが3〜20μm(望ましくは5〜20μm)のNi層(ニッケル層)が変形防止層4bとして形成された構成を有する。変形防止層4bは、部品側下地電極層4a上に無電解めっきにより形成されている。変形防止層4bの厚み寸法はめっき時間を長くすることで大きくすることができる。この変形防止層4bは、はんだ層6よりも導電性に優れ且つ金属バンプ5よりも硬度が高く形成されている。さらに、変形防止層4bをNi層としたことにより、変形防止層4bは部品側下地電極層4aへのはんだ層6の拡散を防止するバリア層を兼ねる。
上述した金属バンプ5ははんだ層6を貫通して部品側電極4に当接することにより、基板側電極2と部品側電極4とを電気的に接続する。本実施形態では、部品側電極4の表面に変形防止層4bが形成されているので、金属バンプ5が部品側電極4に当接した状態では金属バンプ5は変形防止層4bに当接することになる。
ここにおいて、変形防止層4b(ここではNi)は金属バンプ5(ここではAu)よりも硬度が高く、且つ金属バンプ5からの押圧荷重に耐え得る3μm以上の厚みを有するので、金属バンプ5を部品側電極4に当接させる際に金属バンプ5から部品側電極4に押圧荷重が作用しても、当該押圧荷重を変形防止層4bで受けることにより部品側電極4を含む電子部品3の変形や破損を防止することができる。すなわち、図1(b)に示すように、部品側電極4を変形、破損させることなく、金属バンプ5の先端部が押し潰されるまで金属バンプ5を部品側電極4に押し付けることができる。
本実施形態ではNi層を変形防止層4bとするので、上述したように20μm以下の厚み寸法でも金属バンプ5と電子部品3との接合時に部品側電極4の損傷を防止するための十分の強度を確保できる。実装基板1への電子部品3のフリップチップ実装時に、金属バンプ5を部品側電極4に押し付ける荷重(以下、「実装荷重」という)を100g/bump(つまり、1個の金属バンプ当り100gの荷重)以上の高荷重とし、加熱温度を200℃以上の高温とする場合など、部品側電極4に高負荷となる条件でフリップチップ実装を行う場合には、変形防止層4bの変形を防止するために変形防止層4bの厚みを5μm以上とすることが望ましい。
また、金属バンプ5ははんだ層6よりも導電性に優れた変形防止層4bに当接することにより部品側電極4に直接接続されているので、基板側電極2と部品側電極4との間にはんだバンプ6’が介在する従来構成に比べると、基板側電極2と部品側電極4との間の導通抵抗が低減する。
以下に、本実施形態の電子装置の製造方法について説明する。
実装基板1の基板側電極2上には、バンプ形成工程において金属バンプ5を形成する。一方、電子部品3の部品側電極4には、変形防止層形成工程において変形防止層4bを形成する。それから、はんだ層形成工程において、変形防止層4b上にはんだ層6を形成する。なお、バンプ形成工程と変形防止層形成工程とはどちらを先に行ってもよく、あるいは同時に行ってもよい。
その後、接続工程において、図1(a)のように基板側電極2上に形成した金属バンプ5と、部品側電極4上に形成したはんだ層6とを互いに突き合わせるように、電子部品3と実装基板1との位置合わせ(アライメント)を行う。さらに接続工程においては、図1(b)のように金属バンプ5がはんだ層6を貫通して変形防止層4bに当接するようにはんだ層6を加熱し且つ金属バンプ5を部品側電極4に押し付けることにより、実装基板1への電子部品3のフリップチップ実装を行う。つまり、接続工程におけるフリップチップ実装時に、電子部品3と実装基板1との距離を縮める向きの実装荷重が加わるように電子部品3および実装基板1に加圧し、金属バンプ5を部品側電極4の変形防止層4bに当接させる。
このとき、はんだ層6は金属バンプ5によって金属バンプ5の周囲に押し退けられる。この押し退けられたはんだ層6は、変形防止層4bに押し付けられることにより先端部が押し潰された金属バンプ5の周面(側面)に接触する。ここで、はんだ層6中のSn(すず)およびAuは拡散し易く、金属バンプ5の先端部の周囲においてもはんだ層6と金属バンプ5とが金属結合し、変形防止層4bと金属バンプ5との接合を補強する構造となる。
また、接続工程前には変形防止層4b上にはんだ層6が形成されているので、変形防止層4bと金属バンプ5との接触面、つまり変形防止層4bと金属バンプ5との界面においても、SnにNiが拡散した非常に薄い拡散層や金属間化合物層が存在しており、前記界面に金属バンプ5が加熱、加圧されて接触すると、Auが前記拡散層に拡散したり金属間化合物層が形成されたりすることにより金属結合が行われる。
これらの金属結合は、接続工程時の加熱温度および実装荷重の影響を大きく受ける。つまり、接続工程において、電子部品3側をはんだ層6の融点以上の温度に加熱する。これにより、はんだ層6が溶融し、金属バンプ5とSnとが拡散しやすくなることにより金属結合の強度が向上し、実装後の基板側電極2と部品側電極4との接続状態の信頼性も向上する。また、はんだ層6を溶融させることによりはんだ層6のフィレットを形成することができ、機械的な接続強度も向上する。なお、接続工程においては部品側電極4を金属バンプ5に押し付けるようにしてもよい。
次に、本実施形態の電子装置の具体例を示す。
金属バンプ5は、直径が15〜35μmのAuワイヤから形成する。ここでは、ガラスエポキシ基板からなる実装基板1の基板側電極2上に、実装基板1を150〜250℃に加熱し、荷重、超音波を印加することにより、直径25μmのAuワイヤから外径が90μm、基板側電極2表面からの高さ寸法が70〜80μmの金属バンプ5を形成する。この金属バンプ5は、フリップチップ実装において変形防止層4bに押し付けられることにより先端部が押し潰された状態では、基板側電極2表面からの高さ寸法が20〜30μmとなる。また、基板側電極2におけるNi層2bの厚み寸法は3〜5μmとし、Au層2cの厚み寸法は0.1〜0.5μmとする。
また、はんだ層6に関しては、上述した無電解はんだめっきであれば3〜10μm程度の厚みに形成することができる。ここで、はんだ層6の厚み寸法をより大きくする場合には、はんだディップ等の無電解はんだめっき以外の工法を用いてもよい。はんだディップであれば、3〜60μmの厚みのはんだ層6を形成することができる。ただし、はんだ層6の厚み寸法が大きくなると、電子部品3の実装時にはんだ層6が基板側電極2に接触してぬれ広がり、隣接する部品側電極4あるいは基板側電極2に接触して短絡する可能性があるので、はんだ層6の厚み寸法は15μm以下に抑えることが望ましい。これに対して、従来構成として示した電子装置のように部品側電極4上にはんだバンプ6’が設けられている構成では、溶融時に金属バンプ5の周囲をはんだバンプ6’で包み込むためにはんだ量を比較的多くせざるを得ないので、部品側電極4が狭ピッチで配置されている場合などに、溶融したはんだバンプ6’により隣接する部品側電極4同士(あるいは基板側電極2同士)が短絡してしまう可能性がある。
なお、上述した実施形態では、実装基板1としてガラスエポキシ基板を例示したが、この例に限らず、たとえばセラミック基板を実装基板1として用いてもよい。また、部品側電極4としてAl層からなる部品側下地電極層4a上に変形防止層4bを形成した例を示したが、この例に限らず、たとえばCu層からなる部品側下地電極層上に変形防止層4bを形成することにより部品側電極4を構成してもよい。
(実施形態2)
本実施形態の電子装置は、図2(b)に示すように、実装基板1の実装面1aと電子部品3の接続面3aとの間に介在し、金属バンプ5と部品側電極4との接合部の周囲を保護するアンダーフィル層7を備える点が実施形態1の電子装置と相違する。
アンダーフィル層7は、フィラーを充填したエポキシ樹脂を主成分とする熱硬化性の絶縁樹脂材料からなるアンダーフィル材7’(図3(b)参照)を硬化させることにより形成される。アンダーフィル層7は金属バンプ5と部品側電極4との接合部の周囲を封止することにより前記接合部を保護する。
仮に、アンダーフィル層7がなければ、接続工程で電子装置を加熱した後など、電子装置に温度変化が生じると、電子部品3と実装基板1との熱膨張率の差による熱応力が金属バンプ5と部品側電極4との接合部に集中的に作用し、前記接合部にクラックが生じるなどして接続不良を生じる可能性がある。これに対して、アンダーフィル層7を備えた本実施形態では、アンダーフィル層7で前記熱応力を受けることにより前記接合部に作用する熱応力を低減することができる。
以下に、本実施形態の製造方法について説明する。図2(a)のように電子部品3を実装基板1にフリップチップ実装する接続工程までは、実施形態1と同様であるから説明を省略する。
接続工程の後、図2(b)のように実装基板1の実装面1aと電子部品3の接続面3aとの間に形成されたギャップg1(図2(a)参照)にアンダーフィル材7’を注入する(アンダーフィル材注入工程)。それから、アンダーフィル材7’を加熱して図2(b)の状態でアンダーフィル材7’を硬化させアンダーフィル層7を形成する(アンダーフィル材硬化工程)。
なお、本実施形態では一例として、150℃に加熱された状態で1〜3時間で硬化するアンダーフィル材7’を採用している。その他の構成および機能は実施形態1と同様である。
(実施形態3)
本実施形態の電子装置は、図3(b)に示すように接続工程の前に、実装基板1の実装面1aの一部にアンダーフィル材7’を塗布する点が実施形態2の電子装置と相違する。
アンダーフィル材7’は、バンプ形成工程、変形防止層形成工程、はんだ層形成工程が終了した後であって、接続工程の前のアンダーフィル材塗布工程において実装基板1に塗布される。アンダーフィル材7’が塗布されるのは、実装面1aのうち電子部品3を実装した状態で電子部品3の接続面3aと対向する部位であって、本実施形態では図3(b)のように基板側電極2に囲まれた部位にアンダーフィル材7’を塗布している。このように塗布されたアンダーフィル材7’は、図3(c)の接続工程で硬化させられる。要するに、接続工程においては、図3(c)のように金属バンプ5がはんだ層6を貫通して変形防止層4bに当接するようにはんだ層6を加熱し且つ金属バンプ5を部品側電極4に押し付け、さらに、はんだ層6と同時にアンダーフィル材7’を加熱して硬化させる。
ここで、接続工程において、電子部品3に対しては、はんだ層6を溶融させるためにはんだ層6の融点以上の温度に加熱することが必要であるが、実装基板1に関しては、実装基板1に既に実装されている他の部品のはんだ接合部まで溶融することを回避するために、はんだ層6の融点未満の温度に維持することが望ましい。そのため、本実施形態ではフリップチップ実装を行う際に電子部品3を加熱、加圧する圧着ツール(図示せず)においては電子部品3をはんだ層6の融点以上の温度に加熱できるように温度設定し、実装基板1を固定するステージ(図示せず)においては実装基板1をはんだ層6の融点未満の温度に維持するように温度設定している。
また、本実施形態では、アンダーフィル材7’の硬化温度よりも高い融点を有するはんだ層6を採用している。そのため、溶融したはんだ層6の流動をアンダーフィル材7’で妨げないように、アンダーフィル材7’の硬化途中で加熱温度をはんだ層6の融点以上に上昇させることが望ましい。
ところで、アンダーフィル材7’を塗布してから電子部品3を実装基板1に実装する方法では、加圧する際にアンダーフィル材7’が流動して電子部品3と実装基板1との間のギャップg1中に広がり当該ギャップg1に充填されるが、このときにはんだ層6が溶融した状態にあると、溶融したはんだ層6がアンダーフィル材7’の流動に伴って流動し、金属バンプ5と部品側電極4との良好な接続状態をはんだ層6により確保できなくなる可能性がある。そこで、本実施形態では、加熱温度をはんだ層6の融点未満の温度に設定した状態で、金属バンプ5がはんだ層6を貫通して変形防止層4bに当接するように加圧し一定時間保持する第1段階と、第1段階後に設定され、加熱温度をはんだ層6の融点以上に上昇させ一定時間保持することにより、金属バンプ5と変形防止層4bとをはんだ層6で接合するとともにアンダーフィル材7’を硬化させる第2段階とに接続工程を分けている。
この構成によれば、加圧によりアンダーフィル材7’が流動する際にははんだ層6は溶融されておらず、アンダーフィル材7’の流動が止まりアンダーフィル材7’のフィレットが形成された後に、はんだ層6が溶融し金属バンプ5と部品側電極4とが金属結合するので、金属バンプ5と部品側電極4との良好な接続状態を確保することができる。なお、第1段階において、はんだ層6は融点未満ではあるが加熱されることにより軟化しているので、はんだ層6を貫通させて金属バンプ5を部品側電極4に当接させることが可能である。このとき、はんだ層6は金属バンプ5の周囲に押し退けられ、この押し退けられた部分が、押し潰された金属バンプ5の先端部の周面(側面)に接触し、後に第2段階ではんだ層6を融点以上に加熱したときに溶融して金属結合を行うことになる。
なお、本実施形態では、フリップチップ実装と同時にアンダーフィル材7’を硬化させるので、タクトタイムを短くするために短時間で硬化するアンダーフィル材7’を採用することが望ましく、一例として、200〜300℃に加熱された状態で20秒以内に硬化するアンダーフィル材7’を採用している。また、この場合に、接続工程においてはんだ層6を溶融させるための加熱を行う際には、電子部品3をはんだ層6の融点以上の温度として220〜250℃に加熱し、実装基板1をはんだ層6の融点未満の温度として100℃以下(たとえば30℃)に維持する。その他の構成および機能は実施形態2と同様である。
本発明の実施形態1の製造方法の説明図である。 本発明の実施形態2の製造方法の説明図である。 本発明の実子形態3の製造方法の説明図である。 従来例の製造方法の説明図である。
符号の説明
1 実装基板
1a 実装面
2 基板側電極
3 電子部品
3a 接続面
4 部品側電極
4a 部品側下地電極層
4b 変形防止層
5 金属バンプ
6 はんだ層
7 アンダーフィル層
7’ アンダーフィル材

Claims (10)

  1. 実装基板のうち基板側電極が形成された実装面に電子部品のうち部品側電極が形成された接続面を対向させて基板側電極と部品側電極とを接続することにより実装基板に電子部品を実装した電子装置であって、前記部品側電極上にはんだ層が設けられ、前記基板側電極上に前記はんだ層を貫通して前記部品側電極に当接する金属バンプが設けられ、部品側電極は、金属バンプが当接する部位に前記はんだ層よりも導電性に優れ且つ金属バンプよりも硬度が高い変形防止層を有することを特徴とする電子装置。
  2. 前記変形防止層は、3〜20μmの厚みを有するニッケル層で形成されていることを特徴とする請求項1記載の電子装置。
  3. 前記変形防止層は、5〜20μmの厚みを有するニッケル層で形成されていることを特徴とする請求項1記載の電子装置。
  4. 前記金属バンプが金のスタッドバンプで形成されていることを特徴とする請求項1ないし請求項3のいずれか1項に記載の電子装置。
  5. 前記実装基板と前記電子部品との間に介在し、前記金属バンプと前記部品側電極との接合部の周囲を保護するアンダーフィル層を備えることを特徴とする請求項1ないし請求項4のいずれか1項に記載の電子装置。
  6. 請求項1ないし請求項4のいずれか1項に記載の電子装置の製造方法であって、前記変形防止層と共に前記電子部品の前記部品側電極を構成する部品側下地電極層上に前記変形防止層を形成する変形防止層形成工程と、前記変形防止層上に前記はんだ層を形成するはんだ層形成工程と、前記基板側電極上に形成された前記金属バンプと前記部品側電極上に形成された前記はんだ層とを位置合わせし、前記金属バンプが前記はんだ層を貫通して前記変形防止層に当接するように前記はんだ層を加熱し且つ前記金属バンプおよび前記部品側電極の一方を他方に押し付ける接続工程とを有することを特徴とする電子装置の製造方法。
  7. 請求項5に記載の電子装置の製造方法であって、前記変形防止層と共に前記電子部品の前記部品側電極を構成する部品側下地電極層上に前記変形防止層を形成する変形防止層形成工程と、前記変形防止層上に前記はんだ層を形成するはんだ層形成工程と、前記基板側電極上に形成された前記金属バンプと前記部品側電極上に形成された前記はんだ層とを位置合わせし、前記金属バンプが前記はんだ層を貫通して前記変形防止層に当接するように前記はんだ層を加熱し且つ前記金属バンプおよび前記部品側電極の一方を他方に押し付ける接続工程とを有し、前記接続工程の後に、前記実装基板と前記電子部品と間に前記アンダーフィル層を形成するアンダーフィル材を注入するアンダーフィル材注入工程を有することを特徴とする電子装置の製造方法。
  8. 請求項5に記載の電子装置の製造方法であって、前記変形防止層と共に前記電子部品の前記部品側電極を構成する部品側下地電極層上に前記変形防止層を形成する変形防止層形成工程と、前記変形防止層上に前記はんだ層を形成するはんだ層形成工程と、前記基板側電極上に形成された前記金属バンプと前記部品側電極上に形成された前記はんだ層とを位置合わせし、前記金属バンプが前記はんだ層を貫通して前記変形防止層に当接するように前記はんだ層を加熱し且つ前記金属バンプおよび前記部品側電極の一方を他方に押し付ける接続工程とを有し、前記はんだ層形成工程と前記接続工程との間に、前記実装基板のうち前記電子部品の前記接続面との対向部位に熱硬化性のアンダーフィル材を塗布するアンダーフィル材塗布工程を有し、前記接続工程では、前記はんだ層と同時に前記アンダーフィル材を加熱して硬化させることで前記アンダーフィル層を形成することを特徴とする電子装置の製造方法。
  9. 前記接続工程では、前記電子部品を前記はんだ層の融点以上の温度に加熱し、前記実装基板の温度を前記はんだ層の融点未満に維持することを特徴とする請求項6ないし請求項8のいずれか1項に記載の電子装置の製造方法。
  10. 前記接続工程は、前記電子部品を前記はんだ層の融点未満の温度に加熱した状態で、前記金属バンプが前記はんだ層を貫通して前記変形防止層に当接するように加圧する第1段階と、第1段階の後に前記電子部品を前記はんだ層の融点以上に加熱することにより前記金属バンプと前記変形防止層とを前記はんだ層で接合するとともに前記アンダーフィル材を硬化させる第2段階とを有することを特徴とする請求項8記載の電子装置の製造方法。
JP2006319238A 2006-11-27 2006-11-27 電子装置およびその製造方法 Expired - Fee Related JP5065657B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2006319238A JP5065657B2 (ja) 2006-11-27 2006-11-27 電子装置およびその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006319238A JP5065657B2 (ja) 2006-11-27 2006-11-27 電子装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2008135481A true JP2008135481A (ja) 2008-06-12
JP5065657B2 JP5065657B2 (ja) 2012-11-07

Family

ID=39560141

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006319238A Expired - Fee Related JP5065657B2 (ja) 2006-11-27 2006-11-27 電子装置およびその製造方法

Country Status (1)

Country Link
JP (1) JP5065657B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009231690A (ja) * 2008-03-25 2009-10-08 Fuji Electric Device Technology Co Ltd 半導体装置の製造方法
JP2011003876A (ja) * 2009-06-22 2011-01-06 Korea Electronics Telecommun 半導体パッケージの製造方法及びこれによって製造された半導体パッケージ

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06333985A (ja) * 1993-05-24 1994-12-02 Fujitsu Ltd フリップチップ接合方法
JPH09270443A (ja) * 1996-04-01 1997-10-14 Matsushita Electric Ind Co Ltd チップの実装方法
JPH10117065A (ja) * 1996-10-11 1998-05-06 Matsushita Electric Ind Co Ltd バンプ付きワークの半田付け方法
JPH10233417A (ja) * 1997-02-19 1998-09-02 Casio Comput Co Ltd 半導体装置及びその製造方法
JPH10270498A (ja) * 1997-03-27 1998-10-09 Toshiba Corp 電子装置の製造方法
JPH1140606A (ja) * 1997-07-18 1999-02-12 Matsushita Electric Ind Co Ltd バンプ付きワークの実装方法
JP2000252323A (ja) * 1999-02-26 2000-09-14 Nec Kansai Ltd 半導体装置及びその製造方法
JP2001257237A (ja) * 2000-03-10 2001-09-21 Toshiba Corp 半導体装置、その製造方法、実装装置及び実装方法並びにそれに用いられるフリップチップ実装用基板
JP2003031613A (ja) * 2001-07-12 2003-01-31 Matsushita Electric Works Ltd フリップチップ実装体及びフリップチップ実装方法
JP3381593B2 (ja) * 1997-12-22 2003-03-04 松下電器産業株式会社 バンプ付電子部品の実装方法
JP2007250999A (ja) * 2006-03-17 2007-09-27 Seiko Epson Corp 半導体装置の製造方法

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06333985A (ja) * 1993-05-24 1994-12-02 Fujitsu Ltd フリップチップ接合方法
JPH09270443A (ja) * 1996-04-01 1997-10-14 Matsushita Electric Ind Co Ltd チップの実装方法
JPH10117065A (ja) * 1996-10-11 1998-05-06 Matsushita Electric Ind Co Ltd バンプ付きワークの半田付け方法
JPH10233417A (ja) * 1997-02-19 1998-09-02 Casio Comput Co Ltd 半導体装置及びその製造方法
JPH10270498A (ja) * 1997-03-27 1998-10-09 Toshiba Corp 電子装置の製造方法
JPH1140606A (ja) * 1997-07-18 1999-02-12 Matsushita Electric Ind Co Ltd バンプ付きワークの実装方法
JP3381593B2 (ja) * 1997-12-22 2003-03-04 松下電器産業株式会社 バンプ付電子部品の実装方法
JP2000252323A (ja) * 1999-02-26 2000-09-14 Nec Kansai Ltd 半導体装置及びその製造方法
JP2001257237A (ja) * 2000-03-10 2001-09-21 Toshiba Corp 半導体装置、その製造方法、実装装置及び実装方法並びにそれに用いられるフリップチップ実装用基板
JP2003031613A (ja) * 2001-07-12 2003-01-31 Matsushita Electric Works Ltd フリップチップ実装体及びフリップチップ実装方法
JP2007250999A (ja) * 2006-03-17 2007-09-27 Seiko Epson Corp 半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009231690A (ja) * 2008-03-25 2009-10-08 Fuji Electric Device Technology Co Ltd 半導体装置の製造方法
JP2011003876A (ja) * 2009-06-22 2011-01-06 Korea Electronics Telecommun 半導体パッケージの製造方法及びこれによって製造された半導体パッケージ

Also Published As

Publication number Publication date
JP5065657B2 (ja) 2012-11-07

Similar Documents

Publication Publication Date Title
JP5066935B2 (ja) 電子部品および電子装置の製造方法
KR20090052300A (ko) 전자 부품 실장용 접착제 및 전자 부품 실장 구조체
WO2002007219A1 (fr) Dispositif semi-conducteur et son procede de fabrication
US8022558B2 (en) Semiconductor package with ribbon with metal layers
WO2010047006A1 (ja) 半導体装置およびその製造方法
CN104637826A (zh) 半导体装置的制造方法
JP6187918B2 (ja) 回路部材の接続構造、接続方法および接続材料
US6489180B1 (en) Flip-chip packaging process utilizing no-flow underfill technique
JP2009099669A (ja) 電子部品の実装構造および実装方法
US6998293B2 (en) Flip-chip bonding method
US20110079896A1 (en) Semiconductor device and semiconductor device fabrication method
JP5228479B2 (ja) 電子装置の製造方法
JP5065657B2 (ja) 電子装置およびその製造方法
JP5113793B2 (ja) 半導体装置およびその製造方法
WO2010134230A1 (ja) 半導体装置及びその製造方法
JP4479582B2 (ja) 電子部品実装体の製造方法
JP2011187635A (ja) 半導体装置およびその製造方法
JPH10112476A (ja) 半導体装置の製造方法
JP3482840B2 (ja) 半導体装置の製造方法
JP5812123B2 (ja) 電子機器の製造方法
JP4200090B2 (ja) 半導体装置の製造方法
JP2004247621A (ja) 半導体装置およびその製造方法
JP2000223534A (ja) 半導体実装装置及び半導体チップの実装方法
JPH07122591A (ja) 半導体装置の実装方法
TW201901825A (zh) 半導體裝置之製造方法及半導體裝置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090825

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100225

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20100831

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20120112

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120131

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120402

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120424

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120625

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120717

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120810

R150 Certificate of patent or registration of utility model

Ref document number: 5065657

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150817

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees