JP2008052255A - アクティブマトリクス基板の製造方法 - Google Patents
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Abstract
【課題】 簡素な工程にも拘わらず、Ｃｒ膜又はＡｌ膜から成る電極とコンタクトホールに形成される透明導電膜との間のコンタクト抵抗を低減できるアクティプマトリクス基板の製造方法を提供する。
【解決手段】 絶縁層１３，１５中の異なる深さ位置に在るフッ素を含むガスを用いたドライエッチングにより揮発しない金属膜１２，１４にそれぞれ達するように１マスクプロセスによって複数のコンタクトホールを形成するアクティブマトリクス基板の製造方法であっつて、ＣＨＦ３とＣＦ４とＯ２との混合ガスを用いてドライエッチングを行って複数のコンタクトホールを形成する工程と、複数のコンタクトホールに対して酸素アッシングを行う工程と、複数のコンタクトホール内に透明導電膜を形成する工程とを有する。
【選択図】 図２
【解決手段】 絶縁層１３，１５中の異なる深さ位置に在るフッ素を含むガスを用いたドライエッチングにより揮発しない金属膜１２，１４にそれぞれ達するように１マスクプロセスによって複数のコンタクトホールを形成するアクティブマトリクス基板の製造方法であっつて、ＣＨＦ３とＣＦ４とＯ２との混合ガスを用いてドライエッチングを行って複数のコンタクトホールを形成する工程と、複数のコンタクトホールに対して酸素アッシングを行う工程と、複数のコンタクトホール内に透明導電膜を形成する工程とを有する。
【選択図】 図２
Description
本発明は、半導体装置や液晶表示装置における電極、配線、または端子（以後、単に電極と呼ぶ）とこれらとの間に絶縁層を介する上部電極との間を電気的に接続するために絶縁層にコンタクトホールを形成するアクティブマトリクス基板の製造方法に関し、特に、電極がＣｒ膜又はＣｒ合金膜（以後、単にＣｒ膜と呼ぶ）、Ａｌ膜又はＡｌ合金膜（以後、単にＡｌ膜と呼ぶ）から成っている場合に適したアクティブマトリクス基板の製造方法に関する。
一般に、Ｓｉ絶縁層中の異なる深さ位置に在り、Ｃｒ膜又はＡｌ膜から成る複数の電極にそれぞれ達するように、Ｓｉ絶縁層に１マスクプロセスによって複数のコンタクトホールを形成する場合、ＣＦ４やＳＦ６等のフッ素系ガス単体を用いたＲＩＥ（Reactive Ion Etching: 反応性イオンエッチング）方式ドライエッチングが実施されている。この種のコンタクトホールの形成方法は、例えば、特開２００１−１０２３６２号公報（特許文献１）および特開２００１−３０８１８２号公報（特許文献２）に開示されている。
図１は、特許文献１および特許文献２に類似のコンタクトホールの形成方法を示す図である。
図１を参照すると、ガラス基板６１上の異なる深さ位置には、Ｃｒ膜から成る第１の電極６２およびＣｒ膜から成る第２の電極６４が在る。第１の電極６２上には、Ｓｉ絶縁層６３と、Ｓｉ絶縁層６５が在る。第２の電極６４上には、Ｓｉ絶縁層６５が在る。レジスト層６６を介して、第１の電極６２および第２の電極６４にそれぞれ達するようにＳｉ絶縁層６３，６５にコンタクトホールを形成すべく、ＳＦ６ガス単体を用いたＲＩＥ方式ドライエッチングが実施される。
一方、Ｓｉ絶縁層中に在るＡｌ膜等からなる電極に達するように、Ｓｉ絶縁層にコンタクトホールを形成する場合には、ＣＨＦ３とＣＦ４との混合ガスを用いたＲＩＥ方式ドライエッチングが実施されている。この種のコンタクトホールの形成方法は、例えば、特開平７−３７８６６号公報（特許文献３）およびＷＯ００／０３９８４５号公報（特許文献４）に開示されている。
特許文献１および特許文献２において、ＣＦ４やＳＦ６等のフッ素系ガス単体を用いたＲＩＥ方式ドライエッチングを実施すると、Ｃｒ膜又はＡｌ膜から成る電極とコンタクトホールに形成される透明導電膜との間のコンタクト抵抗が高くなる。特に、深さの異なる複数のコンタクトホールを形成する場合は、浅い方のコンタクトホールの電極がイオンダメージを受け易く、コンタクト抵抗が設計値よりも極端に高くなる。
Ｃｒ膜又はＡｌ膜と透明導電膜との間のコンタクト抵抗を低くするためには、ドライエッチングの圧力を高圧化し、自己バイアス電圧を低くすることが有効である。しかし、ＳＦ６ガス単体を用いたＲＩＥ方式ドライエッチングにおいて、約３０Ｐａ以上まで高圧化すると、深い位置に在る電極上のＳｉ絶縁層（ゲート絶縁層）と浅い位置に在る電極上のＳｉ絶縁層（保護膜）との界面において、ＳＦ５ラジカルによる等方性エッチングが起こり、界面部分がくさび状にオーバーエッチングされてしまう。この問題は、ＣＦ４ガス単体を用いた場合でも同様に起こる。このように、ＣＦ４やＳＦ６等のフッ素系ガス単体を用いたＲＩＥ方式ドライエッチングでは、コンタクト抵抗の制御と、良好なコンタクトホール形状の形成とを両立する最適条件を得ることが困難である。
Ｃｒ膜又はＡｌ膜と透明導電膜との間のコンタクト抵抗を低くするためには、ドライエッチングの圧力を高圧化し、自己バイアス電圧を低くすることが有効である。しかし、ＳＦ６ガス単体を用いたＲＩＥ方式ドライエッチングにおいて、約３０Ｐａ以上まで高圧化すると、深い位置に在る電極上のＳｉ絶縁層（ゲート絶縁層）と浅い位置に在る電極上のＳｉ絶縁層（保護膜）との界面において、ＳＦ５ラジカルによる等方性エッチングが起こり、界面部分がくさび状にオーバーエッチングされてしまう。この問題は、ＣＦ４ガス単体を用いた場合でも同様に起こる。このように、ＣＦ４やＳＦ６等のフッ素系ガス単体を用いたＲＩＥ方式ドライエッチングでは、コンタクト抵抗の制御と、良好なコンタクトホール形状の形成とを両立する最適条件を得ることが困難である。
Ｃｒ膜又はＡｌ膜と透明導電膜との間のコンタクト抵抗は、Ｃｒ膜又はＡｌ膜の表面状態に左右される。Ｃｒ膜又はＡｌ膜の表面状態は、エッチング時にＣｒ膜又はＡｌ膜の表面に入射するイオンによって受けるダメージ、即ち、イオンの打ち込みによる原子混合や、表面荒れ等と、エッチング副反応によるＣｒ膜又はＡｌ膜表面へのデポジションによるダメージ保護効果とによって決定されると推定される。
ＳＦ６ガス単体を用いた場合は、Ｓの質量数が大きくかつＦの結合数も多いため、重いイオンがプラズマ中に生成される。Ｓｉ絶縁層を除去した後にＣｒ膜又はＡｌ膜表面に存在するＣｒシリサイド層やＡｌシリサイド層を除去するためには、最低限のイオン性エッチングが必要である。ＳＦ６のイオンが重いために短時間でＣｒシリサイドが除去され、また、ＳＦ６ガスにより生成される化学種はＣ系ガスのようにＣｒ膜やＡｌ膜の表面を被覆するようなデポジションは起こさないため、Ｃｒ膜やＡｌ膜表面のフッ化が進行し、コンタクト抵抗が上昇する。
ＳＦ６ガス単体を用いた場合は、Ｓの質量数が大きくかつＦの結合数も多いため、重いイオンがプラズマ中に生成される。Ｓｉ絶縁層を除去した後にＣｒ膜又はＡｌ膜表面に存在するＣｒシリサイド層やＡｌシリサイド層を除去するためには、最低限のイオン性エッチングが必要である。ＳＦ６のイオンが重いために短時間でＣｒシリサイドが除去され、また、ＳＦ６ガスにより生成される化学種はＣ系ガスのようにＣｒ膜やＡｌ膜の表面を被覆するようなデポジションは起こさないため、Ｃｒ膜やＡｌ膜表面のフッ化が進行し、コンタクト抵抗が上昇する。
また、ＣＦ４ガス単体を主成分とする場合は、Ｓｉ系エッチャントとして重要なＣＦ３＋が選択的に生成され難く、Ｃ系重合反応に寄与する副生成物（Ｃ＋、ＣＦ＋、ＣＦ２＋）や、反応性の強いＦラジカルが大量に生成される。この結果、Ｃｒ膜表面のデポジション反応やフッ素反応の影響が大きくなり過ぎ、エッチング開口部のエッチング速度がばらついたり、コンタクト抵抗が上昇する。
また、コンタクト抵抗を下げるべくドライエッチング圧力を高圧化した場合には、イオンの分子衝突確率が増加するためＣｒ膜又はＡｌ膜の表面への、ＲＩＥ方式ドライエッチングの長所である異方性エッチングの効果が弱くなり、等方性でエッチングが進行するラジカル種の寄与が大きくなる。この結果、二層のＳｉ絶縁層間の界面に異常エッチングが進行し易くなり、コンタクトホールのエッチング形状の制御が困難になる。異常エッチングが進行すると、コンタクトホールに形成される透明導電膜が断線し、このアクティブマトリクス基板を用いた液晶表示装置の点欠陥の原因となる。
また、コンタクト抵抗を下げるべくドライエッチング圧力を高圧化した場合には、イオンの分子衝突確率が増加するためＣｒ膜又はＡｌ膜の表面への、ＲＩＥ方式ドライエッチングの長所である異方性エッチングの効果が弱くなり、等方性でエッチングが進行するラジカル種の寄与が大きくなる。この結果、二層のＳｉ絶縁層間の界面に異常エッチングが進行し易くなり、コンタクトホールのエッチング形状の制御が困難になる。異常エッチングが進行すると、コンタクトホールに形成される透明導電膜が断線し、このアクティブマトリクス基板を用いた液晶表示装置の点欠陥の原因となる。
以上のように、特許文献１および特許文献２に開示されたＣＦ４やＳＦ６等のフッ素系ガス単体を用いた従来のＲＩＥ方式ドライエッチングは、他の様々な対策工程を追加し、コンタクト抵抗の低減を図る必要があった。
それ故、本発明の課題は、簡素な工程にも拘わらず、Ｃｒ膜又はＡｌ膜から成る電極とコンタクトホールに形成される透明導電膜との間のコンタクト抵抗を低減できるアクティプマトリクス基板の製造方法を提供することである。
それ故、本発明の課題は、簡素な工程にも拘わらず、Ｃｒ膜又はＡｌ膜から成る電極とコンタクトホールに形成される透明導電膜との間のコンタクト抵抗を低減できるアクティプマトリクス基板の製造方法を提供することである。
本発明によれば、絶縁層中の異なる深さ位置に在るフッ素を含むガスを用いたドライエッチングにより揮発しない金属膜にそれぞれ達するように１マスクプロセスによって複数のコンタクトホールを形成するアクティブマトリクス基板の製造方法において、ＣＨＦ３とＣＦ４とＯ２との混合ガスを用いてドライエッチングを行って前記複数のコンタクトホールを形成する工程と、前記複数のコンタクトホールに対して酸素アッシングを行う工程と、前記複数のコンタクトホール内に透明導電膜を形成する工程とを有することを特徴とするアクティブマトリクス基板の製造方法が得られる。
前記金属膜は、Ｃr膜、Ｃｒを主体とする合金膜、Ａｌ膜又はＡｌを主体とする合金膜であってもよい。
前記ＣＨＦ３とＣＦ４とＯ２との混合ガスのうちのＣＨＦ３およびＣＦ４のガス流量は、ＣＨＦ３＞ＣＦ４の関係を満たすことが好ましい。
前記ドライエッチング工程において、前記コンタクトホールから露出した前記Ｃｒ膜又はＡｌ膜がプラズマに晒される時間は、６０〜３００秒の範囲であってもよい。
前記酸素アッシングを行う時間は、１２０〜２４０秒の範囲であってもよい。
前記ドライエッチング工程に先立ち、ウェットエッチングを行う工程を有していてもよい。
前記ドライエッチング工程において、前記コンタクトホールの表面および該コンタクトホールから露出した前記金属膜の表面に、前記ＣＨＦ３とＣＦ４とＯ２との混合ガスに起因するＣ系重合物デポジションを形成してもよい。
前記ドライエッチング工程において、前記コンタクトホールおよび該コンタクトホールから露出した前記金属膜に、オーバーエッチングを施してもよい。
本発明によるコンタクトホールの形成方法は、簡素な工程にも拘わらず、Ｃｒ膜又はＡｌ膜から成る電極とコンタクトホールに形成される透明導電膜との間のコンタクト抵抗を低減できる。
以下、図面を参照して、本発明の実施形態について詳細に説明する。
本発明によるアクティブマトリクス基板の製造方法は、Ｓｉ絶縁層中の異なる深さ位置に在り、Ｃｒ膜又は透明導電膜と直接コンタクトが可能な例えばＡｌ−Ｎｉ合金膜から成る複数の電極にそれぞれ達するように、１マスクプロセスによって、複数のコンタクトホールを形成する方法である。
図２を参照すると、ガラス基板１１上の異なる深さ位置には、Ｃｒ膜又はＡｌ膜（Ａｌ−Ｎｉ合金膜）から成る第１の電極１２と、Ｃｒ膜又はＡｌ膜（Ａｌ−Ｎｉ合金膜）から成る第２の電極１４とが在る。第１の電極１２上には、Ｓｉ絶縁層１３とＳｉ絶縁層１５とが在る。第２の電極１4上には、Ｓｉ絶縁層１５が在る。
本方法は特に、レジスト層１６を介して、第１の電極１２および第２の電極１４にそれぞれ達するようにＳｉ絶縁層に２つのコンタクトホールを形成すべく、ＣＨＦ３とＣＦ４とＯ２との混合ガス（ＣＨＦ３／ＣＦ４／Ｏ２ガス）を用いてドライエッチングを行う図２に示される工程と、レジスト層１６ならびにＣｒ膜又はＡｌ膜（Ａｌ−Ｎｉ合金膜）の表面のＣ系重合物デポジション１７を除去すべく酸素アッシングを行う図３に示される工程とを有している。
ここで、酸素アッシングは、図３に示すように、Ｏ２系の放電プラズマ中のＯ２ラジカルを使用して行われる。
ドライエッチングは、例えば、ＲＩＥ方式ドライエッチングである。また、酸素アッシングは、プラズマエッチング（ＰＥ）方式である。
本方法によれば、Ｃｒ膜又はＡｌ膜（Ａｌ−Ｎｉ合金膜）から成り、異なる深さに在る電極１２および１４のそれぞれと、各電極１２，１４に達するコンタクトホールに形成される透明導電膜（図示せず）との間のコンタクト抵抗を低減できる。併せて、コンタクトホールは良好な順テーパ形状で形成される。以下、このことについて説明する。
電極１２，１４としてのＣｒ膜又はＡｌ膜（Ａｌ−Ｎｉ合金膜）とＣｒ膜又はＡｌ膜（Ａｌ−Ｎｉ合金膜）に達するコンタクトホールに形成される透明導電膜との間のコンタクト抵抗は、上記Ｃｒ膜又はＡｌ膜の表面の状態に左右される。つまり、コンタクト抵抗は、エッチング時にＣｒ膜又はＡｌ膜の表面に生ずるイオンの打ち込みによる原子混合や表面荒れ等のイオンダメージと、エッチング副反応によるＣｒ膜又はＡｌ膜の表面へのデポジション現象によるイオンダメージに対する保護効果とに左右されると推定される。
本発明においては、エッチング反応に重要なＣＦ３＋を選択的に生成し易いＣＨＦ３ガスと、デポジション反応に重要なＣＦ４およびＯ２との混合ガスを用いることによって、イオンダメージを抑制できる。本発明のドライエッチング中に、Ｃ系重合物デポジション１７が形成される。このＣ系重合物デポジション１７は、Ｃｒ膜又はＡｌ膜の保護機能をなすものであると共に、その保護機能が不要になった際にはＯ２アッシング（図３参照）によって容易に除去できる。
本発明においては、エッチング反応に重要なＣＦ３＋を選択的に生成し易いＣＨＦ３ガスと、デポジション反応に重要なＣＦ４およびＯ２との混合ガスを用いることによって、イオンダメージを抑制できる。本発明のドライエッチング中に、Ｃ系重合物デポジション１７が形成される。このＣ系重合物デポジション１７は、Ｃｒ膜又はＡｌ膜の保護機能をなすものであると共に、その保護機能が不要になった際にはＯ２アッシング（図３参照）によって容易に除去できる。
ＣＦ４はデポジションガス材料である。Ｏ２は、図２に示されるように、Ｃ系重合物デポジション１７をＣＯ２としてある程度除去し、デポジション過多を抑制する作用をなす。
仮にエッチングガスにＯ２が含まれない場合にはデポジション反応が強過ぎ、エッチングが進行しなくなったり、Ｃｒ膜又はＡｌ膜表面に除去困難なＣ系デポジションが発生する可能性がある。このため、Ｏ２は、デポジション反応を制御する上で重要である。
本発明によるドライエッチングに使用されるＣＨＦ３／ＣＦ４／Ｏ２ガスは、主成分が１個の炭素から成り、かつ、Ｆ結合数も少ない（１〜３個）ため、プラズマ中に生成されるイオンの質量が、従来のＳＦ６に起因するイオンと比較して小さい。この結果、イオンダメージを低減させることができる。
また、Ｃ系ガスは副反応として、ＣＦｘによるＣ系重合物がＣｒ膜又はＡｌ膜の表面にデポジションする現象も生じるため、エッチング時のＣｒ膜又はＡｌ膜の表面はＣ系重合物デポジション１７で保護される。
この結果、Ｃｒ膜又はＡｌ膜表面の変質層の除去に必要なエッチング時間は、従来のＳＦ６ガスよりも長くなる。一方、Ｓｉ絶縁層１３，１５のエッチング時間はデポジションの有無に拘わらず、ほぼ一定である。これは、深いコンタクトホールを形成するために十分な時間だけエッチングを行っても、浅いコンタクトホールに露出する電極のイオンダメージを軽減できることを意味する。かくして、深さの浅いコンタクトホールのイオンダメージを最小限に抑制できるようになる。
一方、従来のＣｒ又はＡｌ電極に対してＳＦ６系エッチングガスを用いる場合には、イオンが重く、Ｃ系デポジションも発生しないため、エッチング終点後、短時間でＣｒ膜又はＡｌ膜表面の変質層が除去される。このため、ほぼエッチング終点でエッチングを完了させるようにエッチング条件が最適化されていた。
また、Ｃ系重合物のデポジションがコンタクトホール側壁においても生じることにより、等方性エッチングの進行が抑制されるため、コンタクトホールは良好な順テーパ形状で形成される。
尚、ＣＨＦ３／ＣＦ４／Ｏ２ガス中のＣＦ４がＣＨＦ３に対して量が多い場合には前述したＣＦ４単体時ガスと同じ問題が発生し易くなるため、ＣＨＦ３／ＣＦ４／Ｏ２ガスにおけるＣＨＦ３とＣＦ４との比は、ＣＨＦ３＞ＣＦ４に設定されることが好ましい。
また、電極表面のオーバーエッチング時間は、Ｃｒ膜又はＡｌ膜表面の変質層の除去性とＣ系重合物デポジション１７の影響とを考慮し、約６０〜３００秒の範囲が好ましい。
さらに、コンタクトホールが深い場合や、生産能力を向上させる目的で、ドライエッチングの前に、ウェットエッチングによって一定量をエッチングしてもよい。
ただし、Ｓｉ絶縁層１３，１５によって一旦被覆されたＣｒ膜又はＡｌ膜の表面には、高抵抗な変質層が存在する。この変質層はウェットエッチング法では容易に除去できないため、必ずドライエッチングでＣｒ膜又はＡｌ膜の表面を処理する必要がある。特に、イオン性エッチングであるＲＩＥ方式ドライエッチングを用いると、変質層の除去効果が高い。また、ウェットエッチングは等方性エッチングで進行するため、ウェットエッチングのみではコンタクトホールの形状制御ができないことや、長時間のウェットエッチングに対してレジスト耐性が不足する問題から、ウェットエッチングは、ＲＩＥ方式ドライエッチングとの併用が不可欠となる。
ドライエッチングとウェットエッチングを併用する場合、ウェットエッチングはエッチング液へのＳｉ成分溶出やエッチング液成分の蒸発によって液劣化が生じるため、エッチング速度が変動する問題がある。その結果、ドライエッチング時のＳｉ絶縁層残厚が変動する。この対策として、ドライエッチング時のプラズマ発光や電極電圧をモニタし、Ｃｒ膜又はＡｌ膜の表面の露出前後におけるプラズマ組成変化を検出するエッチング終点検出が考えられる。しかし、コンタクトホールのような開口率の低いドライエッチングでは、エッチング完了前後のモニタ値変化量が小さく、精度よくエッチング終点を検出できない。このため、十分なオーバーエッチング時間を考慮した時間設定で処理すべきである。
ＣＨＦ３／ＣＦ４／Ｏ２ガスを用いた本発明によれば、前述したようにＣｒ膜又はＡｌ膜と透明導電膜との間のコンタクト抵抗はエッチング時間に殆ど影響を受けないため、絶縁層の膜厚変動とエッチング液の劣化を考慮した十分に長いオーバーエッチング時間を設定することが可能であり、コンタクト抵抗を低く、安定に制御できるという利点がある。
コンタクホールに形成されたＣ系重合物デポジション１７は、そのままではコンタクト抵抗増加の原因となるが、エッチング後に実施するＯ２アッシング（図３参照）によって除去可能である。尚、Ｏ２アッシングの時間は、エッチング時に形成されたＣｒ膜又はＡｌ膜の表面のＣ系重合物デポジション１７を除去する必要があるため、従来の方法におけるＯ２アッシングよりも長時間行うことが好ましい。具体的には、Ｏ２アッシングの時間は、約１２０〜２４０秒の範囲が好ましい。
コンタクト抵抗は、Ｃｒ膜又はＡｌ膜表面がエッチングに晒される時間と酸素アッシングの時間の指定とにより、大きく左右される。ドライエッチング時間が長過ぎると、Ｃ系デポジションが進行し過ぎて、その後の酸素アッシングに長時間を要してしまう。設備には生産能力の問題があるため、これらの時間はできるだけ短くしなければならない。
また、Ｏ２アッシングは、その効果に最適領域があり、初期はＣ系重合物デポジション１７が除去され、長時間経過するとＣｒ膜又はＡｌ膜表面の酸化が進行してしまう。尚、最適なＯ２アッシング時間とは、ＣＨＦ３／ＣＦ４／Ｏ２ガスを用いたエッチングによってＣｒ膜又はＡｌ膜の表面に形成されたＣ系重合物デポジション１７をＯ２プラズマにより除去するため必要な時間である。Ｃｒ膜又はＡｌ膜と透明導電膜との間のコンタクト抵抗は、Ｏ２アッシングが最適な時間より短くても、長くても高くなる。前者は、Ｃ系重合物デポジション１７の除去不足、後者はＣｒ膜又はＡｌ膜の表面の酸化の影響である。ただし、Ｏ２アッシングにおける最適時間は、例えば、ＰＥ方式を採用すればＣｒ膜又はＡｌ膜への酸素イオン衝撃を抑制できるため十分に安定制御できる。上述した時間範囲が、生産能力と安定稼動とを両立する条件範囲となる。
本発明によれば、ＲＩＥ方式ドライエッチング装置における自己バイアス電圧の変化に関わらず、一定したコンタクト抵抗を得ることができる。
通常、自己バイアス電圧は、イオン加速エネルギーを左右するパラメータであり、従って、電極表面のイオンダメージを左右する。そして、電極表面のイオンダメージは、コンタクト抵抗を左右する。
図６は、一般的に稼動させたＲＩＥ方式ドライエッチング装置における自己バイアス電圧の経時変化の例を示している。
図６に示されるように、自己バイアス電圧は、電極部材の交換によって大きく変化し、その後一ヶ月程度の時間スパンで再び比較的大きく変化する。また、電極部材の交換に拘わらず、常に変動している。自己バイアス電圧は、高周波放電プラズマ形成時におけるアノード電極とカソード電極との実効面積差によって発生する電圧である。このため、アノード電極とカソード電極のＡｌ等から成る部材表面にレジストの揮発成分がデポジションしたり、この部材の防食防止のためのアルマイト膜等が磨耗することによって電極実効面積が変化すると、自己バイアス電圧は変動する。
従来のＳＦ６系エッチングガスを用いたＲＩＥ方式ドライエッチングは、電極表面にイオンダメージを生じ易いため、自己バイアス電圧が図６のように変動した場合、イオンダメージも変動し、この結果、コンタクト抵抗も変動する。
一方、ＣＨＦ３／ＣＦ４／Ｏ２ガスを用いる本発明は、イオンダメージを生じ難いため、たとえ自己バイアス電圧が図６に示されたように変化したとしても、コンタクト抵抗を安定制御できる。
以下、図面を参照して、本発明の実施例によるアクティブマトリクス基板の製造方法について詳細に説明する。
本実施例は、本発明によるアクティブマトリクス基板の製造方法を示す一実施例である。
図４（ａ）〜（ｇ）を参照して、アクティブマトリクス基板の製造方法を以下に説明する。
まず、ＲＩＥ方式ドライエッチング装置内で、ガラス基板１１（約３６０×４７０ｍｍ）上にＣｒ膜又はＡｌ膜（Ａｌ−Ｎｉ合金膜）をスパッタ法によって成膜する。Ｃｒ膜又はＡｌ膜（Ａｌ−Ｎｉ合金膜）をパターニングして、図４（ａ）に示されるように、ゲート電極１２ａ、ゲート配線（図示せず）、ゲート端子電極１２ｂを形成する。
次に、図４（ｂ）に示されるように、プラズマＣＶＤ法により、ゲート絶縁層としてのＳｉ絶縁層１３、真性半導体（ａ−Ｓｉ：Ｈ）層１８、オーミック（ｎ＋ａ−Ｓｉ：Ｈ）層１９を順次成膜する。これらの層をパターニングして、半導体（ｎ＋ａ−Ｓｉ：Ｈ／ａ−Ｓｉ：Ｈ）層を形成する。
次に、スパッタ法によってＣｒ膜又はＡｌ膜（Ａｌ−Ｎｉ合金膜）を成膜する。Ｃｒ膜又はＡｌ膜（Ａｌ−Ｎｉ合金膜）をパターニングして、図４（ｃ）に示されるように、ソース・ドレイン電極１４ａ、ドレイン配線（図示せず）、ドレイン端子電極１４ｂを形成する。
次に、オーミック層１９をエッチング除去し、図４（ｄ）に示されるようにチャネルを形成する。
次に、図４（ｅ）に示されるように、プラズマＣＶＤ法によって、チャネル表面の保護層としてのＳｉ絶縁層１５を形成する。
次に、図４（ｆ）に示されるような所定のパターンのレジスト層１６をＳｉ絶縁層１５上に形成する。
次に、図４（ｆ）に示されるように、ゲート端子電極１２ｂ、ソース・ドレイン電極１４ａ、ドレイン端子電極１４ｂにそれぞれ達するように、複数のコンタクトホールを形成する。尚、ゲート端子電極１２ｂならびにソース・ドレイン電極１４ａおよびドレイン端子電極１４ｂ上にはそれぞれ、以下のように、異なる膜厚のＳｉ絶縁層が存在する。
・（ゲート端子電極１２ｂ上のＳｉ絶縁層膜厚）＝（Ｓｉ絶縁層１３の残厚）＋（Ｓｉ絶縁層１５の成膜膜厚）
・（ソース・ドレイン電極１４ａ、ドレイン端子電極１４ｂそれぞれの上のＳｉ絶縁層膜厚）＝（Ｓｉ絶縁層１５の成膜膜厚）
ここで、Ｓｉ絶縁層１３の残厚とは、半導体（ｎ＋ａ−Ｓｉ：Ｈ／ａ−Ｓｉ：Ｈ）層のエッチング時にＳｉ絶縁層１３の一部もエッチングされるため、Ｓｉ絶縁層１３の成膜膜厚がフルには残存していないからである。水素化アモルファスシリコンＴＦＴ製造工程において、半導体（ｎ＋ａ−Ｓｉ：Ｈ／ａ−Ｓｉ：Ｈ）層の除去時のＳｉ絶縁層エッチング量は、一般的に数十ｎｍである。
・（ソース・ドレイン電極１４ａ、ドレイン端子電極１４ｂそれぞれの上のＳｉ絶縁層膜厚）＝（Ｓｉ絶縁層１５の成膜膜厚）
ここで、Ｓｉ絶縁層１３の残厚とは、半導体（ｎ＋ａ−Ｓｉ：Ｈ／ａ−Ｓｉ：Ｈ）層のエッチング時にＳｉ絶縁層１３の一部もエッチングされるため、Ｓｉ絶縁層１３の成膜膜厚がフルには残存していないからである。水素化アモルファスシリコンＴＦＴ製造工程において、半導体（ｎ＋ａ−Ｓｉ：Ｈ／ａ−Ｓｉ：Ｈ）層の除去時のＳｉ絶縁層エッチング量は、一般的に数十ｎｍである。
さて、ＣＨＦ３／ＣＦ４／Ｏ２ガスを用いたＲＩＥ方式ドライエッチングによって、図４（ｆ）に示されるように、ゲート端子電極１２ｂ、ソース・ドレイン電極１４ａ、ドレイン端子電極１４ｂそれぞれに達するコンタクトホールを、Ｓｉ絶縁層１３、Ｓｉ絶縁層１５に形成する。ＲＩＥ方式ドライエッチングの各条件は、例えば、ＣＨＦ３／ＣＦ４／Ｏ２ガスの流量を１２０／４０／４０ｓｃｃｍ、圧力を１０Ｐａ、放電電力を１５００Ｗとした。また、ゲート端子電極１２ｂの表面がプラズマに晒された時間は、約６０秒である。ソース・ドレイン電極１４ａ、ドレイン端子電極１４ｂの各表面がプラズマに晒された時間は、約２００秒である。
尚、上記コンタクトホール形成工程においては、ドライエッチングに先立ち、ウェットエッチングをも併用した。
続いて、Ｏ２アッシング（図３参照）によってレジスト層１６を除去し、基板１１をＲＩＥ方式ドライエッチング装置から取り出す。Ｏ２アッシングの条件は、例えば圧力１３３Ｐａで、２００秒間とした。
次に、ＩＴＯ（Indium Tin Oxide）またはＩＺＯ（Indium Zinc Oxide）等から成る透明導電膜を、スパッタ法によって成膜する。透明導電膜をパターニングし、図４（ｇ）に示されるように、ソース・ドレイン電極１４ａのうちのソース電極に接続する画素電極としての透明導電膜２４ａ、ゲート端子電極１２ｂに接続する接続電極としての透明導電膜２２ｂ、ドレイン端子電極１４ｂに接続する接続電極としての透明導電膜２４ｂを形成する。
最後に、アニールを行い、液晶駆動用の水素化アモルファスシリコンＴＦＴが完成した。
図５は、ＣＨＦ３／ＣＦ４／Ｏ２ガスを用いたＲＩＥ方式ドライエッチングを行う本実施例のコンタクトホールの形成方法を適用して製造された、図４（ｇ）の構造を有する水素化アモルファスシリコンＴＦＴにおけるコンタクト抵抗を示す。このコンタクト抵抗は、ホールサイズ１０μｍ×１０μｍ、１８０個接続の値である。
尚、図５においては、図１に示されたＳＦ６／Ｈｅガスを用いたＲＩＥ方式ドライエッチングを行う従来のコンタクトホールの形成方法を適用して製造された水素化アモルファスシリコンＴＦＴにおけるコンタクト抵抗をも、比較例として示す。
尚、比較例の条件は、次の通りである。基板サイズは、約３６０×４７０ｍｍである。ＲＩＥ方式ドライエッチングの各条件は、例えば、ＳＦ６／Ｈｅガスの流量を５０／２５０ｓｃｃｍ、圧力を３０Ｐａ、放電電力を１２００Ｗとした。また、電極６２の表面がプラズマに晒された時間は、約６０秒である。電極６４の表面がプラズマに晒された時間は、約２００秒である。電極の表面がプラズマに晒される時間は、６０秒〜３００秒の範囲が好ましい。ＰＥ方式Ｏ２アッシングの条件は、圧力１３３Ｐａで、２００秒間とした。Ｏ２アッシング時間は、１２０秒〜２４０秒の範囲が好ましい。比較例のコンタクト抵抗も、ホールサイズ１０μｍ×１０μｍ、１８０個接続の値である。
図５から明らかなように、ＲＩＥ方式ドライエッチング中にプラズマに晒される時間が短いゲート端子電極１２ｂ（図４（ｇ）参照）または電極６２（図１参照）のコンタクト抵抗については、ＣＨＦ３／ＣＦ４／Ｏ２ガスを用いる本実施例とＳＦ６／Ｈｅガスを用いる比較例とで同等の値を示している。一方、プラズマに晒される時間が長いソース・ドレイン電極１４ａ、ドレイン端子電極１４ｂ（図４（ｇ）参照）または電極６４（図１参照）のコンタクト抵抗について、本実施例は比較例に比べて大幅に低減されている。
尚、ＣＨＦ３／ＣＦ４／Ｏ２ガスを用いる本実施例は、ソース・ドレイン電極１４ａ、ドレイン端子電極１４ｂの各表面がプラズマに例えば約３００秒間晒されたとしても、コンタクト抵抗はプラズマに晒される時間が３００秒未満の短い場合と同桁で安定する。
また、ＣＨＦ３／ＣＦ４／Ｏ２ガスを用いる本実施例は、圧力を５〜３０Ｐａの範囲に設定したとしても、コンタクト抵抗は同桁で安定する。
以上説明した実施例に限定されることなく、本発明は、当該特許請求の範囲に記載された技術範囲であれば、種々の変形が可能であることは云うまでもない。
例えば、本発明は、３以上の異なる深さ位置に在る、電極、配線、または端子にそれぞれ達する３以上のコンタクトホールを１マスクプロセスによって形成する方法に対しても適用可能である。
また、本発明は、ドライエッチング工程に用いられるエッチングガスとして、プラズマによって生成される主成分がＣＦ３＋となるような高次のＰＦＣやＨＦＣであってもよい。
また、絶縁層はＳｉＮのような無機膜であっても、アクリル樹脂のような有機膜であってもよい。
また、本発明は、図４（ａ）〜（ｇ）に示された５マスクプロセスに限らず、層間分離構造の４マスクプロセスのＴＦＴ製造に対しても適用可能である。尚、これら４マスクプロセスおよび５マスクプロセスのどちらも、コンタクトホールの形成工程については１マスクプロセスである。
１１、６１ ガラス基板
１２、６２ 第１の電極
１２ａ ゲート電極
１２ｂ ゲート端子電極
１３、６３ Ｓｉ絶縁層
１４、６４ 第２の電極
１４ａ ソース・ドレイン電極
１４ｂ ドレイン端子電極
１５、６５ Ｓｉ絶縁層
１６、６６ レジスト層
１７ Ｃ系重合物デポジション
１８ 真性半導体層
１９ オーミック層
１２、６２ 第１の電極
１２ａ ゲート電極
１２ｂ ゲート端子電極
１３、６３ Ｓｉ絶縁層
１４、６４ 第２の電極
１４ａ ソース・ドレイン電極
１４ｂ ドレイン端子電極
１５、６５ Ｓｉ絶縁層
１６、６６ レジスト層
１７ Ｃ系重合物デポジション
１８ 真性半導体層
１９ オーミック層
Claims (8)
- 絶縁層中の異なる深さ位置に在るフッ素を含むガスを用いたドライエッチングにより揮発しない金属膜にそれぞれ達するように１マスクプロセスによって複数のコンタクトホールを形成するアクティブマトリクス基板の製造方法において、
ＣＨＦ３とＣＦ４とＯ２との混合ガスを用いてドライエッチングを行って前記複数のコンタクトホールを形成する工程と、
前記複数のコンタクトホールに対して酸素アッシングを行う工程と、
前記複数のコンタクトホール内に透明導電膜を形成する工程とを有することを特徴とするアクティブマトリクス基板の製造方法。 - 前記金属膜はＣｒ膜、Ｃｒを主体とする合金膜、Ａｌ膜又はＡｌを主体とする合金膜であることを特徴とする請求項1に記載のアクティブマトリクス基板の製造方法。
- 前記ＣＨＦ３とＣＦ４とＯ２との混合ガスのうちのＣＨＦ３およびＣＦ４のガス流量は、ＣＨＦ３＞ＣＦ４の関係を満たすことを特徴とする請求項1又請求項2に記載のアクティブマトリクス基板の製造方法。
- 前記ドライエッチング工程において、前記コンタクトホールから露出した前記金属膜がプラズマに晒される時間は、６０〜３００秒の範囲であることを特徴とする請求項１乃至請求項３の何れかに記載のアクティブマトリクス基板の製造方法。
- 前記酸素アッシングを行う時間は、１２０〜２４０秒の範囲であることを特徴とする請求項１乃至請求項４の何れかに記載のアクティブマトリクス基板の製造方法。
- 前記ドライエッチング工程に先立ち、ウェットエッチングを行う工程を有することを特徴とする請求項１乃至請求項５の何れかに記載のアクティブマトリクス基板の製造方法。
- 前記ドライエッチング工程において、前記コンタクトホールの表面および該コンタクトホールから露出した前記金属膜の表面に、前記ＣＨＦ３とＣＦ４とＯ２との混合ガスに起因するＣ系重合物デポジションを形成することを特徴とする請求項１乃至請求項6の何れかに記載のアクティブマトリクス基板の製造方法。
- 前記ドライエッチング工程において、前記コンタクトホールおよび該コンタクトホールから露出した前記金属膜に、オーバーエッチングを施すことを特徴とする請求項１乃至請求項７の何れかに記載のアクティブマトリクス基板の製造方法。
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8363186B2 (en) | 2009-11-12 | 2013-01-29 | Samsung Display Co., Ltd. | Thin film transistor array panel and liquid crystal display including the same |
| JP2017027081A (ja) * | 2016-10-26 | 2017-02-02 | 株式会社半導体エネルギー研究所 | 液晶表示装置 |
| US10141343B2 (en) | 2008-10-24 | 2018-11-27 | Semiconductor Energy Laboratory Co., Ltd. | Oxide semiconductor, thin film transistor, and display device |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5276926B2 (ja) * | 2008-08-25 | 2013-08-28 | ラピスセミコンダクタ株式会社 | コンタクトホール側壁の抵抗値測定方法 |
| JP4752967B2 (ja) * | 2009-01-27 | 2011-08-17 | カシオ計算機株式会社 | 多層膜の形成方法及び表示パネルの製造方法 |
| CN108404123A (zh) | 2010-01-15 | 2018-08-17 | 康奈尔大学 | 降低细胞内蛋白质水平的方法 |
| JP6639732B2 (ja) * | 2017-03-27 | 2020-02-05 | 株式会社アルバック | 電子部品の製造方法 |
| TWI619057B (zh) * | 2017-06-01 | 2018-03-21 | 友達光電股份有限公司 | 顯示元件 |
| CN107833833B (zh) * | 2017-11-28 | 2020-01-21 | 上海华力微电子有限公司 | 一种形成不同深度接触孔的刻蚀方法 |
| WO2020049690A1 (ja) * | 2018-09-06 | 2020-03-12 | シャープ株式会社 | アクティブマトリクス基板の製造方法及びアクティブマトリクス基板 |
| CN110941124B (zh) * | 2019-12-02 | 2021-06-01 | Tcl华星光电技术有限公司 | 一种阵列基板、阵列基板制程方法及显示面板 |
| CN112201580B (zh) * | 2020-12-07 | 2021-03-09 | 中芯集成电路制造(绍兴)有限公司 | 接触孔刻蚀方法及半导体器件的制造方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08298287A (ja) * | 1995-04-26 | 1996-11-12 | Ricoh Co Ltd | 半導体装置の金属配線及び半導体装置の製造方法 |
| JP2000100940A (ja) * | 1998-09-18 | 2000-04-07 | Mitsubishi Electric Corp | 半導体装置および半導体装置の製造方法 |
| JP2001308182A (ja) * | 2000-04-27 | 2001-11-02 | Nec Corp | Ｃｒ膜とのコンタクトの形成方法 |
| JP2002110641A (ja) * | 2000-09-27 | 2002-04-12 | Ricoh Co Ltd | 半導体装置の製造方法 |
| JP2003109955A (ja) * | 2001-10-01 | 2003-04-11 | Toshiba Corp | 半導体装置及び半導体装置の製造方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0737866A (ja) | 1993-07-26 | 1995-02-07 | Fujitsu Ltd | 多層配線構造のコンタクトホール形成方法 |
| US5882996A (en) * | 1997-10-14 | 1999-03-16 | Industrial Technology Research Institute | Method of self-aligned dual damascene patterning using developer soluble arc interstitial layer |
| WO2000039845A1 (en) | 1998-12-28 | 2000-07-06 | Asahi Kasei Microsystems Co., Ltd. | Method for forming contact hole |
| JP2001102362A (ja) | 1999-09-30 | 2001-04-13 | Advanced Display Inc | コンタクトホールの形成方法およびその形成方法を用いて製造された液晶表示装置 |
| US6271084B1 (en) * | 2001-01-16 | 2001-08-07 | Taiwan Semiconductor Manufacturing Company | Method of fabricating a metal-insulator-metal (MIM), capacitor structure using a damascene process |
| JP2002296609A (ja) * | 2001-03-29 | 2002-10-09 | Nec Corp | 液晶表示装置及びその製造方法 |
| US20020142610A1 (en) * | 2001-03-30 | 2002-10-03 | Ting Chien | Plasma etching of dielectric layer with selectivity to stop layer |
-
2007
- 2007-06-11 JP JP2007154003A patent/JP5062558B2/ja active Active
- 2007-07-24 CN CN2007101386165A patent/CN101114613B/zh active Active
- 2007-07-25 US US11/782,929 patent/US7855152B2/en active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08298287A (ja) * | 1995-04-26 | 1996-11-12 | Ricoh Co Ltd | 半導体装置の金属配線及び半導体装置の製造方法 |
| JP2000100940A (ja) * | 1998-09-18 | 2000-04-07 | Mitsubishi Electric Corp | 半導体装置および半導体装置の製造方法 |
| JP2001308182A (ja) * | 2000-04-27 | 2001-11-02 | Nec Corp | Ｃｒ膜とのコンタクトの形成方法 |
| JP2002110641A (ja) * | 2000-09-27 | 2002-04-12 | Ricoh Co Ltd | 半導体装置の製造方法 |
| JP2003109955A (ja) * | 2001-10-01 | 2003-04-11 | Toshiba Corp | 半導体装置及び半導体装置の製造方法 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10141343B2 (en) | 2008-10-24 | 2018-11-27 | Semiconductor Energy Laboratory Co., Ltd. | Oxide semiconductor, thin film transistor, and display device |
| US10692894B2 (en) | 2008-10-24 | 2020-06-23 | Semiconductor Energy Laboratory Co., Ltd. | Oxide semiconductor, thin film transistor, and display device |
| US10978490B2 (en) | 2008-10-24 | 2021-04-13 | Semiconductor Energy Laboratory Co., Ltd. | Oxide semiconductor, thin film transistor, and display device |
| US11594555B2 (en) | 2008-10-24 | 2023-02-28 | Semiconductor Energy Laboratory Co., Ltd. | Oxide semiconductor, thin film transistor, and display device |
| US8363186B2 (en) | 2009-11-12 | 2013-01-29 | Samsung Display Co., Ltd. | Thin film transistor array panel and liquid crystal display including the same |
| JP2017027081A (ja) * | 2016-10-26 | 2017-02-02 | 株式会社半導体エネルギー研究所 | 液晶表示装置 |
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