JP2008016973A

JP2008016973A - デジタルフィルタ装置、位相検出装置、位置検出装置、ａｄ変換装置、ゼロクロス検出装置及びデジタルフィルタ用プログラム。

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Publication number: JP2008016973A
Application number: JP2006183817A
Authority: JP
Inventors: Shigetoshi Yokogawa; 成年横川; Shoichi Sato; 庄一佐藤
Original assignee: Toshiba Machine Co Ltd
Current assignee: Shibaura Machine Co Ltd
Priority date: 2006-07-03
Filing date: 2006-07-03
Publication date: 2008-01-24
Anticipated expiration: 2026-07-03
Also published as: US20090313313A1; EP2037580A1; EP2037580A4; JP5005275B2; US8468187B2; KR101061340B1; WO2008004422A1; KR20090029821A; EP2037580B1

Abstract

【課題】ゼロクロスする信号からチャタリング等のノイズの影響を除去可能なデジタルフィルタ装置を提供する。
【解決手段】２値のデジタル信号ＤＩＮをフィルタリングして２値のデジタル信号ＤＯＵＴを出力するデジタルフィルタ装置４は、トリガ信号が入力される度に、デジタル信号ＤＯＵＴの信号レベルを切り換えるトグルフリップフロップ１２と、デジタル信号ＤＩＮの信号レベルと、出力デジタル信号ＤＯＵＴの信号レベルとが、不一致となる間、第１イネーブル信号ＥＮ１を出力するＸＯＲ回路１３と、第１イネーブル信号ＥＮ１が出力されている間、クロック信号ＣＬＫに同期して計数していき、計数値が上限値に到達したときに、計数値を初期値に戻すとともにトリガ信号としてのキャリーオン信号ＯＮ＿ＲＣＯをトグルフリップフロップ１２へ出力するチャージカウンタ１４とを備える。
【選択図】図２

Description

本発明は、デジタルフィルタ装置、位相検出装置、位置検出装置、ＡＤ変換装置、ゼロクロス検出装置及びデジタルフィルタ用プログラムに関する。

レゾルバから出力されるアナログ信号をＡＤ変換（ＲＤ変換、コンパレート）して得られる２値のデジタル信号など、信号レベル（電位など）の変動により波形を表すデジタル信号には種々の要因によるノイズが混入する。

図７（ａ）〜図７（ｅ）は、チャタリングがアナログ信号及びデジタル信号のゼロクロスに及ぼす影響を説明する図である。図７（ａ）は、アナログ信号Ｓｇａ１の１周期分を示す図であり、横軸は時間（位相）、縦軸は信号レベルである。また、図７（ｂ）は、図７（ａ）のアナログ信号Ｓｇａ１をＡＤ変換して得られたデジタル信号Ｓｇｄ１を示す図であり、横軸は時間（位相）、縦軸は信号レベルである。

図７（ａ）に示すように、アナログ信号Ｓｇａ１は、基準となる信号レベルである基準レベルＶｏに交差する（ゼロクロスする）ゼロクロス点Ｐ１を基準として周期や位相が特定される。そして、図７（ｂ）に示すように、アナログ信号Ｓｇａ１のゼロクロス点の位置は、デジタル信号Ｓｇｄ１の立ち上がりエッジＥｄ１（もしくは立ち下がりエッジ）の位置に対応する。

図７（ｃ）は、図７（ａ）の領域Ｒ１の拡大図、すなわち、ゼロクロス点Ｐ１付近の拡大図であり、図７（ｄ）は、図７（ｂ）の領域Ｒ２の拡大図、すなわち、立ち上がりエッジＥｄ１付近の拡大図である。なお、図７（ｄ）においては、クロック信号Ｓｇｃ１も示している。

図７（ａ）や図７（ｂ）のように巨視的に見た場合には、アナログ信号Ｓｇａ１は１点でゼロクロスし、デジタル信号Ｓｇｄ１は１の立ち上がりエッジＥｄ１を有する。しかし、図７（ｃ）のように微視的に見た場合には、チャタリングにより、アナログ信号Ｓｇａ１は、複数の点（ゼロクロス点Ｐ′１〜Ｐ′３）でゼロクスロスする。そして、図７（ｄ）に示すように、チャタリングの周期がクロック信号Ｓｇｃの周期以上である場合には、デジタル信号Ｓｇｄ１は、複数の立ち上がりエッジＥｄ′１、Ｅｄ′２を有する。

図７（ｅ）は、チャタリングが位相測定に及ぼす影響を説明する図であり、アナログ信号Ｓｇａ１の複数周期分をＡＤ変換して得られた２値のデジタル信号Ｓｇｄ３と、デジタル信号Ｓｇｄ３と比較される基準信号Ｓｇｄ２とを示し、横軸は時間（位相）、縦軸は信号レベルである。

図７（ｅ）の紙面左側において示すように、基準信号Ｓｇｄ２の立ち上がりエッジＥｄ１１に対応してデジタル信号Ｓｄｇ３において一つの立ち上がりエッジが発生するべきときに、チャタリングにより複数の立ち上がりエッジＥｄ３、Ｅｄ４が発生してしまった場合、基準信号Ｓｇｄ２のエッジＥｄ１１に対するデジタル信号Ｓｇｄ３の位相差は、立ち上がりエッジＥｄ３とＥｄ４との位相差だけばらつき（誤差）が生じることになる。

また、図７（ｅ）の紙面右側において示すように、基準信号Ｓｄｇ２の立ち上がりエッジＥｄ１２に対応してデジタル信号Ｓｄｇ３において立ち上がりエッジＥｄ６が発生する場合に、その立ち上がりエッジＥｄ６の半周期前の立ち下がりエッジ付近において、チャタリングにより立ち上がりエッジＥｄ５が発生してしまうことがある。この場合、立ち上がりエッジＥｄ１２と立ち上がりエッジＥｄ６との位相差を検出すべきときに、立ち上がりＥｄ１２と立ち上がりエッジＥｄ５との位相差を誤って検出してしまい、半周期の誤差が発生してしまうおそれがある。

このような問題を解決するために、ヒステリシスコンパレータを用いた技術が知られている（例えば特許文献１）。この技術では、図７（ｃ）に示すように、一旦、アナログ信号Ｓｇａ１の信号レベルが基準レベルＶ０よりも低下した後（ゼロクロス点Ｐ′１においてゼロダウンクロスした後）は、アナログ信号Ｓｇａ１の信号レベルがヒステリシスレベルＶｈを超えたときに、アナログ信号Ｓｇａ１がゼロアップクロスしたものとして次のゼロダウンクロスを検出するようにし、チャタリングによる影響を除去する。

なお、ノイズがゼロクロスに及ぼす影響を除去する技術に関するものではないが、内燃機関の燃焼状態を点火プラグの電極間に流れる電流の検出により判断する装置において、点火プラグの電極間に流れる電流が所定レベルを超える時間等に基づいて、燻りが点火プラグの電極間に流れる電流に及ぼす影響を判定する技術が知られている（特許文献２、３）。
特開２００４−１２１６８号公報特開２００４−２３９０８５号公報特開平１１−５０９４１号公報

しかし、特許文献１のようにヒステリシスレベルを設定したとしても、チャタリング等によって生じたノイズの振幅がヒステリシスレベルを超えれば、結局、出力されるデジタル信号にもノイズが現われてしまう。特に、上述したように、位相差を特定するような場合には、比較的微小時間のノイズが生じたとしても、半周期分の比較的大きな誤差が生じてしまうおそれがある。

本発明の目的は、ノイズがデジタル信号のエッジに及ぼす影響を除去可能なデジタルフィルタ装置、位相検出装置、位置検出装置、ＡＤ変換装置、ゼロクロス検出装置及びデジタルフィルタ用プログラムを提供することにある。

本発明の第１の観点のデジタルフィルタ装置は、２値の入力デジタル信号をフィルタリングして２値の出力デジタル信号を出力するデジタルフィルタ装置であって、所定のトリガ信号が入力される度に、前記出力デジタル信号の信号レベルを切り換えるトグルフリップフロップと、前記入力デジタル信号の信号レベルと、前記出力デジタル信号の信号レベルとが、一致する間及び不一致となる間の一方において、所定の第１イネーブル信号を出力するレベル判別手段と、前記第１イネーブル信号が入力されている間、所定のクロック信号を計数することにより第１計数値を算出し、前記第１計数値が所定の第１基準値に到達したときは前記第１計数値を所定の第１初期値に戻すとともに前記トリガ信号を前記トグルフリップフロップへ出力する第１カウンタと、を備える。

好適には、所定のクリア信号が入力されたときに所定の第２イネーブル信号の出力が禁止される禁止状態となり、前記第１イネーブル信号が一旦入力されることを少なくとも一つの条件として前記禁止状態が解除され、当該禁止状態が解除された状態において前記第１イネーブル信号が入力されていない間、前記第２イネーブル信号を出力する状態判別手段と、前記第２イネーブル信号が入力されている間、前記クロック信号を計数することにより第２計数値を算出し、前記第２計数値が所定の第２基準値に到達したときは前記第２計数値を前記第２初期値に戻すとともに前記クリア信号を出力する第２カウンタと、を更に備え、前記第１カウンタは、前記クリア信号が入力されたときに前記第１計数値を前記第１初期値に戻す。

本発明の第２の観点のデジタルフィルタ装置は、２値の入力デジタル信号をフィルタリングして２値の出力デジタル信号を出力するデジタルフィルタ装置であって、前記入力デジタル信号の信号レベルが第１レベルである時間及び第２レベルである時間のうち一方を積算することにより第１積算時間を算出し、前記第１積算時間が所定の第１基準値に到達したときに、前記第１積算時間を所定の第１初期値に戻すとともに積算する時間を前記第１レベルである時間と前記第２レベルである時間との間で切り換える第１積算手段と、前記第１積算時間が前記第１基準値に到達したときに、前記出力デジタル信号の信号レベルを切り換える切換手段と、を備える。

好適には、前記第１積算手段において積算される時間が前記第１レベルである時間である場合には前記第２レベルである時間を、前記第１積算手段において積算される時間が前記第２レベルである時間である場合には前記第１レベルである時間を積算することにより第２積算時間を算出し、前記第２積算時間が所定の第２基準値に到達したときは、前記第２積算時間を所定の第２初期値に戻すとともに前記第２積算時間の算出を禁止し、前記第１積算手段において一旦は前記第１積算時間の算出が行われたことを少なくとも一つの条件として前記第２積算時間の算出の禁止を解除する第２積算手段を更に備え、前記第１積算手段は、前記第２積算時間が所定の第２基準値に到達したときに、前記第１積算時間を前記第１初期値に戻す。

本発明の第３の観点の位相検出装置は、上述のいずれか一のデジタルフィルタ装置と、前記デジタルフィルタ装置から出力される出力デジタル信号に基づいて入力デジタル信号の位相を検出する位相検出部と、を備える。

本発明の第４の観点の位置検出装置は、入力されたアナログ式の波形状の励磁信号の位相を、レゾルバ軸の回転位置に応じた量だけシフトさせて出力するレゾルバと、前記レゾルバから出力された信号を２値のデジタル信号に変換するコンパレータと、前記コンパレータから出力された２値のデジタル信号をフィルタリングする上述のいずれか一に記載のデジタルフィルタ装置と、前記励磁信号と周期及び位相が同一の２値のデジタル式の基準信号と、前記デジタルフィルタ装置から出力されたデジタル信号との位相差に基づいて、前記レゾルバの回転位置を算出する位置検出部と、を備える。

本発明の第５の観点のＡＤ変換装置は、アナログ信号を２値のデジタル信号に変換して出力するＡＤ変換装置であって、前記アナログ信号の信号レベルが所定の基準レベルよりも高い時間及び低い時間のうち一方を積算することにより積算時間を算出し、前記積算時間が所定の基準値に到達したときに、前記積算時間を所定の初期値に戻すとともに積算する時間を前記高い時間と前記低い時間との間で切り換える積算手段と、前記積算時間が前記基準値に到達したときに、前記デジタル信号の信号レベルを切り換える切換手段と、を備える。

本発明の第６の観点のゼロクロス検出装置は、入力されたアナログ信号の信号レベルが所定の基準レベルよりも高い時間又は低い時間を積算していき、積算した時間が所定の基準値に到達したときにゼロクロス検出信号を出力する。

本発明の第７の観点のデジタルフィルタ用プログラムは、コンピュータを、２値の入力デジタル信号をフィルタリングして２値の出力デジタル信号を出力するデジタルフィルタ装置として機能させるデジタルフィルタ用プログラムであって、前記コンピュータを、前記入力デジタル信号の信号レベルが第１レベルである時間及び第２レベルである時間のうち一方を積算することにより積算時間を算出し、前記積算時間が所定の基準値に到達したときに、前記積算時間を前記初期値に戻すとともに積算する時間を前記第１レベルである時間と前記第２レベルである時間との間で切り換える積算手段、及び、前記積算時間が前記基準値に到達したときに、前記出力デジタル信号の信号レベルを切り換える切換手段として機能させる。

本発明よれば、デジタル信号のエッジからノイズの影響を除去できる。

図１は、本発明の実施形態に係る回転位置検出装置１の全体構成の概要を示すブロック図である。回転位置検出装置１は、モータなどの検出対象に取り付けられたレゾルバ２と、レゾルバ２からのアナログ信号Ｓａに対して所定の処理を行うコンパレータ３、デジタルフィルタ装置４及び位相差検出部５とを備え、検出対象の回転位置を特定する装置として構成されている。その動作は以下のとおりである。

レゾルバ２には、励磁回路６がクロック発生器からのクロック信号ＣＬＫに基づいて生成した２相のアナログ式の励磁信号Ｓｓ、Ｓｃが入力される。励磁信号Ｓｓ、Ｓｃの信号レベルは、それぞれｓｉｎ（ωｔ）、ｃｏｓ（ωｔ）で変動する。レゾルバ２は、入力された励磁信号Ｓｓをレゾルバ軸の回転角θだけシフトさせたアナログ信号Ｓａを出力する。アナログ信号Ｓａの信号レベルは、ｓｉｎ（ωｔ＋θ）で変動する。

コンパレータ３は、図７を参照して説明したように、クロック発生器からのクロック信号ＣＬＫに同期しつつ、アナログ信号Ｓａの信号レベルが所定の基準レベルに対して高いときには信号レベルが所定のローレベル（ハイレベルでもよい）で一定となる信号を、アナログ信号Ｓａの信号レベルが所定の基準レベルに対して低いときには信号レベルが所定のハイレベル（ローレベルでもよい）で一定となる信号を出力する。すなわち、アナログ信号Ｓａを、基準レベルを参照して２値のデジタル信号ＳｄｉにＡＤ変換して出力する。

デジタルフィルタ装置４は、コンパレータ３からのデジタル信号Ｓｄｉをフィルタリングした２値のデジタル信号Ｓｄｏを出力する。すなわち、デジタルフィルタ装置４は、デジタル信号Ｓｄｉからチャタリング等によるノイズを除去して出力する。

位相差検出部５には、デジタルフィルタ装置４から出力されたデジタル信号Ｓｄｏと、基準信号生成部８から出力された基準信号Ｓｄｓが入力される。基準信号Ｓｄｓは、励磁回路６から出力される励磁信号Ｓｓと周期及び位相が同一のデジタル信号である。そして、位相差検出部５は、基準信号Ｓｄｓとデジタル信号Ｓｄｏとの位相差を検出する。この位相差の検出は、励磁信号Ｓｓとアナログ信号Ｓａとの位相差の検出と等価であり、これにより、レゾルバ軸の回転角θ（回転位置）が特定される。

図２は、デジタルフィルタ装置４の構成を示すブロック図である。デジタルフィルタ装置４は、入力信号ＤＩＮをフィルタリングして出力信号ＤＯＵＴを出力する装置として構成されている。なお、図１に示したように、デジタルフィルタ装置４が回転位置検出装置１に組み込まれた場合には、入力信号ＤＩＮ＝デジタル信号Ｓｄｉ、出力信号ＤＯＵＴ＝デジタル信号Ｓｄｏである。後述する全てのフリップフロップ及びカウンタには、クロック発生器からのクロック信号ＣＬＫが、すなわち、同一のクロック信号が入力されるが、図２では図示を省略している。以下の説明においては、デジタル信号の信号レベルを１ビット（ｂｉｔ）の情報における値、すなわち、０（偽、ローレベル）又は１（真、ハイレベル）として説明することがあり、また、当該値の０から１への変化を信号レベルの立ち上がりとして、１から０への変化を信号レベルの立ち下がりとして説明することがある。

ディレイフリップフロップ（ＤＦＦ）１１は、入力信号ＤＩＮ及びクロック信号ＣＬＫが入力され、クロック信号ＣＬＫの立ち上がりエッジ（立ち下がりエッジでもよい）の時点における入力信号ＤＩＮの値を保持し、その値を次のクロック信号ＣＬＫに同期して出力端子Ｑから出力する。トグルフリップフロップ（トグルＦＦ）１２は、出力信号ＤＯＵＴを出力し、トリガ信号としての、チャージカウンタ１４から出力されるキャリーオン信号ＯＮ＿ＲＣＯが入力される度に、出力信号ＤＯＵＴの値を１と０との間で交互に切り換える。排他的論理和回路（ＸＯＲ回路：ｅＸｃｌｕｓｉｖｅＯＲ回路、不一致回路）１３は、ＤＦＦ１１からの出力信号及びトグルＦＦ１２からの出力信号が入力され、両信号の値が不一致のときに、値を１とする信号を第１イネーブル信号ＥＮ１として出力する。

チャージカウンタ１４は、第１イネーブル信号ＥＮ１が入力されている間、クロック信号ＣＬＫに同期して計数を行う。計数は、ｎビットの情報の範囲で行われる。すなわち、計数は、計数値が初期値（例えば０）から上限値（例えば２^ｎ）になるまでの２^ｎ回行われ、計数値が上限値に到達したときにはクリアされる（初期値に戻される）。また、計数値は、チャージカウンタ１４に、クリア信号としての、ステイカウンタ１９から出力されるキャリーオフ信号ＯＦＦ＿ＲＣＯが入力されたときにもクリアされる。なお、計数はクロック信号ＣＬＫに同期して行われるから、チャージカウンタ１４は、第１イネーブル信号ＥＮ１が入力されている間、時間（クロック信号の周期）を積算していることになる。チャージカウンタ１４は、計数値が上限値に到達したときに、値を１とするキャリー信号ＯＮ＿ＲＣＯを１クロック間だけ出力する。

エッジ検出用フリップフロップ（エッジ検出用ＦＦ）１５は、ＸＯＲ回路１３からの信号が入力され、当該信号の立ち下がりを検出したときに値が１の信号を出力する。ラッチフリップフロップ（ラッチＦＦ）１６は、エッジ検出用ＦＦ１５からの信号とクロック信号ＣＬＫとが入力され、クロック信号ＣＬＫが１のときのエッジ検出用ＦＦ１５からの信号を保持して出力する。インバータ（ノット：ＮＯＴ）回路１７は、ＸＯＲ回路１３からの信号を反転して出力する。アンド（ＡＮＤ）回路１８は、ラッチＦＦ１６からの信号及びインバータ回路１７からの信号の論理積を出力する。

ステイカウンタ１９は、アンド回路１８から値が１の信号が第２イネーブル信号ＥＮ２として入力されている間、クロック信号ＣＬＫに同期して計数を行う。計数は、ｍビットの情報の範囲で行われる。すなわち、計数は、計数値が初期値（例えば０）から上限値（例えば２^ｍ）になるまでの２^ｍ回行われ、計数値が上限値に到達したときにはクリアされる（初期値に戻される）。また、計数値は、ステイカウンタ１９に、クリア信号としての、チャージカウンタ１４から出力されるキャリーオン信号ＯＮ＿ＲＣＯが入力されたときにもクリアされる。なお、計数はクロック信号ＣＬＫに同期して行われるから、ステイカウンタ１９は、第２イネーブル信号ＥＮ２が入力されている間、時間（クロック信号の周期）を積算していることになる。ステイカウンタ１９は、計数値が上限値に到達したときに、値を１とするキャリーオフ信号ＯＦＦ＿ＲＣＯを１クロック間だけ出力する。

以上の構成を有するデジタルフィルタ装置４の動作を説明する。

まず、チャタリングノイズ等のノイズがない場合について説明する。図３はノイズがない場合の各部の出力信号の値を示すタイミングチャートである。

トグルＦＦ１２の出力する信号の初期値と、ＤＦＦ１１に入力される信号ＤＩＮ（ＤＦＦ１１から出力される信号）の初期値とは、同一の値とする（時点ｔ０）。例えば、０であるとする。すなわち、デジタルフィルタ装置４には値が０の入力信号ＤＩＮが入力され、デジタルフィルタ装置４は、値０の出力信号ＤＯＵＴを出力する。

入力信号ＤＩＮが０から１に変化すると（時点ｔ１）、ＸＯＲ回路１３の出力は０から１へ変化する。すなわち、ＸＯＲ回路１３から第１イネーブル信号ＥＮ１が出力される。チャージカウンタ１４は、第１イネーブル信号ＥＮ１が入力されている間、クロック信号ＣＬＫに同期して計数を繰り返し、計数値が上限値に到達したとき（時点ｔ２）に１クロック間だけキャリーオン信号ＯＮ＿ＲＣＯを出力する。キャリーオン信号ＯＮ＿ＲＣＯがトリガ信号としてトグルＦＦ１２に入力されると、トグルＦＦ１２は出力を０から１へ変化させ、その結果、信号ＤＯＵＴの値は１になる。また、キャリーオン信号ＯＮ＿ＲＣＯがクリア信号としてステイカウンタ１９のクリア端子ＣＬＲに入力されると、ステイカウンタ１９は計数値を初期値に戻す。

トグルＦＦ１２の出力が０から１へ変化すると、ＸＯＲ回路１３の出力は１から０へ変化する。これにより、エッジ検出用ＦＦ１５及びラッチＦＦ１６、並びに、インバータ回路１７の出力は１となり、アンド回路１８の出力は１となる。すなわち、第２イネーブル信号ＥＮ２が出力される。ステイカウンタ１９は、第２イネーブル信号ＥＮ２が入力されている間、クロック信号ＣＬＫに同期して計数を繰り返し、計数値が上限値に到達したとき（時刻ｔ３）に１クロック間だけキャリーオフ信号ＯＦＦ＿ＲＣＯを出力する。この信号により、エッジ検出用ＦＦ１５、ラッチＦＦ１６、チャージカウンタ１４は、初期状態に戻される。

その後は、入力信号ＤＩＮが１から０へ変化するまで、各フリップフロップ１１、１２、１５、１６及びカウンタ１４、１９は動作しない。入力信号ＤＩＮが１から０へ変化すると（時刻ｔ４）、０から１へ変化したときと同様に各部は動作する。

以上のとおり、チャタリングノイズ等のノイズがない場合には、デジタルフィルタ装置４からは、チャージカウンタ１４がフルカウントする時間Ｔ１（ｔ１からｔ２までの時間、クロックの周期×２^ｎ）だけ入力信号ＤＩＮの入力から遅れて、入力信号ＤＩＮと同一の値の出力信号ＤＯＵＴが出力される。なお、位相差検出部５は、出力信号ＤＯＵＴと基準信号Ｓｄｓとの位相差に対して、時間Ｔ１に相当する位相を差し引く補正を行い、回転位置を特定する。

次に、チャタリング等のノイズが発生している場合について説明する。図４は、チャタリングに代表される比較的微小なノイズが発生している場合の各部の出力信号の値を示すタイミングチャートである。

時点ｔ１０〜ｔ１１までは、図３の時点ｔ０〜ｔ１までと同様であり、チャージカウンタ１４は時点ｔ１１から計数を開始している。チャージカウンタ１４の計数値が上限値に到達する前に、入力信号ＤＩＮの出力信号が１から０に変化すると（時点ｔ１２）、ＸＯＲ回路１３の出力は１から０に変化する。従って、エッジ検出用ＦＦ１５によりエッジが検出されてラッチＦＦの出力が１に固定されるとともに、インバータ回路１７の出力は１となり、アンド回路１８から第２イネーブル信号ＥＮ２が出力されてステイカウンタ１９はカウントを開始する。また、チャージカウンタ１４は計数を停止して、それまで計数した値を保持する。

その後、再度、入力信号ＤＩＮが０から１へ変化すると（時点ｔ１３）、アンド回路１８の出力は０となる。従って、ステイカウンタ１９は計数を停止し、それまで計数した値を保持する。一方、チャージカウンタ１４は計数を再開する。さらに、再度、入力信号ＤＩＮが１から０へ変化すると（時刻ｔ１４）、チャージカウンタ１４は計数を停止し、ステイカウンタ１９は計数を再開する。すなわち、入力信号ＤＩＮが１の状態（入力信号ＤＩＮの値と出力信号ＤＯＵＴの値とが異なる状態）ではチャージカウンタ１４が計数を行い、入力信号ＤＩＮが０の状態（入力信号ＤＩＮの値と出力信号ＤＯＵＴの値とが同一の状態）ではステイカウンタ１９が計数を行う。

チャージカウンタ１４がステイカウンタ１９よりも先に上限値に到達した場合には、図３の時点ｔ２と同様に、チャージカウンタ１４からキャリーオン信号ＯＮ＿ＲＣＯが出力され、トグルＦＦ１２は出力信号ＤＯＵＴを０から１へ変化させる（時点ｔ１６）。すなわち、デジタルフィルタ装置４からは、チャージカウンタ１４がフルカウントするのに要した時間Ｔ２（ｔ１１からｔ１６までの時間、クロック周期×２^ｎより大きく、クロック周期×２^ｎ＋ｍより小さい）だけ入力信号ＤＩＮの入力から遅れて、入力信号ＤＩＮと同一の値の出力信号ＤＯＵＴが出力される。なお、ステイカウンタ１９がチャージカウンタ１４よりも先に上限値に到達した場合については後述する。

ステイカウンタ１９は、チャージカウンタ１４から出力されたキャリーオン信号ＯＮ＿ＲＣＯが入力されて、計数値が初期値に戻された後（時刻ｔ１６以降）、図３の時刻ｔ２以降と同様に、計数を行う。そして、計数値が上限値に到達したとき（時刻ｔ１７）に１クロック間だけキャリーオフ信号ＯＦＦ＿ＲＣＯを出力する。この信号によって、エッジ検出用ＦＦ１５及びラッチＦＦ１６が初期状態に戻されることにより、ステイカウンタ１９では、入力信号ＤＩＮの値と出力信号ＤＯＵＴの値とが同一の状態であっても計数が行われず、ステイカウンタ１９の計数値は、次にチャージカウンタ１４において計数が開始されるまで初期値に維持される。

図５は、デジタルフィルタ装置４の効果を説明する図であり、図５（ａ）はチャタリングが発生していないときのタイミングチャートを、図５（ｂ）はチャタリングが発生しているときのタイミングチャートを示している。

図５（ａ）に示すように、チャタリングがない場合には、アナログ信号Ｓａをコンパレートしたデジタル信号ＤＩＮは、アナログ信号Ｓａを巨視的に見た場合（図中、近似直線で示す）のゼロクロス点Ｐ１１と略同じ時点において立ち上がりエッジＥｄ２１を有している。そして、デジタルフィルタ装置４から出力されたデジタル信号ＤＯＵＴは、デジタル信号ＤＩＮの立ち上がりエッジＥｄ２１に時間Ｔ１（クロック周期×２^ｎ）だけ遅れて、立ち上がりエッジＥｄ２１に対応する立ち上がりエッジＥｄ２２を有している。

一方、図５（ｂ）に示すように、チャタリングがある場合には、アナログ信号Ｓａをコンパレートしたデジタル信号ＤＩＮは、アナログ信号Ｓａを微視的に見た場合の複数のゼロクロス点と同一時点において、複数の立ち上がりエッジを有している。しかし、デジタルフィルタ装置４から出力されたデジタル信号ＤＯＵＴは、デジタル信号ＤＩＮの複数の立ち上がりエッジのうち、最初の立ち上がりエッジＥｄ２５に時間Ｔ２（クロック周期×２^ｎより大きく、クロック周期×２^ｎ＋ｍより小さい）だけ遅れて、巨視的なゼロクロス点Ｐ１１に対応する立ち上がりエッジＥｄ３１のみを有している。

従って、コンパレート後のデジタル信号ＤＩＮにチャタリングによって複数のエッジが生じたとしても、デジタル信号ＤＯＵＴでは、巨視的に見たゼロクロス点Ｐ１１に対応する１つのエッジのみが発生する。

さらに、デジタル信号ＤＯＵＴの複数のエッジは、ゼロクロス点Ｐ１１の前の時点及び後の時点の双方において発生しているから、ゼロクロス点Ｐ１１の前の時点においてチャージカウンタ１４が計数を行う時間（Ｔ４＋Ｔ５＋Ｔ６）と、ゼロクロス点Ｐ１１の後の時点においてチャージカウンタ１４が計数を行わない時間（Ｔ７＋Ｔ８）とが同程度になるように、装置毎のチャタリングの特性等に応じて適切にｎ（時間を計測するためのパラメータ）を設定すれば、ゼロクロス点Ｐ１１から立ち上がりエッジＥｄ３１までの時間Ｔ３と、チャタリングがない場合のゼロクロス点Ｐ１１から立ち上がりエッジＥｄ２２までの時間Ｔ１とを同程度にすることが可能である。

図６は、上述したように、チャージカウンタ１４とステイカウンタ１９とが交互に計数を行っている場合において、ステイカウンタ１９が先に上限値に到達する場合の各部の出力信号の値を示すタイミングチャートである。

時点ｔ２０〜時点ｔ２４までは、図４の時点ｔ１０〜時点ｔ１５までと同様である。時点ｔ２５において、ステイカウンタ１９がチャージカウンタ１４よりも先に上限値に到達すると、ステイカウンタ１９からキャリーオフ信号ＯＦＦ＿ＲＣＯが出力され、チャージカウンタ１４、エッジ検出用ＦＦ１５、ラッチＦＦ１６を初期状態に戻す。そして、トグルＦＦ１２は出力を変化させない。すなわち、デジタルフィルタ装置４は、入力信号ＤＩＮの変化は、ゼロクロス、あるいは、チャタリングノイズ等のゼロクロスと関連するノイズによるものではないと判断し、新たなエッジ発生のための待機状態になる。これにより、ゼロクロスとは無関係に発生する比較的大きなノイズの影響が除去される。

なお、以上の実施形態において、チャージカウンタ１４は本発明の第１カウンタの一例であり、ＸＯＲ回路１３は本発明のレベル判別手段の一例であり、ステイカウンタ１９は本発明の第２カウンタの一例であり、エッジ検出用ＦＦ１５、ラッチＦＦ１６、インバータ回路１７、アンド回路１８の組合せは本発明の状態判別手段の一例であり、トグルＦＦ１２、ＸＯＲ回路１３及びチャージカウンタ１４の組合せは本発明の第１積算手段の一例であり、トグルＦＦ１２は本発明の切換手段の一例であり、エッジ検出用ＦＦ１５、ラッチＦＦ１６、インバータ回路１７、アンド回路１８及びステイカウンタ１９の組合せは本発明の第２積算手段の一例であり、位相差検出部５は本発明の位相検出部及び位置検出部の一例であり、回転位置検出装置１は本発明の位相検出装置の一例であり、コンパレータ３及びデジタルフィルタ装置４の組合せは本発明のＡＤ変換装置の一例であり、チャージカウンタ１４は本発明のゼロクロス検出装置の一例である。

図１及び図２に示した各部は、論理回路により構成されてもよいし、ＣＰＵ、ＲＡＭ、ＲＯＭ、外部記憶装置等を含むコンピュータにおいて、ＣＰＵがＲＯＭ等に記憶されたプログラムを実行することにより構築されてもよい。ＣＰＵがプログラムを実行することによりデジタルフィルタ装置４が構築される場合、当該プログラムは本発明のデジタルフィルタ用プログラムの一例である。

本発明は以上の実施形態に限定されず、種々の態様で実施してよい。

デジタルフィルタ装置がフィルタリングする入力信号は、アナログ信号をデジタル信号に変換したものに限定されず、当初からデジタル信号として生成（検出）されたものであってもよい。

デジタルフィルタ装置の入力信号と出力信号とは、信号レベルが異なっていてもよい。図８は、入力された２値のデジタル信号ＤＩＮの値を反転して出力する、デジタルフィルタ装置の変形例を示している。この変形例では、トグルＦＦ１２の直後にインバータ回路５１が設けられるとともに、ＸＯＲ回路１３に代えて、入力された２つのデジタル信号の値が一致するときに第１イネーブル信号ＥＮ１を出力する一致回路５２（レベル判別手段の一例）が設けられている。一致回路５２は、例えば、インバータ回路５１及びＤＦＦ１１の出力信号が入力されるアンド（ＡＮＤ）回路５３と、インバータ回路５１及びＤＦＦ１１の出力信号を反転するインバータ回路５４、５５と、インバータ回路５４、５５の出力信号が入力されるアンド（ＡＮＤ）回路５６と、アンド回路５３及びアンド回路５６の出力信号が入力されるオア（ＯＲ）回路５７とを備えている。

位相検出部及び位相検出装置は、レゾルバの基準信号と出力信号との位相差を検出し、その位相差に基づいて回転位置を検出する位相差検出部５及び回転位置検出装置１に限定されない。例えば、回転又は揺動する計測対象の位相自体を検出することを目的とする位相検出部及び位相検出装置であってもよい。

ゼロクロス検出装置は、波形を表す信号のゼロクロス点（エッジ）を検出するものであればよい。従って、ゼロクロスが検出される対象である入力信号はアナログ信号でもデジタル信号でもよい。また、ゼロクロス点の検出結果は、種々の目的に利用可能である。例えば、波高を測定して得られたアナログ信号のゼロクロス点に基づいて波数や波の周波数を算出する波浪計測装置など、ノイズを除去したデジタル信号（実施形態の出力信号ＤＯＵＴ）を出力する必要のない装置に利用されてもよい。ノイズを除去したデジタル信号を出力する場合であっても、出力信号は２値のデジタル信号に限定されず、ゼロクロス点の検出に基づく所定の補正処理を入力信号に対して行って、アナログ信号を出力したり、信号レベルが複数レベルで変動するデジタル信号を出力してもよい。

本発明の実施形態に係る回転位置検出装置の全体構成の概略を示すブロック図。図１の回転位置検出装置のデジタルフィルタ装置の構成を示すブロック図。ノイズが無い場合における図２のデジタルフィルタ装置の動作を説明するタイミングチャート。比較的小さいノイズがある場合における図２のデジタルフィルタ装置の動作を説明するタイミングチャート。図２のデジタルフィルタ装置の効果を説明する図。比較的大きいノイズがある場合における図２のデジタルフィルタ装置の動作を説明するタイミングチャート。従来技術の問題点を説明する図。本発明の変形例を説明するブロック図。

符号の説明

４…デジタルフィルタ装置、１２…トグルフリップフロップ（第１積算手段、切換手段）、１３…ＸＯＲ回路（第１積算手段）、１４…チャージカウンタ（第１積算手段）、Ｓｄｉ、ＤＩＮ…入力デジタル信号、Ｓｄｏ、ＤＯＵＴ…出力デジタル信号。

Claims

２値の入力デジタル信号をフィルタリングして２値の出力デジタル信号を出力するデジタルフィルタ装置であって、
所定のトリガ信号が入力される度に、前記出力デジタル信号の信号レベルを切り換えるトグルフリップフロップと、
前記入力デジタル信号の信号レベルと、前記出力デジタル信号の信号レベルとが、一致する間及び不一致となる間の一方において、所定の第１イネーブル信号を出力するレベル判別手段と、
前記第１イネーブル信号が入力されている間、所定のクロック信号を計数することにより第１計数値を算出し、前記第１計数値が所定の第１基準値に到達したときは前記第１計数値を所定の第１初期値に戻すとともに前記トリガ信号を前記トグルフリップフロップへ出力する第１カウンタと、
を備えたデジタルフィルタ装置。
所定のクリア信号が入力されたときに所定の第２イネーブル信号の出力が禁止される禁止状態となり、前記第１イネーブル信号が一旦入力されることを少なくとも一つの条件として前記禁止状態が解除され、当該禁止状態が解除された状態において前記第１イネーブル信号が入力されていない間、前記第２イネーブル信号を出力する状態判別手段と、
前記第２イネーブル信号が入力されている間、前記クロック信号を計数することにより第２計数値を算出し、前記第２計数値が所定の第２基準値に到達したときは前記第２計数値を前記第２初期値に戻すとともに前記クリア信号を出力する第２カウンタと、
を更に備え、
前記第１カウンタは、前記クリア信号が入力されたときに前記第１計数値を前記第１初期値に戻す
請求項１に記載のデジタルフィルタ装置。
２値の入力デジタル信号をフィルタリングして２値の出力デジタル信号を出力するデジタルフィルタ装置であって、
前記入力デジタル信号の信号レベルが第１レベルである時間及び第２レベルである時間のうち一方を積算することにより第１積算時間を算出し、前記第１積算時間が所定の第１基準値に到達したときに、前記第１積算時間を所定の第１初期値に戻すとともに積算する時間を前記第１レベルである時間と前記第２レベルである時間との間で切り換える第１積算手段と、
前記第１積算時間が前記第１基準値に到達したときに、前記出力デジタル信号の信号レベルを切り換える切換手段と、
を備えたデジタルフィルタ装置。
前記第１積算手段において積算される時間が前記第１レベルである時間である場合には前記第２レベルである時間を、前記第１積算手段において積算される時間が前記第２レベルである時間である場合には前記第１レベルである時間を積算することにより第２積算時間を算出し、前記第２積算時間が所定の第２基準値に到達したときは、前記第２積算時間を所定の第２初期値に戻すとともに前記第２積算時間の算出を禁止し、前記第１積算手段において一旦は前記第１積算時間の算出が行われたことを少なくとも一つの条件として前記第２積算時間の算出の禁止を解除する第２積算手段を更に備え、
前記第１積算手段は、前記第２積算時間が所定の第２基準値に到達したときに、前記第１積算時間を前記第１初期値に戻す
請求項３に記載のデジタルフィルタ装置。
請求項１〜４のいずれか１項に記載のデジタルフィルタ装置と、
前記デジタルフィルタ装置から出力される出力デジタル信号に基づいて入力デジタル信号の位相を検出する位相検出部と、
を備えた位相検出装置。
入力されたアナログ式の波形状の励磁信号の位相を、レゾルバ軸の回転位置に応じた量だけシフトさせて出力するレゾルバと、
前記レゾルバから出力された信号を２値のデジタル信号に変換するコンパレータと、
前記コンパレータから出力された２値のデジタル信号をフィルタリングする請求項１〜４のいずれか１項に記載のデジタルフィルタ装置と、
前記励磁信号と周期及び位相が同一の２値のデジタル式の基準信号と、前記デジタルフィルタ装置から出力されたデジタル信号との位相差に基づいて、前記レゾルバの回転位置を算出する位置検出部と、
を備えた位置検出装置。
アナログ信号を２値のデジタル信号に変換して出力するＡＤ変換装置であって、
前記アナログ信号の信号レベルが所定の基準レベルよりも高い時間及び低い時間のうち一方を積算することにより積算時間を算出し、前記積算時間が所定の基準値に到達したときに、前記積算時間を所定の初期値に戻すとともに積算する時間を前記高い時間と前記低い時間との間で切り換える積算手段と、
前記積算時間が前記基準値に到達したときに、前記デジタル信号の信号レベルを切り換える切換手段と、
を備えたＡＤ変換装置。
入力されたアナログ信号の信号レベルが所定の基準レベルよりも高い時間又は低い時間を積算していき、積算した時間が所定の基準値に到達したときにゼロクロス検出信号を出力する
ゼロクロス検出装置。
コンピュータを、２値の入力デジタル信号をフィルタリングして２値の出力デジタル信号を出力するデジタルフィルタ装置として機能させるデジタルフィルタ用プログラムであって、
前記コンピュータを、
前記入力デジタル信号の信号レベルが第１レベルである時間及び第２レベルである時間のうち一方を積算することにより積算時間を算出し、前記積算時間が所定の基準値に到達したときに、前記積算時間を前記初期値に戻すとともに積算する時間を前記第１レベルである時間と前記第２レベルである時間との間で切り換える積算手段、及び、
前記積算時間が前記基準値に到達したときに、前記出力デジタル信号の信号レベルを切り換える切換手段
として機能させるデジタルフィルタ用プログラム。