JP2010271054A - エンコーダ信号処理回路 - Google Patents

Abstract

【課題】エンコーダ停止時の誤カウントなどを防止可能なエンコーダ信号処理回路を提供する。
【解決手段】Ａ相およびＢ相のパルスをそれぞれ入力信号とする第１および第２のダブルラッチと、２つのダブルラッチの出力信号位相ずれからエンコーダの方向弁別する方向弁別回路と、２つのダブルラッチの出力信号から４逓倍パルス生成する４逓倍パルス生成回路と、撮像手段へ水平同期信号を供給する水平同期信号生成回路と、弁別された方向からアップまたはダウンカウントするアップダウンカウンタと、撮像開始信号を生成する撮像開始信号生成回路と、水平同期信号生成回路の出力信号が入力される第１シングルラッチと、撮像開始信号生成回路および方向弁別回路の出力信号が入力される第２シングルラッチと、４逓倍パルス間のシステムクロックパルス数を監視するエンコーダ速度監視回路と、を有するエンコーダ信号処理回路。
【選択図】図３

Description

本発明は位相が互いに異なる２相パルスを入力信号とするエンコーダ信号処理回路に関するものであり、特に、ロータリエンコーダやリニアエンコーダが停止している時に、機械的微振動等のノイズによる誤カウントやカウント値のずれの蓄積を防止することが可能な、信頼性の高いエンコーダ信号処理回路に関するものである。

エンコーダは、モータ等の回転位置を検出するために使用されるが、そのモータに対して電力を供給している電源や電源線の近くに設置されたり、そのモータにより駆動されているＸＹステージなどの搬送手段の近くに設置されたりする場合が多いことから、電気的、機械的ノイズを受け易い。従って、そのようなエンコーダについては、ノイズの影響をいかにして排除するかが課題となっている。

ノイズの影響を排除するために、図１（ａ）に示すように、エンコーダが出力するパルス信号のレベルをクロック同期で検出する方式がある。すなわち、例えば、システムクロック信号がローレベルからハイレベルに切りかわるとき（エッジ出力タイミング）だけエンコーダ信号を読み取りに行くようにし、そのときのエンコーダ信号レベルに変化がなければ、エンコーダは停止中であるとする方式である。

さらに特許文献１には、エンコーダが出力するパルス信号をクロック同期で検出し、パルス信号のハイレベル、ローレベルが夫々４クロック分連続した場合にＲＳフリップフロップをセット、リセットすることで、クロック４周期分の期間にわたり同一のレベルが継続しなければパルス信号の出力を変化させないようにした構成が開示されている。

特開２０００−２７０５７５号公報

しかしながら、特許文献１のようにクロック同期で検出を行う方式では、図１（ａ）に示すタイミングで発生したノイズを排除することはできるが、図１（ｂ）に示すようなシステムクロックのエッジ出力タイミングに合わせてグリッチが発生すると、誤検出になることが避けられないという問題がある。

また、機械的微振動等のノイズの影響は、エンコーダが停止している時に顕著である。例えば、図２はエンコーダが等速で動いている状態から、減速し、やがて停止するまでのＡ、Ｂ相パルスの振舞いを示したものであり、Ａ相のパルスがちょうど立ち下がった直後というタイミングで、エンコーダが停止した様子を示したものである。

パルス信号の立ち下がり、または、立ち上がりのエッジ部近傍でエンコーダが停止した状態では、エンコーダに微小振動が加わって、エンコーダが僅かに回転するだけで、パルスは立ち上がりと立ち下がりを繰り返すことになる。これが誤カウントの原因となり、エンコーダが停止する度にカウント値のずれが蓄積される原因にもなる。

その結果、例えば、図３に示すような外観検査装置においては、次のような問題が発生する。

図３は、エンコーダ３１の信号をエンコーダ信号処理回路３２によって処理して撮像対象物３３の動きと撮像手段３４の同期を取るような外観検査装置の概略を示したものである。撮像手段３４の撮像範囲３５は撮像対象物３３よりも狭いので、撮像対象物３３を全面撮像するためには、図示しないＸ方向の搬送手段にて撮像対象物３３、または、撮像手段３４を移動させながら撮像対象物３３の一部を撮像してから、図示しないＹ方向の搬送手段にて撮像対象物３３、または、撮像手段３４を移動し、再びＸ方向の搬送手段を用いて撮像対象物３３の一部を撮像するという一連の動作を複数回繰り返す必要がある。

そのため、エンコーダ信号処理回路３２は、エンコーダ３１の信号を入力し、それを処理し、撮像手段３４に同期信号や撮像開始信号を出力する役割を果たさなければならない。しかし前述した理由から、撮像対象物３３、または、撮像手段３４をＸ方向に往復させる度にカウント値のずれが蓄積し、次第に適切なタイミングで撮像を開始できなくなり、検査領域の一部を撮像し損ねたり、撮像する必要の無い非検査領域を必要以上に撮像してしまったりする問題があった。

上記の課題を解決するための手段として、請求項１に記載の発明は、
Ａ相パルスを入力信号とする２段のＤフリップフロップで構成される第１のダブルラッチと、
Ｂ相パルスを入力信号とする２段のＤフリップフロップで構成される第２のダブルラッチと、
前記第１および第２のダブルラッチそれぞれの出力信号であるクロック同期のＡ相パルスとクロック同期のＢ相パルスの位相のずれを検出してエンコーダの方向弁別を行う方向弁別回路と、
前記第１および第２のダブルラッチそれぞれの出力信号であるクロック同期のＡ相パルス、およびクロック同期のＢ相パルスの、それぞれの立ち上がりエッジ、立ち下がりエッジを検出して４逓倍パルスを生成する４逓倍パルス生成回路と、
前記４逓倍パルスを分周して撮像手段への水平同期信号として供給する水平同期信号生成回路と、
前記方向弁別回路により、Ａ相パルスの位相がＢ相パルスよりも進んでいると判断される場合はアップカウントし、Ａ相パルスの位相がＢ相パルスよりも遅れていると判断される場合はダウンカウントするアップダウンカウンタと、
コンパレータ（一致回路）を有し、前記方向弁別回路と、前記アップダウンカウンタの出力信号に基づいて撮像開始を示す信号を生成する撮像開始信号生成回路と、
前期水平同期信号生成回路の出力信号を入力信号とする１段のＤフリップフロップで構成される第１のシングルラッチと、
前記撮像開始信号生成回路および前記方向弁別回路の出力信号を入力信号とする１段のＤフリップフロップで構成される第２のシングルラッチと、
前記４逓倍パルス生成回路の出力信号である４逓倍パルス間に含まれるシステムクロックのパルス数を監視するエンコーダ速度監視回路と、
を有することを特徴とするエンコーダ信号処理回路、としたものである。

また、請求項２に記載の発明は、
前記エンコーダ速度監視回路は、システムクロックパルス数の上限値、または、下限値のうち少なくとも１つを入力する入力端子を持ち、カウントしたシステムクロックパルス数が、該上限値を上回った場合、あるいは、下限値を下回った場合には、前記アップダウンカウンタのカウントイネーブル端子にディセーブル信号を入力することを特徴とする請求項１に記載のエンコーダ信号処理回路、としたものである。

本発明によれば、ロータリエンコーダやリニアエンコーダが停止している時に、機械的微振動等のノイズによって、誤カウントせず、また、カウント値のずれの蓄積を防止することができる。

（ａ）クロック同期で除去できるノイズ、（ｂ）クロック同期では除去できないノイズの例を示した説明図である。 エンコーダが減速して停止したときのノイズの影響を示したタイミングチャート図である。 本発明のエンコーダ信号処理回路を適用可能な外観検査装置の模式図である。 本発明のエンコーダ信号処理回路のブロック図である。 本発明のエンコーダ信号処理回路に含まれるエンコーダ速度監視回路のブロック図である。 本発明の効果を示すタイミングチャートである。

以下、本発明に係るエンコーダ信号処理回路を、図面を用いて説明する。
図４は、本発明に係るエンコーダ信号処理回路の実施の形態を示す構成図であり、図５は、図４におけるエンコーダ速度監視回路の一例を示す構成図であり、図６は、図４および図５の回路で整形される信号を説明するタイミングチャート、および、グラフである。

図４に示したようなエンコーダ信号処理回路において、エンコーダ信号（Ａ相パルス、Ｂ相パルス）はシステムクロックとは非同期であるため、フリップフロップのセットアップタイム、および、ホールドタイムを保証できないタイミングで入力されてしまう場合が必ず存在する。そこで、そのようなフリップフロップの出力が安定しない所謂メタステーブル現象の発生を防ぐために、ダブルラッチ４１、４２を配置する。これにより、図１（ａ）のようなノイズも除去することができる。ダブルラッチ４１、４２の出力は、システムクロックに同期したクロック同期Ａ相パルス、クロック同期Ｂ相パルスとなる。

このクロック同期Ａ相パルス、クロック同期Ｂ相パルスは、４逓倍パルス生成回路および方向弁別回路４３に入力される。ここでは、クロック同期Ａ相パルスの立ち上がりエッジ、および、立ち下がりエッジと、クロック同期Ｂ相パルスの立ち上がりエッジ、および、立ち下がりエッジを検出して４逓倍のパルスを生成する。また、クロック同期Ａ相パルスとクロック同期Ｂ相パルスの位相を検出して、エンコーダの方向、すなわち、ロータリエンコーダであれば回転方向を、リニアエンコーダであれば進行方向を弁別する。

したがって、４逓倍パルス生成回路および方向弁別回路４３の出力は、４逓倍パルスと、エンコーダの方向を表す信号となる。エンコーダの方向を表す信号は、例えば図３のような外観検査装置の場合であれば、進行方向が＋Ｘ方向ならハイ、−Ｘ方向ならローとなり、ロータリエンコーダの場合であれば、回転方向が時計回りであればハイ、反時計回りであればローとなる。

４逓倍パルス生成回路および方向弁別回路４３の出力の１つである４逓倍パルスは、水平同期信号生成回路４４に入力される。水平同期信号生成回路４４では、図示しないデータバスを介してレジスタに設定された分周値で４逓倍パルスを分周して分周パルス信号として出力する。分周パルス信号は、グリッチを除去するためのシングルラッチ４７を通されて水平同期信号となる。水平同期信号は図３の撮像手段３４に入力され、撮像手段３４は水平同期信号に基づいて撮像を行う。なお、４逓倍パルスはエンコーダ速度監視回路４９にも入力されるが、これについては後述する。

一方、４逓倍パルス生成回路および方向弁別回路４３のもう１つの出力であるエンコーダの方向を表す信号は、水平同期信号生成回路４４の出力である分周パルスととともに、アップダウンカウンタ４５に入力される。ここでは、エンコーダの方向を表す信号の論理に基づき、分周パルスの立ち上がりエッジでカウント値をアップ、または、ダウンする。

アップダウンカウンタ４５の出力であるカウント値は、システムリセットが有効になった場合、または、カウントリセット信号が有効になった場合にゼロクリアされる。カウントリセットは、例えば、データバスを介してレジスタに値を設定することによって実現される。なお、アップダウンカウンタ４５には、エンコーダ速度監視回路４９からのカウントイネーブル信号も入力されるが、これについては後述する。

そして、アップダウンカウンタ４５の出力であるカウント値は、撮像開始信号生成回路４６に入力される。撮像開始信号生成回路４６では、図示しないデータバスを介してレジスタに設定された撮像開始カウント値との比較を行い、両者の値が一致したタイミングで出力信号を有効にし、グリッチを除去するためのシングルラッチ４８を通して撮像開始信号を生成する。

ただし、カウント値の比較だけでは、エンコーダの方向に関わりなく撮像開始信号が有効になってしまうため、４逓倍パルス生成回路および方向弁別回路４３の出力であるエンコーダの方向を表す信号も参照するようにしている。これにより、例えば、図３で撮像対象物３３が＋Ｘ方向に進んでいる状態で、かつ、カウント値が指定のカウント値になったタイミングで撮像手段３４に撮像開始信号を入力することができ、撮像対象物３３が−Ｘ方向に進んでいる状態においては、カウント値が指定カウント値になっても撮像開始信号が入力されるのを防ぐことができる。

以上のようにして、撮像手段３４には、撮像のために必要な信号である水平同期信号と、撮像開始信号が入力されるが、このままでは、エンコーダ停止時の機械的微振動等により、誤カウントをおこしたり、カウント値のずれが蓄積してしまったりする問題を防ぐことはできない。そこで、図４のエンコーダ信号処理回路では、エンコーダ速度監視回路４９を含むようにしている。

以下、エンコーダ速度監視回路４９について、図５を用いて説明する。

図５は、エンコーダ速度監視回路４９の構成を示すブロック図である。エンコーダ速度監視回路４９は、入力端子として、システムクロックと、システムリセットと、４逓倍パルスと、カウントイネーブル上限値と、カウントイネーブル下限値と、ＲＥＡＤとを有し、出力端子として、カウントイネーブルと、４逓倍パルス間に含まれるシステムクロック数を有する。

まず、アップカウンタ５１は、初期設定としてカウント値がゼロであり、４逓倍パルスの立ち上がりエッジを検出したタイミングから、システムクロックの立ち上がりエッジを検出する毎にそのカウント値をカウントアップする。再び、４逓倍パルスの立ち上がりエッジを検出すると、そのカウント値を出力カウント値として出力した後、カウント値をゼロクリアして、システムクロックの立ち上がりエッジを検出する毎に、カウント値をカウントアップする動作を繰り返す。つまり、４逓倍パルスの1周期の間に含まれるシステムクロック数をカウントして、出力カウント値として出力する。

アップカウンタ５１の出力カウント値は、大小比較回路５２および５３に入力される。大小比較回路５２および５３には、カウントイネーブル上限閾値、カウントイネーブル下限閾値がデータバスを介してレジスタにそれぞれ設定されており、出力カウント値は、カウントイネーブル上限閾値、カウントイネーブル下限閾値と大小比較される。

大小比較回路５２は、出力カウント値がカウントイネーブル上限閾値より小さいときのみ信号出力する。また、大小比較回路５３は、出力カウント値がカウントイネーブル下限閾値より大きいときのみ信号出力する。

大小比較回路５２および５３の出力は、ＡＮＤ回路５４に入力される。ＡＮＤ回路５４は、大小比較回路５２および５３から、ともに信号出力があったときのみ信号を出力し、その出力信号が非同期リセット端子付きのＤフリップフロップ５５に入力される。

非同期リセット端子付きのＤフリップフロップ５５の出力は、カウントイネーブル信号として、図４のアップダウンカウンタ４５のイネーブル端子に接続される。つまり、アップダウンカウンタ４５は、４逓倍パルス間に含まれるシステムクロック数が、カウントイネーブル上限閾値以下で、かつ、カウントイネーブル下限閾値以上の条件を満たす場合のみ、アップカウント、または、ダウンカウントを行うことになる。

従って、エンコーダが停止している時の機械的微振動等のノイズにより、Ａ相パルス、または、Ｂ相パルスのレベルが発振し、それによって４逓倍パルスが無秩序に生成されたとしても、カウントイネーブル上限閾値と、カウントイネーブル下限閾値を適切な値に設定しておけば、アップダウンカウンタ４５はカウント動作を行わない。更に、エンコーダの速度がある一定の範囲にある場合のみ、カウント動作をさせるようにすることもできる。

また、アップカウンタ５１の出力である出力カウント値は、クロックイネーブル端子付きのＤフリップフロップ５６に入力されており、そのイネーブル端子には、４逓倍パルスと、ＲＥＡＤ（後述）と、システムリセットとを入力とするＡＮＤ回路５７の出力を反転した信号が接続されている。

クロックイネーブル端子付きのＤフリップフロップ５６は、４逓倍パルス間に含まれるシステムクロック数を図示しないレジスタに順次書き込む。そして、ユーザーは、アドレスを指定して、ＲＥＡＤ信号を有効にするといった一般的なバスアクセスを行うことによって、このレジスタに書き込まれたデータ、すなわち、４逓倍パルス間に含まれるシステムクロック数を取得することができるようになっている。そのため、このデータを閾値調整のための基礎データとして、カウントイネーブル上限閾値、および、カウントイネーブル下限閾値を適切な値に設定することができる。

また、クロックイネーブル端子付きのＤフリップフロップ５６のイネーブル端子に接続される信号は、システムリセットが無効状態で、ユーザーがこのレジスタからデータを読み込んでいない条件下で、４逓倍パルスの論理がハイのタイミングでデータをラッチするためのものである。特に、ＲＥＡＤは、ユーザーがレジスタからデータを読み込んでいる最中に、このレジスタに新たなデータが書き込まれ、その結果、正しくデータを読み込めなくなることを防止するためのものである。ここで、４逓倍パルスは、４逓倍パルス生成回路および方向弁別回路４３により、システムクロック１クロック分の長さにワンショット化されているものとする。

図６は、以上の説明をタイミングチャート、および、グラフに示したものであり、図２（エンコーダが等速で動いている状態から、減速し、やがて停止するまでのＡ、Ｂ相パルスの振舞いを示したものであり、Ａ相のパルスがちょうど立ち下がるタイミングで、エンコーダが停止するときの様子を示したもの）に対して、本発明のエンコーダ信号処理回路を適用した例を図示したものである。

エンコーダが等速で動いている状態では、４逓倍パルスの周期も一定であり、４逓倍パルス間に含まれるシステムクロック数も一定である。

エンコーダが減速し始めると、４逓倍パルスの周期が長くなり、４逓倍パルスの１周期の間に含まれるシステムクロック数は次第に大きくなる。

そして、エンコーダが完全停止したとき、機械的微振動等のノイズの影響をまったく受けないのであれば、完全停止直前の４逓倍パルス間に含まれるシステムクロック数がラッチされているはずであり、４逓倍パルス間に含まれるシステムクロック数は、図６中の（Ａ）で示した点線のような振舞いを示すはずである。

ところが、実際にはエンコーダは完全に停止することはなく、常にノイズの影響を受けて微小運動する。したがって、図６に示したように例えばＡ相のパルスがちょうど立ち下がるタイミングでエンコーダが停止すると、Ａ相のパルスはエンコーダの微小運動に伴って立ち上がりと立ち下がりを繰り返す状態となる。このとき、４逓倍パルス間に含まれるシステムクロック数は、図６中の（Ｂ）で示した実線のような振舞いを示し、これが誤カウントや、カウントずれの蓄積の原因となる。

そこで、カウントイネーブル上限閾値と、カウントイネーブル下限閾値を適切な値に設定して、この２つの閾値の間（図６中ではグラフ内の網掛部分）に、４逓倍パルス間に含まれるシステムクロック数があるときだけ、カウントイネーブル信号がエンコーダ速度監視回路４９から出力されるようにすることにより、誤カウントや、カウントずれの蓄積を防ぐことができる。

例えば、図３に示した外観検査装置では、撮像対象物３３のアライメント完了時に、カウントリセットを有効にしてアップダウンカウンタ４５の出力であるカウント値をゼロクリアしておき、図示しない搬送手段が駆動を開始することでカウント値が増加し、指定の値になったタイミングで撮像を開始するようにしている。

以上のように、本発明によれば、誤カウントせず、また、カウント値のずれの蓄積を防止する信頼性の高いエンコーダ信号処理回路を実現することができる。

３１・・・エンコーダ
３２・・・エンコーダ信号処理回路
３３・・・撮像対象物
３４・・・撮像手段
３５・・・撮像範囲
４１・・・ダブルラッチ
４２・・・ダブルラッチ
４３・・・４逓倍パルス生成回路および方向弁別回路
４４・・・水平同期信号生成回路
４５・・・アップダウンカウンタ
４６・・・撮像開始信号生成回路
４７・・・シングルラッチ
４８・・・シングルラッチ
４９・・・エンコーダ速度監視回路
５１・・・アップカウンタ
５２・・・大小比較回路
５３・・・大小比較回路
５４・・・ＡＮＤ回路
５５・・・非同期リセット端子付きＤフリップフロップ
５６・・・クロックイネーブル端子付きＤフリップフロップ
５７・・・ＡＮＤ回路

Claims (2)

1. Ａ相パルスを入力信号とする２段のＤフリップフロップで構成される第１のダブルラッチと、
   Ｂ相パルスを入力信号とする２段のＤフリップフロップで構成される第２のダブルラッチと、
   前記第１および第２のダブルラッチそれぞれの出力信号であるクロック同期のＡ相パルスとクロック同期のＢ相パルスの位相のずれを検出してエンコーダの方向弁別を行う方向弁別回路と、
   前記第１および第２のダブルラッチそれぞれの出力信号であるクロック同期のＡ相パルス、およびクロック同期のＢ相パルスの、それぞれの立ち上がりエッジ、立ち下がりエッジを検出して４逓倍パルスを生成する４逓倍パルス生成回路と、
   前記４逓倍パルスを分周して撮像手段への水平同期信号として供給する水平同期信号生成回路と、
   前記方向弁別回路により、Ａ相パルスの位相がＢ相パルスよりも進んでいると判断される場合はアップカウントし、Ａ相パルスの位相がＢ相パルスよりも遅れていると判断される場合はダウンカウントするアップダウンカウンタと、
   コンパレータ（一致回路）を有し、前記方向弁別回路と、前記アップダウンカウンタの出力信号に基づいて撮像開始を示す信号を生成する撮像開始信号生成回路と、
   前期水平同期信号生成回路の出力信号を入力信号とする１段のＤフリップフロップで構成される第１のシングルラッチと、
   前記撮像開始信号生成回路および前記方向弁別回路の出力信号を入力信号とする１段のＤフリップフロップで構成される第２のシングルラッチと、
   前記４逓倍パルス生成回路の出力信号である４逓倍パルス間に含まれるシステムクロックのパルス数を監視するエンコーダ速度監視回路と、
   を有することを特徴とするエンコーダ信号処理回路。
2. 前記エンコーダ速度監視回路は、システムクロックパルス数の上限値、または、下限値のうち少なくとも１つを入力する入力端子を持ち、カウントしたシステムクロックパルス数が、該上限値を上回った場合、あるいは、下限値を下回った場合には、前記アップダウンカウンタのカウントイネーブル端子にディセーブル信号を入力することを特徴とする請求項１に記載のエンコーダ信号処理回路。

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