JP2005332097A - マイクロコンピュータ - Google Patents
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Abstract
【解決手段】タイマ回路200に、外部信号の発生間隔をタイマクロックに同期してカウントするタイマカウンタ201と、タイマカウンタ201の計数値をタイマクロックに同期して取り込むタイマレジスタ202と、タイマレジスタ202の値をCPUクロックに同期して取り込むタイマレジスタ203とを備え、外部信号によりタイマカウンタ201の計数値をタイマクロックに同期してタイマレジスタ202にリロードし、そのタイマレジスタ202の値を、CPUクロックに同期してタイマレジスタ203に第2のリロードを行い、1回目の外部信号発生後、CPUがタイマレジスタ203の内容を読み取るまでの間に次の外部信号が発生した場合に、第2のリロードを保留し、CPUがタイマレジスタ203の内容を読み取った後に第2のリロードを行う。
【選択図】図1
Description
外部信号のレベル変化を検出し、エッジ検出信号を発生するエッジ検出回路と、エッジ検出信号により前記タイマカウンタの計数値をタイマクロックに同期して第1のタイマレジスタにリロードするための第1のリロード制御信号を出力し、第1のリロード制御信号によって取り込まれた第1のタイマレジスタの値を、CPUクロックに同期して第2のタイマレジスタにリロードするための第2のリロード制御信号を出力し、1回目のエッジ検出発生後、CPUが第2のタイマレジスタの内容を読み取るまでの間に次のエッジ検出信号が発生した場合に、第2のリロード制御信号の出力を保留し、CPUが前記第2のタイマレジスタの内容を読み取った後に第2のリロード制御信号を出力するリロード制御回路とを備えている。
201、301 タイマカウンタ
202,302 タイマレジスタ
203、303 タイマレジスタ
204、304 リロード制御回路
205、305 エッジ検出回路
206、306 割り込みレジスタ
207、307 割り込みレジスタ
308 CAP発生カウンタ
309 CAP発生レジスタ
Claims (4)
- CPUを動作させるCPUクロック信号とは非同期なタイマクロック信号によって動作するタイマ回路を内蔵したマイクロコンピュータにおいて、前記タイマ回路は、
外部信号の発生間隔を前記タイマクロックに同期してカウントするタイマカウンタと、
前記タイマカウンタの計数値をタイマクロックに同期して取り込む第1のタイマレジスタと、
前記第1のタイマレジスタの値を前記CPUクロックに同期して取り込む第2のタイマレジスタと、
前記外部信号のレベル変化を検出し、エッジ検出信号を発生するエッジ検出回路と、
前記エッジ検出信号により前記タイマカウンタの計数値をタイマクロックに同期して第1のタイマレジスタにリロードするための第1のリロード制御信号を出力し、該第1のリロード制御信号によって取り込まれた前記第1のタイマレジスタの値を、前記CPUクロックに同期して前記第2のタイマレジスタにリロードするための第2のリロード制御信号を出力し、1回目のエッジ検出発生後、CPUが前記第2のタイマレジスタの内容を読み取るまでの間に次のエッジ検出信号が発生した場合に、前記第2のリロード制御信号の出力を保留し、前記CPUが前記第2のタイマレジスタの内容を読み取った後に前記第2のリロード制御信号を出力するリロード制御回路とを備えていることを特徴とするマイクロコンピュータ。 - CPUを動作させるCPUクロック信号とは非同期なタイマクロック信号によって動作するタイマ回路を内蔵したマイクロコンピュータにおいて、前記タイマ回路は、
外部信号の発生間隔を前記タイマクロック信号に同期して計数し、
外部信号のレベル変化を検出した時にエッジ検出信号と第1のリロード制御信号を出力し、
該第1のリロード制御信号に基づき、前記タイマクロック信号に同期して前記計数値を第1のタイマレジスタにセットすると共に、第1の割り込みレジスタに割り込み信号をセットし、またクロック同期化信号をセットし、
前記クロック同期化信号から前記CPUクロック信号に同期したリ第2のロード制御信号が生成されると、前記クロック同期化信号をリセットし、また、該第2のリロード制御信号が有効の時に前記第1のタイマレジスタの値をCPUクロック信号に同期して動作する第2のタイマレジスタにセットし、更に、前記クロック同期化信号の有効化を保留するためのリロード保留信号をセットし、
前記CPUクロック信号に同期して割り込み信号がセットされた第2の割り込みレジスタからの割り込み信号に基づいて、前記CPUからの前記第2のタイマレジスタの内容の読み取り動作が発生すると、前記リロード保留信号をリセットすると共に前記第2のタイマレジスタの内容をデータバスに出力することを特徴とするマイクロコンピュータ。 - 請求項1記載のマイクロコンピュータにおいて、前記タイマ回路における前記リロード制御回路は、1回目のエッジ検出発生後、CPUが前記第2のタイマレジスタの内容を読み取るまでの間に、2回目以降のエッジ検出信号が発生するたびにその発生を示すリロード制御信号を出力する手段であり、
前記タイマ回路は、前記リロード制御信号の発生数を前記タイマクロックに同期して計数するカウンタと、該カウンタの計数値を前記CPUクロックに同期して取り込むレジスタを更に備えたこと特徴とするマイクロコンピュータ。 - 請求項1記載のマイクロコンピュータにおいて、CPUが前記タイマレジスタ2の内容を読み取るまでの間に、2回目以降の外部信号が発生すると、その発生回数を計数しておき、CPUによる前記タイマレジスタ2の2回目の読み取り終了後、タイマレジスタ2の内容の差分値と前記発生回数とに基づいて、前記外部信号の発生間隔の平均値を算出することを特徴とするマイクロコンピュータ。
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