JP2005078208A - 誤動作防止用ｃｐｕインターフェース回路 - Google Patents

Abstract

【課題】 ノイズなどによって生じた誤った信号が正常な信号と誤認識されて入力されることを回避することができる誤動作防止用ＣＰＵインターフェース回路を提供する。
【解決手段】 外部ＣＰＵ５０から出力された制御信号をクロック信号に同期化する同期回路１１と、同期回路１１によって同期化された制御信号が所望のパターンとなっているか否かを判定する制御信号用エラー判定回路１２とを有することを特徴とする。
【選択図】 図１

Description

本発明は、誤動作防止用ＣＰＵインターフェース回路に関する。

従来、外付けの制御用ＣＰＵである外部ＣＰＵと、その外部ＣＰＵと各種データをやり取りする半導体集積回路装置（内部装置）とからなるシステムがある。また、近年の半導体集積回路装置（ＬＳＩ）の大規模化及び高密度化に伴い、スイッチングノイズが発生し易くなっており、このようなノイズによる誤動作が問題となる。例えば、外部ＣＰＵから出力された制御信号、アドレス信号又はデータ信号について、ノイズが外乱として加えられ、その後内部装置へ入力されると内部装置は本来の制御信号などを誤認識してしまう。したがって、内部装置はそのノイズが加えられた信号を入力することで誤動作してしまう。

このようなノイズによる誤動作を防止するために、従来においてはノイズフィルタを伝送系の入力側に設ける技術が考え出されている。その従来のノイズフィルタには、抵抗及びコンデンサからなる積分回路と、その積分回路の出力端に接続されたシュミットトリガ回路とで構成されているアナログ型のものがある。そして、積分回路によって入力パルス信号の波形をなまらせることでノイズを吸収し、シュミットトリガ回路から鋭角化したデジタル信号を出力するようにしている（例えば、特許文献１参照）。

また、従来のノイズフィルタとしては、外部ＣＰＵなどから出力されるデータ信号などを内部装置のクロックに同期させ、その後内部装置にデータ信号などを取り込むことでノイズを除去するデジタル型も考え出されている。この従来のノイズフィルタは、データ信号の「ロー」又は「ハイ」レベルが保持されている時間を計時している。そして、その保持時間が基準時間に達していないときはかかるデータをノイズとして除去する（例えば、特許文献１参照）。
特開平５−１４１４４号公報

しかしながら、上記従来のアナログ型のノイズフィルタでは、抵抗及びコンデンサを主要構成要素としているため、電圧条件、温度条件又はプロセス条件などによってフィルタの特性が影響を受けやすい構造となっている。したがって、上記従来のアナログ型のノイズフィルタは、安定したノイズ除去特性を得ることが困難であるという問題点がある。

また、上記従来のデジタル型のノイズフィルタでは、クロック波形の立ち上がりに同期させてデータ信号などをラッチさせている。そこで、上記従来のデジタル型のノイズフィルタでは、クロック波形の立ち上がり時と同じタイミングでノイズが加わった場合などは該ノイズを除去できないという問題点が生じる。この理由について次に説明する。

かかる従来のノイズフィルタでは、入力デジタル信号の変化時期を基準時として信号レベルが保持されている時間を計時している。ここで、例えば入力デジタル信号の変化時期であるクロック波形の立ち上がり時にノイズが加わると基準時がずれてしまい、正常に信号レベルが保持されている時間は計時できない。特にある時点のクロック波形の立ち上がり時にノイズが加わり、次のクロック波形の立ち上がり時もノイズが加わると、正常に信号レベルが保持されている時間を計時できない。そして、ノイズによってビット反転が生じた場合であっても、信号レベルが保持されている時間は正常と判定される場合がある。このような場合は誤ったデータであっても、上記従来のノイズフィルタでは除去できず、内部回路が取り込んでしまう。

本発明は、上記問題を解決するためになされたもので、ノイズなどによって生じた誤った信号が正常な信号と誤認識されて入力されることを回避することができる誤動作防止用ＣＰＵインターフェース回路を提供するものである。
また、本発明は、ＣＰＵから出力された正常な信号のみを内部回路へ入力させることができ、内部回路を正常にかつ継続的に動作させることができる誤動作防止用ＣＰＵインターフェース回路を提供するものである。

上記課題を解決するため、この発明は以下の構成を有する。
即ち、請求項１に記載された誤動作防止用ＣＰＵインターフェース回路に係る発明は、ＣＰＵから出力された制御信号をクロック信号に同期化する同期回路と、前記同期回路によって同期化された前記制御信号が所望のパターンとなっているか否かを判定する制御信号用エラー判定回路とを有することを特徴とする。

また、請求項２に記載された誤動作防止用ＣＰＵインターフェース回路に係る発明は、ＣＰＵから出力されたアドレス信号又はデータ信号をクロック信号に同期化する同期回路と、前記同期回路によって同期化された前記アドレス信号又はデータ信号が所望のパターンとなっているか否かを判定するデータ用エラー判定回路とを有することを特徴とする。

また、請求項３に記載された発明は、請求項１又は２に記載された誤動作防止用ＣＰＵインターフェース回路において、前記所望のパターンは、少なくとも２クロック周期に渡って同じ値が連続するパターンであることを特徴とする。

また、請求項４に記載された発明は、請求項１乃至３のいずれか一項に記載された誤動作防止用ＣＰＵインターフェース回路において、前記制御信号用エラー判定回路及びデータ用エラー判定回路のいずれかが否定的な判定をした場合に、前記ＣＰＵに対してエラーステータス信号を出力するエラーステータス制御回路を有することを特徴とする。

また、請求項５に記載された発明は、請求項１乃至４のいずれか一項に記載された誤動作防止用ＣＰＵインターフェース回路において、前記制御信号用エラー判定回路及びデータ用エラー判定回路のいずれかが否定的な判定をした場合に、該否定的な判定に対応する前記データ信号がインターフェースの内側に取り込まれることを禁止するとともに、該否定的な判定の後から前記制御信号用エラー判定回路及びデータ用エラー判定回路が肯定的な判定をするまで、該否定的な判定の直前の肯定的判定時の前記アドレス信号及びデータ信号を保持する書き込み制御回路を有することを特徴とする。

本発明によれば、ノイズなどによって生じた誤った信号が正常な信号と誤認識されて入力されることを回避することができる。
また、本発明によれば、ＣＰＵから出力された正常な信号のみを内部回路へ入力させることができ、内部回路を正常にかつ継続的に動作させることができる。

以下、図面を参照し、本発明の実施形態について説明する。
図１は、本発明の実施形態に係る誤動作防止用ＣＰＵインターフェース回路の構成例を示すブロック図である。本誤動作防止用ＣＰＵインターフェース回路１は、外部ＣＰＵ５０と内部回路（図示略）との間に配置されるインターフェース回路である。そして、本誤動作防止用ＣＰＵインターフェース回路１は、外部ＣＰＵ５０から出力されたデジタル信号のうちノイズなどを含んでいない正常なデジタル信号のみをレジスタ群１７に入力させるものである。また、誤動作防止用ＣＰＵインターフェース回路１は、例えば内部回路が形成されている集積回路チップに形成されているものとする。すなわち、誤動作防止用ＣＰＵインターフェース回路１内のレジスタ群１７に設定されたデータ（パラメタ）に従い、後続する内部回路は所定の機能を実現する。

外部ＣＰＵ５０は、例えば、誤動作防止用ＣＰＵインターフェース回路１および内部回路を包含する集積回路チップに対しての外付けのＣＰＵであり、集積回路チップを制御する制御用ＣＰＵとする。そして、外部ＣＰＵ５０は、誤動作防止用ＣＰＵインターフェース回路１からエラーステータス信号を受け付けると、誤動作防止用ＣＰＵインターフェース回路１のエラーステータスレジスタ（後述）１８をクリアした後、失敗したと予想される直前のアクセス処理を再度実行する処理を行う機能をもつ。

誤動作防止用ＣＰＵインターフェース回路１は、同期回路１１、制御信号用エラー判定回路１２、データ用エラー判定回路１３、エラーステータス出力制御回路１４、書き込み制御回路１５、読み出し制御回路１６、レジスタ群１７及びエラーステータスレジスタ１８を有して構成されている。

同期回路１１は、外部ＣＰＵ５０から出力されたデジタル信号である制御信号、アドレス信号及びデータ信号を内部回路の動作クロックである内部クロックに同期化させてサンプリングする回路である。

制御信号用エラー判定回路１２は、外部ＣＰＵ５０から出力された制御信号が正常な信号であるか判定する回路である。すなわち、制御信号用エラー判定回路１２は、同期回路１１において内部クロックに同期化された制御信号について、正常なパターンで入力されているか否かを常に監視している。ここで、制御信号とは、例えばチップセレクト信号/ＣＳ、書き込み制御信号/ＷＲ及び読み出し制御信号/ＲＤなどである。また、正常なパターンとは、制御信号をなすデジタル信号が内部クロックの複数周期（例えば３周期）に渡って同一の値が連続するパターンのことである。

例えば、制御信号用エラー判定回路１２は、判定対象の書き込み制御信号/ＷＲが、「ロー・ハイ・ロー」又は「ハイ・ロー・ハイ」のパターンを有するときはノイズなどが含まれている誤った信号であると判定する。
さらに、制御信号用エラー判定回路１２は、「ロー・ハイ・ロー」又は「ハイ・ロー・ハイ」パターンを検出した場合には、エラーフラグ信号を発生し、エラーステータス出力制御回路１４、書き込み制御回路１５及び読み出し制御回路１６にエラーフラグ信号を出力する。

データ用エラー判定回路１３は、外部ＣＰＵ５０から出力されたデータ（時分割でアドレス信号とデータ信号が多重される）及び識別信号（データがアドレス信号であるのかデータ信号であるのかを識別する信号）が正常な信号であるか判定する回路である。具体的には、データ用エラー判定回路１３は、同期回路１１において内部クロックに同期化されたデータ及び識別信号について、正常なパターンで入力されているか否かを常に監視している。ここで、正常なパターンとは、データ及び識別信号をなすデジタル信号が所定のタイミングにおいて内部クロックの複数周期（例えば２周期）に渡って同一の値が連続するパターンのことである。

すなわち、データ用エラー判定回路１３は、判定対象のデータ（ＣＤ）（例えば８ビット）が２回同じ値を示したときにノイズなどがない正常な信号であると判定する。
さらに、データ用エラー判定回路１３は、所定のタイミングで異常なパターン（例えば、「Ａ」，「Ｂ」）を検出した場合には、エラーフラグ信号を発生し、エラーステータス出力制御回路１４、書き込み制御回路１５及び読み出し制御回路１６にエラーフラグ信号を出力する。

エラーステータス出力制御回路１４は、制御信号用エラー判定回路１２又はデータ用エラー判定回路１３でエラー判定がなされたときに、外部ＣＰＵ５０に対してエラーステータス信号を出力する回路である。具体的には、エラーステータス出力制御回路１４は、制御信号用エラー判定回路１２又はデータ用エラー判定回路１３よりエラーフラグ信号を受け付けると、エラーステータスレジスタ１８に書き込み、エラーステータス信号をアクティブにする。すなわち、エラーステータス出力制御回路１４は、エラーが発生したことを外部ＣＰＵ５０に通知する。エラーステータスレジスタ１８に保持されているエラーステータス信号は、外部ＣＰＵ５０からの書き込みアクセスによりクリアできるようになっている。

書き込み制御回路１５は、制御信号用エラー判定回路１２から与えられる書き込み制御信号と、データ用エラー判定回路１３から与えられるデータと識別信号とに基づき、アドレス信号で特定されるレジスタにデータ信号を書き込む回路である。そして、書き込み制御回路１５は、制御信号用エラー判定回路１２又はデータ用エラー判定回路１３よりエラーフラグ信号を受け付けると、外部ＣＰＵ５０から出力されたアドレス信号及びデータ信号について前値ホールドし、書き込み制御信号を発生しないようにする処理を行う。すなわち、書き込み制御回路１５は、エラーフラグ信号を受け付けると、そのエラーフラグ信号に対応するデータ信号が内部回路に取り込まれることを禁止するとともに、その制御信号用エラー判定回路１２又はデータ用エラー判定回路１３での否定的な判定の後から該判定回路で肯定的な判定がでるまで（正常な信号が再送されてくるまで）、その否定的な判定の直前の正常なアドレス信号及びデータ信号を保持する。

読み出し制御回路１６は、レジスタ群１７に読み出し制御信号およびデータを与え、そのアドレス信号で特定されるレジスタに格納されているデータ信号を読み出して保持する。そして、読み出し制御回路１６は、エラーフラグ信号を検知した場合には特別な処理は実行しない。これはリードアクセス処理では内部データを破壊する動作が行われないからである。

レジスタ群１７は、デバイス制御用の各種データを保持するレジスタ回路である。そして、レジスタ群１７は、書き込み制御回路１５又は読み出し制御回路１６から出力された信号に基づいて、各種データの書き込み・更新処理又は格納されているデータを読み出し制御回路１６に出力する処理を実行する。また、レジスタ群１７の各レジスタは、内部回路と接続されている。

次に、上記誤動作防止用ＣＰＵインターフェース回路１の具体的な回路構成例について図２を参照して説明する。図２は、本発明の実施形態に係る誤動作防止用ＣＰＵインターフェース回路１の回路構成例を示す回路図である。
図２において、Ｄ型フリップフロップ２１，２２，２３，２４，２５，２６は制御信号について内部クロックＣＬＫとの同期回路１１を構成している。ここで、制御信号は、外部ＣＰＵ５０から出力されたチップセレクト信号/ＣＳ、書き込み制御信号/ＷＲ及び読み出し制御信号/ＲＤである。また、Ｄ型フリップフロップ３１，３２，３４，３５は、外部ＣＰＵ５０から出力されたデータＣＤおよび識別信号ＡＤについて内部クロックＣＬＫとの同期回路１１を構成している。

３入力アンド回路２７，２８と、シフトレジスタ２９，３０と、デコーダ３７とは、制御信号用エラー判定回路１２を構成している。Ｄ型フリップフロップ３３，３６、コンパレータ３８，３９は、データ用エラー判定回路１３を構成している。アンド回路４０，４１，４２と、オア回路４３とは、エラーステータス出力制御回路１４を構成している。フリップフロップ４４は、エラーステータスレジスタ１８に対応する。

オア回路４５，４６と、フリップフロップ回路４７，４８と、アンド回路４９，５０と、Ｄ型フリップフロップ５１，５２と、フリップフロップ５３，５４，５７，５８とアンド回路５５，５６とは、書き込み制御回路１５及び読み出し制御回路１６を構成している。

次に、上記回路構成の誤動作防止用ＣＰＵインターフェース回路１の動作について、図３を参照して説明する。図３は、図２に示す誤動作防止用ＣＰＵインターフェース回路１の動作を示すタイミングチャートである。
先ず、外部ＣＰＵ５０から出力された制御信号（チップセレクト信号/ＣＳ、書き込み制御信号/ＷＲ、読み出し制御信号/ＲＤ）は、Ｄ型フリップフロップ２１，２２，２３，２４，２５，２６で内部クロックＣＬＫに同期化される。すなわち、チップセレクト信号/ＣＳは、Ｄ型フリップフロップ２１，２２で内部クロックＣＬＫに同期化される。書き込み制御信号/ＷＲは、Ｄ型フリップフロップ２３，２４で内部クロックＣＬＫに同期化される。読み出し制御信号/ＲＤは、Ｄ型フリップフロップ２５，２６で内部クロックＣＬＫに同期化される。Ｄ型フリップフロップ２１，２２と、Ｄ型フリップフロップ２３，２４と、Ｄ型フリップフロップ２５，２６とは、それぞれメタステーブル対策のために、２段のシフトレジスタ構成となっている。ここで、メタステーブルとは、フリップフロップ又はラッチなどの入力信号において、セットアップ時間又はホールド時間が守れなかった場合に、出力信号が不安定な状態になることをいう。したがって、Ｄ型フリップフロップ２１，２２，２３，２４，２５，２６により、チップセレクト信号/ＣＳ、書き込み制御信号/ＷＲ及び読み出し制御信号/ＲＤが不安定な状態になることが回避される。

また、外部ＣＰＵ５０から出力された識別信号ＡＤ及びデータＣＤは、Ｄ型フリップフロップ３１，３２，３４，３５で内部クロックＣＬＫに同期化される。すなわち、識別信号ＡＤは、Ｄ型フリップフロップ３１，３２で内部クロックＣＬＫに同期化される。データＣＤは、Ｄ型フリップフロップ３４，３５で内部クロックＣＬＫに同期化される。このように、Ｄ型フリップフロップ３１，３２及びＤ型フリップフロップ３４，３５のそれぞれも、メタステーブル対策のために、２段のシフトレジスタ構成となっている。これらにより、識別信号ＡＤ及びデータＣＤが不安定な状態になることが回避される。

同期化された制御信号は３入力アンド回路２７，２８によってデコードされ、ライトイネーブル信号ＷＥ及びリードイネーブル信号ＲＥとして出力される。ライトイネーブル信号ＷＥは、多段のシフトレジスタ２９において複数クロックサイクルの間保持される。そして、シフトレジスタ２９は、複数クロックサイクル分のライトイネーブル信号ＷＥを、図３に示すように信号ＷＥ＿１Ｄ，ＷＥ＿２Ｄ，ＷＥ＿３Ｄ，ＷＥ＿４Ｄ…として並列に出力する。リードイネーブル信号ＲＥも、ライトイネーブル信号ＷＥと同様にしてシフトレジスタ３０で複数クロックサイクルの間保持され、その複数クロックサイクル分だけ並列に出力される（図示省略）。

ライトイネーブル信号ＷＥ及びリードイネーブル信号ＲＥについての複数クロックサイクル分の信号、すなわち３入力アンド回路２７，２８の出力（信号ＷＥ）とシフトレジスタ２９，３０の出力（信号ＷＥ＿１Ｄ，ＷＥ＿２Ｄ，ＷＥ＿３Ｄ，ＷＥ＿４Ｄ）は、デコーダ３７においてデコードされる。これらの信号ＷＥ，ＷＥ＿１Ｄ，ＷＥ＿２Ｄ，ＷＥ＿３Ｄ，ＷＥ＿４Ｄの状態が、上記制御信号用エラー判定回路１２において判定される「パターン（所望のパターン）」である。
図４は、デコーダ３７のライトイネーブル信号ＷＥおよびその遅延信号ＷＥ＿（１〜４）Ｄのデコード動作を示す図である。すなわち、デコーダ３７は、入力信号の一部であるライトイネーブル信号ＷＥ，ＷＥ＿１Ｄ，ＷＥ＿２Ｄ，ＷＥ＿３Ｄ，ＷＥ＿４Ｄの状態に応じて、出力信号Ｗ＿Ｓｔａｒｔ，Ｗ＿Ｅｎｄ，Ｗ＿１，Ｗ＿２の状態を変える。

例えば、図４においてライトイネーブル信号ＷＥ，ＷＥ＿１Ｄ，ＷＥ＿２Ｄ，ＷＥ＿３Ｄ，ＷＥ＿４Ｄが、「１１１００」となる場合、すなわちライトイネーブル信号ＷＥが３サイクル連続して「１」となる場合がある。この場合、デコーダ３７は、図３に示すように出力信号Ｗ＿Ｓｔａｒｔをハイ状態すなわち「１」にする。出力信号Ｗ＿Ｓｔａｒｔは、正常な書き込みサイクルを開始させる信号である。出力信号Ｗ＿Ｓｔａｒｔが「１」となることにより、書き込みサイクルを示すフリップフロップ４７がセットされる。
また、図４において信号ＷＥ，ＷＥ＿１Ｄ，ＷＥ＿２Ｄ，ＷＥ＿３Ｄ，ＷＥ＿４Ｄが、「０００１１」となる場合、すなわちライトイネーブル信号ＷＥが３サイクル連続して「０」となる場合がある。この場合、デコーダ３７は、出力信号Ｗ＿Ｅｎｄをハイ状態すなわち「１」にする（図示省略）。出力信号Ｗ＿Ｅｎｄは、正常な書き込みサイクルを終了させる信号である。出力信号Ｗ＿Ｅｎｄが「１」となることにより、書き込みサイクルを示すフリップフロップ４７がリセットされる。

フリップフロップ４７の出力Ｗ＿Ｃｙｃｌｅ＿ＲＥＧは、書き込みサイクルを示す信号であり、アンド回路４９，５０で利用される。
また、デコーダ３７の出力信号における信号Ｗ＿１は、信号Ｗ＿ＰＬＳ＿１を発生させるために使われる信号である。具体的には信号Ｗ＿１は、図４に示すように、ライトイネーブル信号ＷＥ，ＷＥ＿１Ｄ，ＷＥ＿２Ｄ，ＷＥ＿３Ｄ，ＷＥ＿４Ｄが、「０１１１１」となったとき、すなわちライトイネーブル信号ＷＥが４サイクル連続して「１」となったときに発生する。したがって、信号Ｗ＿１は、図３に示す出力信号Ｗ＿Ｓｔａｒｔが発生した後、さらにライトイネーブル信号ＷＥが「１」となった後に発生する。そこで、アンド回路４９は、正常な書き込みサイクルで、かつ、所定のタイミング（信号Ｗ＿１のタイミング）で信号Ｗ＿ＰＬＳ＿１を発生させる。
また、デコーダ３７の出力信号における信号Ｗ＿２は、信号Ｗ＿ＰＬＳ＿２を発生させるために使われる信号である。具体的には信号Ｗ＿２は、図４に示すように、ライトイネーブル信号ＷＥ，ＷＥ＿１Ｄ，ＷＥ＿２Ｄ，ＷＥ＿３Ｄ，ＷＥ＿４Ｄが、「０００１１」となったとき、すなわちライトイネーブル信号ＷＥが３サイクル連続して「０」となったときに発生する。したがって、信号Ｗ＿２の発生タイミングは、出力信号Ｗ＿Ｅｎｄの発生タイミングと同一である。そこで、アンド回路５０は、正常な書き込みサイクルで、かつ、所定のタイミング（信号Ｗ＿２のタイミング）で信号Ｗ＿ＰＬＳ＿２を発生させる。

信号Ｗ＿ＰＬＳ＿１は、アンド回路４２に入力され、データＣＤ（アドレス信号又はデータ信号）又は識別信号ＡＤをレジスタ５３，５４へ取り込むタイミングを規定する信号となる。すなわち、レジスタ５３，５４は、正常な書き込みサイクルで、かつ、データＣＤおよび識別信号ＡＤにエラーがない場合に限り、データＣＤおよび識別信号ＡＤを取り込む。また、信号Ｗ＿ＰＬＳ＿１は、アンド回路４１に入力され、データＣＤ又は識別信号ＡＤのエラー検出のタイミングを規定する信号となる。アンド回路４１から出力されるエラー信号とデコーダ３７から出力されるエラー信号は、オア回路４３に入力され、オア回路４３の出力は、エラーステータスレジスタ１８に対応するフリップフロップ４４のセット端子に入力される。
信号Ｗ＿ＰＬＳ＿２は、一時的にレジスタ５３に取り込まれたデータＣＤを、一時的にレジスタ５４に取り込まれた識別信号ＡＤの内容に従ってレジスタ５７又はレジスタ５８へ取り込ませるタイミングを規定している。

また、デコーダ３７は、シフトレジスタ２９，３０の出力（信号ＷＥ，ＷＥ＿１Ｄ，ＷＥ＿２Ｄ，ＷＥ＿３Ｄ，ＷＥ＿４Ｄ）が正常なパターンでない場合信号ＥＲＲ＿ＣＴＲを発生させる。この信号ＥＲＲ＿ＣＴＲは、オア回路４３を経てエラーフラグ信号ＥＲＲ＿ＦＬＧとなり、フリップフロップ回路４４を経てエラーステータス信号/ＣＰＵＥＲＲとなる。エラーステータス信号/ＣＰＵＥＲＲは、外部ＣＰＵ５０へ送られる。

一方、Ｄ型フリップフロップ３１，３２で同期化されたデータＣＤは、データＣＤ＿２Ｄとしてコンパレータ３８に入力される。また、データＣＤ＿２ＤはＤ型フリップフロップ３３で１サイクルだけ遅延され（図３参照）データＣＤ＿３Ｄとされる。このデータＣＤ＿３Ｄもコンパレータ３８に入力される。そして、コンパレータ３８は、データＣＤ＿２ＤとデータＣＤ＿３Ｄとを比較することでデータＣＤが２サイクルに渡って同一のデータであるか否か、すなわち正常なパターンであるか否か判定する。その判定結果は、アンド回路４０に送られる。

また、Ｄ型フリップフロップ３４，３５で同期化された識別信号ＡＤは、信号ＡＤ＿２Ｄとしてコンパレータ３９に入力される。また、信号ＡＤ＿２ＤはＤ型フリップフロップ３６で１サイクルだけ遅延され（図３参照）信号ＡＤ＿３Ｄとされる。この信号ＡＤ＿３Ｄもコンパレータ３９に入力される。そして、コンパレータ３９は、信号ＡＤ＿２Ｄと信号ＡＤ＿３Ｄとを比較することで識別信号ＡＤが２サイクルに渡って同一のデータであるか否か、すなわち正常なパターンであるか否か判定する。その判定結果は、アンド回路４０などからなるエラーステータス出力制御回路１４に送られる。
アンド回路４０は、コンパレータ３８とコンパレータ３９との判定結果の論理積をとり、その結果をデータ用エラー判定回路１３の判定結果である信号ＤＡＴ＿ＥＱとして出力する。この信号ＤＡＴ＿ＥＱは、エラーステータス出力制御回路１４、書き込み制御回路１５及び読み出し制御回路１６の入力信号となる。

書き込み制御回路１５及び読み出し制御回路１６の構成要素をなすレジスタ５７の出力である信号ＡＤＲＳ＿ＣＯＲＥは、レジスタ群１７のどの領域にデータ信号を書き込むかを示す信号である。また、書き込み制御回路１５及び読み出し制御回路１６の構成要素をなすレジスタ５８の出力である信号ＤＡＴＡ＿ＣＯＲＥは、レジスタ群１７に書き込まれるデータ信号である。

信号Ｗ＿ＰＬＳ＿ＣＯＲＥは、レジスタ群１７にデータ信号を書き込むタイミングを規定する信号である。この信号Ｗ＿ＰＬＳ＿ＣＯＲＥが規定するタイミングで、信号ＡＤＲＳ＿ＣＯＲＥが規定するレジスタ群１７における所定レジスタ領域に、信号ＤＡＴＡ＿ＣＯＲＥで規定するデータ信号が書き込まれる。

これらにより、本実施形態の誤動作防止用ＣＰＵインターフェース回路１によれば、外部ＣＰＵ５０から出力された制御信号、アドレス信号又はデータ信号が所望のタイミングにおいて所望のパターンとなっているか否かを判定するので、制御信号、アドレス信号又はデータ信号がノイズなどによって誤った信号であるか否かを正確にかつ迅速に判定することができる。ここで、所望のパターンとは内部クロックの複数周期に渡って同一の値が連続するパターンであるので、本実施形態の誤動作防止用ＣＰＵインターフェース回路１は正確にかかる判定をすることができる。

また、本実施形態の誤動作防止用ＣＰＵインターフェース回路１によれば、誤った信号であると判定された制御信号、アドレス信号又はデータ信号によるレジスタ群１７の更新処理は行わせないので、その誤った信号が内部回路に取り込まれることを確実に回避することができる。
また、本実施形態の誤動作防止用ＣＰＵインターフェース回路１によれば、制御信号用エラー判定回路１２又はデータ用エラー判定回路１３がエラーを検出したときは、前値ホールドすることができる。すなわち、第１に、制御信号（チップセレクト信号/ＣＳ、書き込み制御信号/ＷＲ及び読み出し制御信号/ＲＤ）にエラーがある場合は、信号Ｗ＿ＰＬＳ＿２が発生しないので、レジスタ５７，５８の保持内容が書き換えらず、前の保持内容（前の制御信号）が維持される。第２に、データＣＤ又は識別信号ＡＤにエラーがある場合は、レジスタ５３，５４の保持内容が書き換えられない。結果として、レジスタ５７，５８の保持内容も書き換えられないので、前のデータＣＤおよび識別信号ＡＤが維持される。
さらに、本実施形態の誤動作防止用ＣＰＵインターフェース回路１は、エラーを検出したときは、外部ＣＰＵ５０にエラーステータス信号を送信するので、外部ＣＰＵ５０がそのエラー信号に対応する正常な信号を再送することができる。したがって、本実施形態の誤動作防止用ＣＰＵインターフェース回路１によれば、制御信号、アドレス信号又はデータ信号がノイズなどで変化しても、内部回路の正常動作を継続させることができる。

以上、本発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。

本発明の実施形態に係る誤動作防止用ＣＰＵインターフェース回路の構成例を示すブロック図である。 本発明の実施形態に係る誤動作防止用ＣＰＵインターフェース回路の回路構成例を示す回路図である。 本発明の実施形態に係る誤動作防止用ＣＰＵインターフェース回路の動作を示すタイミングチャートである。 同上の誤動作防止用ＣＰＵインターフェース回路における制御信号用エラー判定回路の構成要素をなすデコーダの動作例を示す図である。

符号の説明

１…誤動作防止用ＣＰＵインターフェース回路、１１…同期回路、１２…制御信号用エラー判定回路、１３…データ用エラー判定回路、１４…エラーステータス出力制御回路、１５…書き込み制御回路、１６…読み出し制御回路、１７…レジスタ群、１８…エラーステータスレジスタ、５０…外部ＣＰＵ

Claims (5)

1. ＣＰＵから出力された制御信号をクロック信号に同期化する同期回路と、
   前記同期回路によって同期化された前記制御信号が所望のパターンとなっているか否かを判定する制御信号用エラー判定回路とを有することを特徴とする誤動作防止用ＣＰＵインターフェース回路。
2. ＣＰＵから出力されたアドレス信号又はデータ信号をクロック信号に同期化する同期回路と、
   前記同期回路によって同期化された前記アドレス信号又はデータ信号が所望のパターンとなっているか否かを判定するデータ用エラー判定回路とを有することを特徴とする誤動作防止用ＣＰＵインターフェース回路。
3. 前記所望のパターンは、少なくとも２クロック周期に渡って同じ値が連続するパターンであることを特徴とする請求項１又は２に記載の誤動作防止用ＣＰＵインターフェース回路。
4. 前記制御信号用エラー判定回路及びデータ用エラー判定回路のいずれかが否定的な判定をした場合に、前記ＣＰＵに対してエラーステータス信号を出力するエラーステータス制御回路を有することを特徴とする請求項１乃至３のいずれか一項に記載の誤動作防止用ＣＰＵインターフェース回路。
5. 前記制御信号用エラー判定回路及びデータ用エラー判定回路のいずれかが否定的な判定をした場合に、該否定的な判定に対応する前記データ信号がインターフェースの内側に取り込まれることを禁止するとともに、該否定的な判定の後から前記制御信号用エラー判定回路及びデータ用エラー判定回路が肯定的な判定をするまで、該否定的な判定の直前の肯定的判定時の前記アドレス信号及びデータ信号を保持する書き込み制御回路を有することを特徴とする請求項１乃至４のいずれか一項に記載の誤動作防止用ＣＰＵインターフェース回路。
   

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