JP2008128721A - エンコーダのパルス信号処理回路及びモータ制御装置 - Google Patents

Abstract

【課題】クロック同期で信号検出を行なう場合の信号検出を、より確実に行うことができるエンコーダのパルス信号処理回路を提供する。
【解決手段】エンコーダ１がモータ２のロータ変位量に応じて発生させるパルス信号を、フリップフロップ７によりクロック信号ＣＬＫに同期させた信号Ａを出力し、ＥＸＯＲゲート１１により同期信号Ａのエッジを検出し、比較回路１８により同期信号Ａと前記パルス信号とのレベルを、クロック信号ＣＬＫの立上りエッジ間に比較する。マルチプレクサ１４は、ＥＸＯＲゲート１１が同期信号Ａのエッジを検出し且つ比較回路１８による比較結果が不一致であれば保持信号Ｆを選択し、それ以外の場合は同期信号Ａを選択する。
【選択図】図１

Description

本発明は、エンコーダが検出対象の変位量に応じて発生させるパルス信号を、クロック同期方式で検出するエンコーダのパルス信号処理回路、及び前記パルス信号処理回路を備えるモータ制御装置に関する。

例えば、ロータリエンコーダは、モータ等の回転位置を検出するために使用されるが、そのモータに対して電力を供給している場所の近くに設置されることから、ノイズの影響を受け易い環境下で動作している。従って、そのようなエンコーダについては、ノイズの影響をいかにして排除するかが課題となっている。そして、ノイズの影響を排除するために、エンコーダが出力するパルス信号のレベルを、図８（ａ）に示すようにクロック同期で検出する方式がある。

例えば、特許文献１には、エンコーダが出力するパルス信号をクロック同期で検出し、パルス信号のハイレベル，ロウレベルが夫々４クロック分連続した場合にＲＳフリップフロップをセット，リセットすることで、クロック４周期分の期間に亘り同一のレベルが継続しなければ、パルス信号の出力レベルを変化させないようにした構成が開示されている。
特開２０００−２７０５７５号公報

しかしながら、特許文献１のようにクロック同期で検出を行なう方式では、図８（ａ）に示すタイミングで発生したノイズを排除することはできるが、図８（ｂ）に示すようにクロックのエッジ出力タイミングに合わせてスパイクノイズが発生すると、誤検出になることが避けられないという問題がある。
また、エンコーダの分解能が高ければ、モータの高回転に追従して高速のパルス信号を出力することになるが、その場合、パルスの出力周波数と同期用クロック信号の周波数とが次第に近付くことになる。すると、図９に示すように、パルス信号のエッジにリンギングが発生すると、クロック同期によってはリンギングノイズを除去することができなくなってしまう。

更に、モータの回転方向についても判別するには、所定の位相差を有するＡ，Ｂ２相のパルス信号を出力するエンコーダを使用する。この場合、モータ回転数の上昇に伴い、パルス信号の出力周波数が上昇すると、パルス信号を増幅するアンプの周波数ゲインのばらつきなどによりアンプの出力信号波形が歪み、２相パルス信号の位相関係が維持されなくなることが想定される。その結果、例えば図１０に示すように、クロック同期タイミングにおいてＢ相信号のレベルを誤検出する場合がある。

本発明は上記事情に鑑みて成されたものであり、その目的は、クロック同期で信号検出を行なう場合の信号検出を、より確実に行うことができるエンコーダのパルス信号処理回路、及び前記パルス信号処理回路を備えるモータ制御装置を提供することにある。

上記目的を達成するため、請求項１記載のエンコーダのパルス信号処理回路は、エンコーダが検出対象の変位量に応じて発生させるパルス信号を、クロック信号に同期させた信号として出力する同期回路と、
前記同期信号のレベル変化を検出する検出回路と、
前記同期信号と前記パルス信号とのレベルを、前記クロック信号による同期タイミングの間に比較する比較回路と、
前記同期信号と、自身が前回に出力した信号状態の保持結果である保持信号との何れかを選択して出力する選択回路とを備え、
前記選択回路は、前記検出回路がレベル変化を検出し、且つ、前記比較回路による比較結果が不一致であれば前記保持信号を選択し、それ以外の場合は前記同期信号を選択するように構成されることを特徴とする。

即ち、比較回路による比較結果が不一致であれば、パルス信号のレベルが同期タイミングの間に変化したことを意味するので、ノイズの影響を受けた可能性がある。しかし、検出回路が同期信号のレベル変化を検出しなければ、ノイズの影響を受けている期間は１クロック周期未満であり、結果としてその同期信号にノイズの影響は反映されていないことになる。つまり、クロック同期によるノイズ排除の効果が得られているので、選択回路は、そのようなケース，並びにパルス信号が正常に出力されている場合は同期信号を選択すれば良い。
一方、比較回路による比較結果が不一致である場合に検出回路が同期信号のレベル変化を検出していれば、パルス信号がノイズの影響を受けている期間が１クロック周期を超えたため、その影響が同期信号にも及んでいることを示す。従ってこの場合、選択回路が同期信号の過去のレベルを示している保持信号を選択すれば、ノイズの影響は排除される。

請求項４記載のエンコーダのパルス信号処理回路は、エンコーダが検出対象の変位量に応じて発生させる２相パルス信号を、クロック信号のエッジ出力タイミングで同期させた信号を夫々出力する第１及び第２同期回路を備えるものにおいて、
前記第１及び第２同期回路に夫々与えるクロック信号を、所定の位相差を有する２相クロック信号とすることを特徴とする。
従って、２相パルス信号間における位相関係が崩れた場合でも、各パルス信号の同期を採る２つのクロック信号についても所定の位相差を与えて異なるタイミングで同期を採ることで、位相関係の崩れを排除することができる。

請求項５記載のエンコーダのパルス信号処理回路は、エンコーダが検出対象の変位量に応じて発生させる２相パルス信号に基づいて検出対象の変位方向を判定する方向判定回路と、
この方向判定回路による判定結果をラッチするためのラッチ回路と、
前記パルス信号に基づいて、検出対象の変位速度を検出する速度検出回路と、
前記方向判定回路による判定結果と、前記ラッチ回路によりラッチされた判定結果をと選択して出力するための選択回路とを備え、
前記ラッチ回路は、前記速度検出回路により検出される変位速度が所定の速度以上となったタイミングでラッチ動作を行ない、
前記選択回路は、前記速度検出回路により検出される変位速度が所定の速度を超えると、前記方向判定回路側に替えて前記ラッチ回路側を選択して出力することを特徴とする。
即ち、検出対象の変位速度がある程度速くなった場合、その変位方向が急激に変化することは有り得ず、一方向への変位が継続するはずである。従って、そのようなケースでは変位方向の判定を行う必要性は低く、方向判定回路による判定結果をラッチした値を参照し続けても全く問題はない。

請求項６記載のモータ制御装置は、モータと、
このモータの回転状態に応じたパルス信号を出力するエンコーダと、
前記パルス信号を処理する、請求項１乃至５の何れかに記載のパルス信号処理回路と、
このパルス信号処理回路により処理された信号に基づいてカウント動作を行うカウンタ回路と、
このカウンタ回路のカウンタ値が示す前記モータの回転位置に基づいて、前記モータの駆動制御を行う制御回路とで構成されることを特徴とする。
斯様に構成すれば、制御回路は、請求項１乃至５の何れかに記載のパルス信号処理回路によってノイズが除去された信号に基づいて、モータの回転位置を正確に把握することが可能となる。

請求項１記載のエンコーダのパルス信号処理回路によれば、パルス信号が、クロック同期のタイミングで発生したノイズの影響を受けた場合でも、そのノイズの影響を排除することができる。
請求項４記載のエンコーダのパルス信号処理回路によれば、エンコーダの２相パルス信号間における位相関係が崩れた場合でもその影響を排除して、変位方向の誤検出が発生することを回避できる。

請求項５記載のエンコーダのパルス信号処理回路によれば、検出対象の変位速度がある程度速くなった場合に、変位方向の誤検出が発生することを回避できる。
請求項６記載のモータ制御装置によれば、制御回路は、パルス信号処理回路によってノイズが除去された信号に基づいてモータの回転位置を正確に把握し、当該モータの駆動制御をより高い精度で行うことができる。

（第１実施例）
以下、本発明の第１実施例について図１乃至図３を参照して説明する。図３は、エンコーダを用いたモータ制御システムの全体構成を概略的に示すものである。エンコーダ１は、モータ（検出対象）２の回転軸に取り付けられており、モータ２の回転速度並びに回転方向に応じて、位相差が９０度の２相（Ａ，Ｂ）パルス信号を出力する（必要に応じて、原点位置を示すＺ相信号も出力する）。その２相パルス信号は、マイクロコンピュータ（マイコン）３に出力されて信号処理される。また、エンコーダ１の動作用電源は、マイコン３側より供給されている。

マイコン３は、例えば、信号処理回路（パルス信号処理回路）４，カウンタ回路５及びＣＰＵ（制御回路）６などで構成されている。信号処理回路４は、エンコーダ１の２相パルス信号を、クロック信号ＣＬＫに同期させると共に、２相パルス信号に重畳されるノイズの影響を排除するように信号処理するとその処理結果をカウンタ回路５に出力する。カウンタ回路５は、信号処理された２相パルス信号が示す位相差に応じて、パルス信号の出力数をアップ／ダウンカウントする。そして、ＣＰＵ６は、カウンタ回路５のカウント値を参照することでモータ２のロータ回転位置を検知し、その回転位置に基づき図示しない駆動回路を介してモータ２の制御を行う。

図１は、信号処理回路４の内部構成あり、２相パルス信号の１相分だけを示している。直列に接続された２つのフリップフロップ（同期回路）７，８のクロック端子には何れもクロック信号ＣＬＫが与えられており、エンコーダ１のパルス信号は、初段のフリップフロップ７の入力端子Ｄに与えられている。また、パルス信号は、もう１つのフリップフロップ９の入力端子Ｄに与えられており、そのフリップフロップ９のクロック端子には、ＮＯＴゲート１０を介した逆相のクロック信号ＣＬＫが与えられている。

フリップフロップ７，８の出力端子Ｑは、ＥＸＯＲゲート（検出回路）１１の入力端子に夫々接続されており、ＥＸＯＲゲート１１の出力端子は、ＡＮＤゲート１２の一方の入力端子に接続されている。また、フリップフロップ７の出力端子Ｑは、もう１つのＥＸＯＲゲート１３の一方の入力端子に接続されており、ＥＸＯＲゲート１３の他方の入力端子は、フリップフロップ９の出力端子Ｑに接続されている。そして、ＥＸＯＲゲート１３の出力端子は、ＡＮＤゲート１２の他方の入力端子に接続されている。

更に、フリップフロップ７の出力端子Ｑは、マルチプレクサ（選択回路）１４の一方の入力端子（Ｌ）に接続されている。マルチプレクサ１４の出力信号は、ラッチ（保持回路）１５を介して自身の方の入力端子（Ｈ）に与えられていると共に、フリップフロップ１６の入力端子Ｄにも与えられている。また、マルチプレクサ１４の選択切替信号（Ｓ）］として、ＡＮＤゲート１２の出力信号が与えられている。

フリップフロップ１６のクロック端子には、クロック信号ＣＬＫが与えられている。また、ラッチ１５のラッチ信号として、ＮＯＴゲート１７を介した逆相のクロック信号ＣＬＫが与えられている。そして、フリップフロップ１６の出力信号が、信号処理回路４の出力信号となっている。尚、フリップフロップ９，ＮＯＴゲート１０及びＥＸＯＲゲート１３は、比較回路１８を構成している。また、以上の構成は、２相パルス信号の双方について設けられている。

次に、本実施例の作用について図２も参照して説明する。図２は、信号処理回路４の各部の波形を示すタイミングチャートである。（ｂ）に示すエンコーダ１のパルス信号に対して、初段のフリップフロップ７でクロック同期を採った信号をＡ（（ｃ）参照），次段のフリップフロップ８で更に同期を採った信号をＡ’（（ｄ）参照）とする。そして、ＥＸＯＲゲート１３は、同期信号Ａのレベルと、パルス信号の逆相エッジタイミングでのレベルとの不一致を検出し、ＥＸＯＲ信号Ｂを出力する（（ｅ）参照）。即ち、上記の不一致は、パルス信号のレベルがクロック信号ＣＬＫの立上りエッジと、その次の立下りエッジとの間で変化したことを示すので、その状態をノイズの発生として検出する。また、ＥＸＯＲゲート１１は、同期信号Ａ，Ａ’のレベルの不一致、即ち同期信号Ａのレベルがハイ，ロウ間で変化するエッジを検出してＥＸＯＲ信号Ｃとして出力する（（ｆ）参照）。

例えば、図２（ｂ）にハッチングで示すように、本来パルス信号がロウレベルを示す期間にノイズ（１）が印加されることでハイレベルを示すと、ＥＸＯＲゲート１３の出力信号Ｂは、そのノイズの発生を検出してハイレベルとなる。但し、マルチプレクサ１４は、通常は同期信号Ａ側を選択しており、クロック信号ＣＬＫの立上りエッジ間に発生したノイズは同期信号Ａに反映されないので、この場合はマルチプレクサ１４の選択切換えを行う必要はない。
また、本来パルス信号がハイレベルを示す期間にノイズ（２）が印加されることでロウレベルを示した場合も同様であり、ＥＸＯＲゲート１３の出力信号Ｂはそのノイズの発生を検出してハイレベルとなるが、マルチプレクサ１４の選択切換えは行なわない。

そして、パルス信号がハイレベルを示す期間にノイズ（３）が印加されることで、クロック信号ＣＬＫの立上りエッジタイミングでロウレベルを示すと、同期信号Ａには、そのロウレベルが反映されてしまう（（ｃ）参照）。この場合、ＥＸＯＲゲート１１の出力信号Ｃは同期信号Ａのエッジを検出しているので（（ｆ）参照）、ＡＮＤゲート１１は、信号Ｂ，ＣのＡＮＤによりマルチプレクサ１４に与える選択切り替え信号Ｄをハイレベルにする（（ｇ）参照）。すると、その期間にマルチプレクサ１４はラッチ信号Ｆを選択するので、ノイズの影響を受けた同期信号Ａが出力されることは阻止される（（ｉ）参照）。

以上のように本実施例によれば、エンコーダ１がモータ２のロータ変位量に応じて発生させるパルス信号を、フリップフロップ７によりクロック信号ＣＬＫに同期させた信号Ａを出力し、ＥＸＯＲゲート１１により同期信号Ａのエッジ（レベル変化）を検出し、比較回路１８により同期信号Ａと前記パルス信号とのレベルを、クロック信号ＣＬＫの立上りエッジ間に比較する。そして、マルチプレクサ１４は、ＥＸＯＲゲート１１が同期信号Ａのエッジを検出し、且つ比較回路１８による比較結果が不一致であれば保持信号Ｆを選択し、それ以外の場合は同期信号Ａを選択する。
従って、パルス信号のレベルがノイズの影響によりクロック信号ＣＬＫの立上りエッジタイミングで変化することで、上記ノイズの影響が同期信号Ａにも及んだ場合には、マルチプレクサ１４が保持信号Ｆを選択することでノイズの影響を排除することができる。

また、ＥＸＯＲゲート１１は、フリップフロップ７，８が出力する同期信号Ａ，Ａ’のレベルを比較するので、同期信号Ａのレベル変化を簡単に検出することができる。そして、比較回路１８は、クロック信号ＣＬＫの逆相のエッジ出力タイミングで、パルス信号と同期信号Ａとのレベルを比較するので、比較タイミングを適切に設定することができる。
更に、カウンタ回路５は、信号処理回路４によりノイズが除去されたエンコーダ１の信号に基づいてカウント動作を行うので、ＣＰＵ６は、そのカウンタ値に基づいてモータ２の回転位置を正確に得ることができ、モータ２の駆動制御を高精度で行うことが可能となる。

（第２実施例）
図４及び図５は本発明の第２実施例を示すものであり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。第２実施例の信号処理回路２１は、エンコーダ１のＡ相信号をクロック信号ＣＬＫの立上りエッジで同期させるフリップフロップ（同期回路）２２と、エンコーダ１のＢ相信号を、ＮＯＴゲート２３を介してクロック信号ＣＬＫの立下りエッジで同期させるフリップフロップ（同期回路）２４とを備えている。そして、フリップフロップ２２，２４の出力端子Ｑは、カウンタ回路５の入力端子に夫々接続されている。

また、ＮＯＴゲート２３の入力端子，出力端子は、例えばワンショットマルチバイブレータで構成されるエッジ検出部２５，２６を介してＯＲゲート２７の入力端子に夫々接続されている。そして、ＯＲゲート２７の出力端子は、カウンタ回路５のクロック入力端子に接続されている。即ち、カウンタ回路５は、クロック信号ＣＬＫの周波数の２倍でカウント動作を行うようになっている。

次に、第２実施例の作用について図５も参照して説明する。Ａ相信号は、クロック信号ＣＬＫの立上りエッジであるＡ側同期クロックで同期され、Ｂ相信号は、その立下りエッジに対応するＢ側同期クロックで同期されている。ここで、モータ２の回転数が上昇することでパルス信号の周波数が上昇した結果、図示しないアンプなどの回路応答のばらつき等によって、図５に破線の楕円で示すように、Ｂ相信号のパルス幅が一時的に拡がった場合を想定する。

しかし、Ｂ相信号は、パルス幅が拡がった期間にはフリップフロップ２４で同期レベル検出が行なわれないため、当該期間に誤検出が生じることはない。従って、両者の位相関係は正しい状態を保つようになる。そして、カウンタ回路５は、クロック信号ＣＬＫの周波数の２倍でカウント動作を行うので、カウント処理におけるＡ相，Ｂ相信号の取扱いは、従前通りに行なわれる。

以上のように第２実施例によれば、信号処理回路２１は、エンコーダ１が出力するＡ相，Ｂ相信号をクロック同期させるためのフリップフロップ２２，２４に夫々与えるクロック信号を、位相差が１８０度異なるＡ側，Ｂ側同期クロックを与えるようにしたので、回路側の応答ばらつきなどによって２相パルス信号間における位相関係が崩れた場合でも、Ａ相，Ｂ相信号間の位相関係の崩れを排除することができる。

（第３実施例）
図６及び図７は、本発明の第３実施例を示すものである。第３実施例の信号処理回路３１は、カウンタ回路５に替わるカウンタ３２に対して、カウント動作のアップ／ダウンを選択切替する信号を与える部分に特徴を備えている。即ち、カウンタ回路５に対してはＡ相,Ｂ相信号が直接与えられており、カウンタ回路５は、自身の内部で両信号の位相関係を判定し、カウント動作のアップ／ダウンを切換えていたが、第３実施例のカウンタ３２は、その選択切替信号が信号処理回路３１によって与えられる。

エンコーダ１からのＡ相，Ｂ相信号は、方向判定回路３３に与えられており、方向判定回路３３は、両信号の位相関係よりモータ２の回転方向を判定する。例えば、Ａ相信号の立上りエッジタイミングにおけるＢ相信号のレベルがロウ，ハイの何れであるかにより、モータ２の正転，逆転を判定し、ハイ，ロウレベルに変化する信号を出力する。そして、方向判定回路３３の方向判定信号は、方向ラッチ（ラッチ回路）３４の入力端子Ｄと、マルチプレクサ（選択回路）３５の入力端子（Ｌ）とに出力されている。方向ラッチ３４の出力端子Ｑは、マルチプレクサ３５の入力端子（Ｈ）に接続されている。

また、Ａ相信号は、フリップフロップ３６の入力端子Ｄと、ＥＸＯＲゲート３７の一方の入力端子に与えられており、ＥＸＯＲゲート３７の他方の入力端子は、フリップフロップ３６の出力端子Ｑに接続されている。ＥＸＯＲゲート３７の出力端子は、周期カウンタ３８のリセット端子に接続されている。そして、フリップフロップ３６，周期カウンタ３８のクロック端子には、クロック信号ＣＬＫが与えられている。

周期カウンタ３８のカウントデータは、比較回路（マグニチュードコンパレータ）３９の一方の入力端子に与えられており、比較回路３９の他方の入力端子には、基準値データが与えられている。比較回路３９の出力端子は、方向ラッチ３４のラッチ信号端子に接続されていると共に、マルチプレクサ３５の選択信号端（Ｓ）に接続されており、比較回路３９は、周期カウンタ３８のカウントデータが基準値データ以上になると、出力信号のレベルをロウからハイに変化させる。尚、フリップフロップ３６，ＥＸＯＲゲート３７及び周期カウンタ３８は、速度検出回路４０を構成している。

次に、第３実施例の作用について図７も参照して説明する。フリップフロップ３６及びＥＸＯＲゲート３７は、Ａ相信号のエッジを検出すると、クロック信号ＣＬＫの１周期に相当する期間だけハイレベルの信号を出力し、周期カウンタ３８をクリアする。周期カウンタ３８は、クリアされる間にクロック信号ＣＬＫに基づきカウント動作を行うので、そのカウントデータは、Ａ相信号の半周期に相当した値となる。

比較回路３９に与えられている基準値データは、例えば、モータ２の回転数が１００ｒｐｍとなった場合におけるパルス信号の半周期相当値に設定されている。従って、モータ２が起動した場合、その回転数が１００ｒｐｍ未満であれば比較回路３９はロウレベルを出力している。よって、マルチプレクサ３５は方向判定回路３３側を選択し、カウンタ３２は、方向判定回路３３によるモータ２の回転方向判定結果に応じてアップ，ダウンカウント動作を行なう。

図７に示すように、上記の状態から、モータ２の回転数が上昇して１００ｒｐｍに達すると、比較回路３９の出力レベルはロウからハイに切替わる。すると、方向ラッチ３４は、その立上りエッジで方向判定回路３３の出力信号をラッチし、マルチプレクサ３５は、入力選択を方向ラッチ３４側に切換える。従って、以降は、方向判定回路３３による検出結果にかかわらず、方向ラッチ３４にラッチされた検出結果がカウンタ３２に与えられる。また、モータ２の回転数が減少して１００ｒｐｍ未満になれば、比較回路３９の出力レベルはハイからロウに切替わり、再び方向判定回路３３による検出結果がカウンタ３２に与えられる。

即ち、モータ２の回転数がある程度上昇した場合は、その状態から回転方向が急激に反転することは有り得ないので、方向判定回路３３による検出結果を参照する必要はない。従って、方向ラッチ３４によりラッチされた検出結果によりカウンタ３２のカウント動作を決定しても全く支障はない。

以上のように第３実施例によれば、信号処理回路３１は、方向判定回路３３により、２相パルス信号に基づいてモータ２の回転方向を判定し、速度検出回路４０によりパルス信号の半周期を計測することでモータ２の回転速度を検出する。そして、方向ラッチ３４は、速度検出回路４０により検出される回転数が１００ｒｐｍ以上となったタイミングでラッチ動作を行ない、その場合にマルチプレクサ３５は、方向判定回路３３側に替えて方向ラッチ３４側を選択して出力する。従って、モータ２の回転速度が高速になった場合、第２実施例の図５で示したように２相パルス信号の位相関係に乱れが生じたとしても、回転方向の誤判定を回避することができる。

本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
第１実施例におけるクロック信号ＣＬＫのエッジ検出を、ワンショットマルチバイブレータを用いて行っても良い。
また、第１実施例において、ＮＯＴゲート１０に替えて、パルス信号に所定の遅延時間を付与する遅延回路を配置しても良い。
また、第２実施例においても、ＮＯＴゲート２３に替えて遅延回路を配置しても良い。
第２実施例において、エッジ検出部２５，２６及びＯＲゲート２７を用いることに替えて、カウンタ回路５に与えるクロック信号を２分周したクロックを、フリップフロップ２２及びＮＯＴゲート２３に与えても良い。
ロータリエンコーダに限ることなく、リニアエンコーダに適用しても良い。従って、検出対象は、リニアモータやその他のリニアアクチュエータであっても良い。

本発明の第１実施例であり、エンコーダ信号処理回路の内部構成を示す図 信号処理回路の各部の波形を示すタイミングチャート エンコーダを用いたモータ制御システムの全体構成を概略的に示す図 本発明の第２実施例を示す図１相当図 図２相当図 本発明の第３実施例を示す図１相当図 モータの回転速度と方向判定との関係を示す図 従来のクロック同期検出方式において、（ａ）はノイズを排除できる場合、（ｂ）はノイズを排除できない場合を示す図 パルス信号のエッジにリンギングが発生した状態を示す図 Ａ相，Ｂ相信号の位相関係に乱れが生じた状態を示す図

符号の説明

図面中、１はエンコーダ、２はモータ（検出対象）、４は信号処理回路（パルス信号処理回路）、７，８はフリップフロップ（同期回路）、１１はＥＸＯＲゲート（検出回路）、１４はマルチプレクサ（選択回路）、１５はラッチ（保持回路）、６はＣＰＵ（制御回路）、１８は比較回路、２１は信号処理回路（パルス信号処理回路）、２２，２４はフリップフロップ（同期回路）、３１は信号処理回路（パルス信号処理回路）、３３は方向判定回路、３４は方向ラッチ（ラッチ回路）、３５はマルチプレクサ（選択回路）、３９は比較回路、４０は速度検出回路を示す。

Claims (6)

1. エンコーダが検出対象の変位量に応じて発生させるパルス信号を、クロック信号に同期させた信号として出力する同期回路と、
   前記同期信号のレベル変化を検出する検出回路と、
   前記同期信号と前記パルス信号とのレベルを、前記クロック信号による同期タイミングの間に比較する比較回路と、
   前記同期信号と、自身が前回に出力した信号状態の保持結果である保持信号との何れかを選択して出力する選択回路とを備え、
   前記選択回路は、前記検出回路がレベル変化を検出し、且つ、前記比較回路による比較結果が不一致であれば前記保持信号を選択し、それ以外の場合は前記同期信号を選択するように構成されることを特徴とするエンコーダのパルス信号処理回路。
2. 前記検出回路は、前記同期信号を前記クロック信号で更に同期させた信号を出力する同期回路と、この同期回路の入出力信号のレベルを比較する比較回路とで構成されることを特徴とする請求項１記載のエンコーダのパルス信号処理回路。
3. 前記同期信号と前記パルス信号とのレベルを比較する比較回路は、前記同期タイミングを与えるクロックエッジと逆相のエッジ出力タイミングで、両信号のレベルを比較することを特徴とする請求項１又は２記載のエンコーダのパルス信号処理回路。
4. エンコーダが検出対象の変位量に応じて発生させる２相パルス信号を、クロック信号のエッジ出力タイミングで同期させた信号を夫々出力する第１及び第２同期回路を備えるエンコーダのパルス信号処理回路において、
   前記第１及び第２同期回路に夫々与えるクロック信号を、所定の位相差を有する２相クロック信号とすることを特徴とするエンコーダのパルス信号処理回路。
5. エンコーダが検出対象の変位量に応じて発生させる２相パルス信号に基づいて検出対象の変位方向を判定する方向判定回路と、
   この方向判定回路による判定結果をラッチするためのラッチ回路と、
   前記パルス信号に基づいて、検出対象の変位速度を検出する速度検出回路と、
   前記方向判定回路による判定結果と、前記ラッチ回路によりラッチされた判定結果をと選択して出力するための選択回路とを備え、
   前記ラッチ回路は、前記速度検出回路により検出される変位速度が所定の速度以上となったタイミングでラッチ動作を行ない、
   前記選択回路は、前記速度検出回路により検出される変位速度が所定の速度を超えると、前記方向判定回路側に替えて、前記ラッチ回路側を選択して出力することを特徴とするエンコーダのパルス信号処理回路。
6. モータと、
   このモータの回転状態に応じたパルス信号を出力するエンコーダと、
   前記パルス信号を処理する、請求項１乃至５の何れかに記載のパルス信号処理回路と、
   このパルス信号処理回路により処理された信号に基づいてカウント動作を行うカウンタ回路と、
   このカウンタ回路のカウンタ値が示す前記モータの回転位置に基づいて、前記モータの駆動制御を行う制御回路とで構成されることを特徴とするモータ制御装置。

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