JP2010096579A - エンコーダ信号処理回路およびエンコーダ - Google Patents

Abstract

【課題】 エンコーダの信号処理回路においてカウンタの誤動作や検出遅れ時間を発生させることなくA相信号とB相信号のデューティの不均衡や位相誤差による位置誤差を補正する。
【解決手段】補正前のA相信号とB相信号でアップダウンさせるカウンタBと前回のA相信号、B相信号から推定した位置でアップダウンするカウンタAを備え、A相信号立ち上がり毎にカウンタBの値をカウンタAにロードする。
【選択図】図１

Description

本発明は、互いに９０度位相の異なるパルス信号であるA相信号及びB相信号でのデューティ不均衡や位相誤差の補正を行うためのエンコーダ信号処理回路およびエンコーダに関する。

従来移動体の位置を検出するエンコーダにおける互いに９０度位相の異なるパルス信号であるA相信号及びB相信号のデューティ不均衡や位相誤差による位置誤差の補正を行う信号処理回路技術が開示されている。 A相信号の前回の立ち上がりから今回の立ち上がりまでの時間を1/4にした時間とCPUの計算値（CPU設定値）を用いてA相信号とB相信号のデューティ不均衡や位相誤差を補正する方法が例えば、特許文献1に記載されている。また、A相信号の前回の立ち上がりから今回の立ち上がりまでの時間を1/2と1/4にした時間を用いてA相信号とB相信号の間のデューティ不均衡や位相誤差を補正する方法が例えば、特許文献2に記載されている。
図4の（A）は特許文献1に開示された技術の回路ブロック図を示したものである。図4の（B）は前記回路ブロック図中の4分割回路２０と4逓倍周期信号生成回路２１の詳細を示したものである。4分割回路２０では前回のA相信号 ASの立ち上り時刻から今回のA相信号の立ち上がり時刻までの時間を計測しておき、前記計測した時間を２ビット右シフトすることでA相信号の立ち上がりから次の立ち上がりまでの時間を1/4にした時間nh（以下hは16進を表す）を演算する。4逓倍周期信号生成回路２１中の4逓倍周期信号は、前記A相信号の立ち上がり信号ASPと、前記1/4にした時間ｎｈと、移動体加減速時の位相変化に対する補償を行うためのCPU設定値を用いて生成される。

図5は特許文献2に示される回路ブロック図である。特許文献1と同様に、A相信号AOの前回の立ち上がりから今回の立ち上がりまでの時間を1/2と1/4にして、受光素子からの信号A相信号AOとB相信号BOに補正をかけ９０度位相差のA相信号とB相信号を生成している。このようにして従来のエンコーダ信号処理回路では、A相信号とB相信号のデューティ不均衡や位相誤差を補正していた。

特開２００７-３３３６６９号（第８頁、図１、図２） 特開２００４−１８４２５４号（第９項、図２）

しかし従来のエンコーダ信号処理回路では、動作中に移動体の加減速時の位相が変化する毎にCPU設定値を変更しなければならなかった。図６の（A）は特許文献１の構成の装置での動作をしめすタイミングチャートである。前記1/4にした時間nhは、A相信号の前回の立ち上がりから今回の立ち上がりまでの時間から算出している。図中、等速運動をしている区間１でのCPU設定値は0hを示している。前記1/4にした時間がnhであるから、等速回転時の第２アップカウンタ２９のカウンタ値は、0、nh、nh、nh、0と等間隔で変化し、同じく等間隔で4逓倍周期信号が出力される。しかしこの状態から移動体の加減速により位相が変化した時、例えば区間2でCPU設定値が0ｈのままであった場合、前記1/4時間nhに起因して、４逓倍周期信号SR（nh）が多く入来してしまい4つ以上になり、結果としてカウンタの誤動作を起こしてしまう。したがって動作中に位相が変化した時は必ずCPUで所定の計算をおこない、カウンタが誤動作を起こさないCPU設定値(nh+kh)をセットする必要がある。このためCPUの負荷増加、処理の複雑化という問題が発生していた。

図６の(B)は特許文献２の動作タイミングチャートを示す。A相信号の前回の立ち上がりから今回の立ち上がりまでの時間を1/2と1/4にした時間を用いて補正をおこなうため、補正値が反映されるのは、1周期遅れた形となり、制御はこれを加味しておこなわなければならないという問題もあった。
本発明はこのような問題点に鑑みてなされたものであり、カウンタが誤動作することなく、また１周期遅れも起こさないエンコーダ信号処理回路を提供することを目的とする。

上記問題を解決するため、本発明は、次のように構成した。
請求項１に記載の発明は、互いに９０度位相差のパルス信号であるA相信号とB相信号を用いて、カウンタをアップダウンさせ移動体の位置を検出するエンコーダの信号処理回路において、前記A相信号の１周期前の周期Tから周期Tを正しく4分割した推定位置、(1/4)T、(2/4)T、(3/4)TでアップダウンカウントするカウンタAと、前記A相信号と前記B相信号の立ち上り、立下り毎にアップダウンカウントするカウンタBと前記カウンタAの推定した位置でアップダウンカウント信号を出力するカウンタAイネーブル生成回路と前記A相信号の立ち上がり毎に前記カウンタBの値をカウンタAへロードするようにしたものである。
また、請求項２に記載の発明は、互いに９０度位相差のパルス信号であるA相信号とB相信号を用いて、カウンタをアップダウンさせ位置を検出するためのエンコーダの信号処理回路において前記A相信号の１周期前の周期Tから周期Tを正しく4分割した推定位置、(1/4)T、(2/4)T、(3/4)TでアップダウンカウントするカウンタAと前記A相信号と前記B相信号の立ち上り、立下り毎にアップダウンカウントするカウンタBと前記カウンタAの推定した位置でアップダウンカウント信号を出力するカウンタAイネーブル生成回路と前記A相信号の立ち下がり毎に前記カウンタBの値をカウンタAへロードするようにしたものである。

また、請求項３に記載の発明は、互いに９０度位相差のパルス信号であるA相信号とB相信号を用いて、カウンタをアップダウンさせ位置を検出するためのエンコーダの信号処理回路において、前記B相信号の１周期前の周期Tから周期Tを正しく4分割した推定位置、(1/4)T、(2/4)T、(3/4)TでアップダウンカウントするカウンタAと、前記A相信号と前記B相信号の立ち上り、立下り毎にアップダウンカウントするカウンタBと、前記カウンタAの推定した位置でアップダウンカウント信号を出力するカウンタAイネーブル生成回路と前記B相信号の立ち上がり毎に前記カウンタBの値をカウンタAへロードするようにしたものである。
また、請求項４に記載の発明は、互いに９０度位相差のパルス信号であるA相信号とB相信号を用いてカウンタをアップダウンさせ位置を検出するためのエンコーダの信号処理回路において、前記B相信号の１周期前の周期Tから周期Tを正しく4分割した推定位置、(1/4)T、(2/4)T、(3/4)TでアップダウンカウントするカウンタAと、前記A相信号と前記B相信号の立ち上り、立下り毎にアップダウンカウントするカウンタBと、前記カウンタAの推定した位置でアップダウンカウント信号を出力するカウンタAイネーブル生成回路と前記B相信号の立ち下がり毎に前記カウンタBの値をカウンタAへロードするようにしたものである。
また、請求項５に記載の発明は前記カウンタAイネーブル生成回路が前記A相信号または前記B相信号の１周期Tを計測するためのタイマ回路とレジスタ回路と、前記１周期のカウント値Tを割算し１／４の値を演算する２ビットシフト回路と、前記２ビットシフト回路出力を用い（２／４）T、（３／４）Tを演算する加算器と、０、（１／４）T、（２／４）T，（３／４）T毎にカウンタのイネーブル信号を出力するようにしたものである。
また、請求項６に記載の発明は前記カウンタAと前記カウンタBの出力を入力とし、２つの信号の１つを上位装置の選択信号により選択し位置信号とするようにしたものである。
また、請求項７に記載の発明は上記エンコーダ信号処理回路を搭載したエンコーダである。

（実施例および請求項の内容確定後見直す。詳細検討不要）
請求項１に記載の発明によると、A相信号とB相信号のデューティ不均衡や位相誤差が補正されていない状態でカウント動作するカウンタBと、前回のA相信号の周期を1/4、2/4、3/4して補正した信号でカウント動作するカウンタAを設け、A相信号の立ち上がり毎にカウンタBの値をカウンタAにロードするようにしたため、カウンタが誤動作することなく、また１周期遅れも起こさずA相信号とB相信号の補正を行うことができる。
請求項２に記載の発明によると、A相信号とB相信号のデューティ不均衡や位相誤差が補正されていない状態でカウント動作するカウンタBと前回のA相信号の周期を1/4、2/4、3/4して補正した信号でカウント動作するカウンタAを設け、A相信号の立ち下がり毎にカウンタBの値をカウンタAにロードするようにしたため、カウンタが誤動作することなく、また１周期遅れも起こさずA相信号とB相信号のデューティ不均衡や位相誤差による位置誤差の補正を行うことができる。

また、請求項３に記載の発明によると、A相信号とB相信号のデューティ不均衡や位相誤差が補正されていない状態でカウント動作するカウンタBと前回のB相信号の周期を1/2、2/4、3/4して補正した信号でカウント動作するカウンタAを設け、B相信号の立ち上がり毎にカウンタBの値をカウンタAにロードするようにしたためカウンタが誤動作することなく、また１周期遅れも起こさずA相信号とB相信号のデューティ不均衡や位相誤差による位置誤差の補正を行うことができる。
また、請求項４に記載の発明によると、A相信号とB相信号のデューティ不均衡や位相誤差が補正されていない状態でカウント動作するカウンタBと前回のB相信号の周期を1/4、2/4、3/4して補正した信号でカウント動作するカウンタAを設け、B相信号の立ち下がり毎にカウンタBの値をカウンタAにロードするようにしたためカウンタが誤動作することなく、また１周期遅れも起こさずA相信号とB相信号のデューティ不均衡や位相誤差による位置誤差の補正を行うことができる。
また、請求項５に記載の発明によると、前記カウンタAイネーブル生成回路をタイマ回路とレジスタ回路と２ビットシフト回路と加算器と比較器により簡単な回路で構成することができる。
また、請求項６に記載の発明によると、２つの前記カウンタAと前記カウンタBの出力信号を上位装置の選択信号により選択するセレクタを備けることにより加減速時に誤動作信号を出力することなく、位置誤差を補正することができる。
また、請求項７に記載の発明によると、上記エンコーダのA相信号とB相信号のデューティ不均衡や位相誤差による位置誤差の補正ができる精度良いエンコーダが実現できる。

以下、本発明の実施の形態について図を参照して説明する。

図１は、本発明の第１の実施例を示す回転型エンコーダの信号処理回路の回路図である。図中のCLKはクロック入力を示し、A相信号とB相信号に比べて十分小さい所定の周波数のクロックである。カウンタAイネーブル生成回路６９はタイマ回路５０とレジスタ回路A ５１と２ビットシフト回路５３と加算器A ５４と加算器B ５５と比較器５６から構成される。タイマ回路５０はNAND回路６６の出力が“L”の区間で”１“がロードされるフリーランのタイマである。フリーランのタイマ回路５０のバスライン出力は、レジスタ回路A ５１の入力に接続される。レジスタ回路A ５１はレジスタ回路B ５２の立ち上がり毎（A相信号の立ち上がり毎）にタイマ回路５０のデータをラッチする。レジスタ回路A ５１の出力は、２ビットシフト回路５３に接続される。２ビットシフト回路５３はレジスタ回路A ５１の出力毎に右へ２ビットシフト（÷４の動作）を行なう。２ビットシフト回路５３の出力は、加算器A ５４と加算器B ５５に入力される。加算器B ５５の他方の入力には、加算器A ５４の出力が接続される。加算器A ５４の出力は、２ビットシフト回路５３の出力の値を２倍とした値である。また、加算器B ５５の出力は２ビットシフト回路５３の出力の値を３倍した値である。従ってA相信号の前回の立ち上がりから今回の立ち上がりを１としたとき、比較器５６からは、前記１に対して、1/4、2/4、3/4進んだ時”H“がそれぞれ出力される。すなわち、カウンタA ５７は、まずA相信号の立ち上がり、それから1/4進んだ時、さらに2/4進んだ時、さらに3/4進んだ時、そして次のA相信号の立ち上がりでアップダウン動作をおこなう。タイマ回路５０の出力と２ビットシフト回路５３の出力と加算器A ５４の出力と加算器B ５５の出力は、比較器５６に入力される。比較器５６の出力はカウンタA ５７のイネーブル端子（EN）に接続される。

カウンタAロードイネーブル生成回路７０は、レジスタ回路B ５２とレジスタ回路D ６５とNAND回路６６により構成される。レジスタ回路B ５２はA相信号を入力としてCLK毎にCLKに同期させたA相信号を出力する。レジスタ回路B ５２の出力は、レジスタ回路A ５１のクロック入力へ、またNAND回路６６とレジスタ回路D ６５に接続される。レジスタ回路D ６５は、レジスタ回路B ５２の出力を入力して、この出力を反転してNAND回路６６に接続される。NAND回路６６の他方の入力には、レジスタ回路B ５２の出力とCLKが接続される。NAND回路６６の出力は、タイマ回路５０のロード端子（LOAD ENT）とカウンタA ５７のロードイネーブル端子（LOAD EN）へ接続される。カウンタAロードイネーブル生成回路７０ではA相信号の立ち上がり毎にCLKの“H”区間で”L”のパルスを出力する。

レジスタ回路C ６０はカウンタのアップダウン信号（例えばA相信号がB相信号に比べて進んでいた場合“H”を、遅れていた場合”L”を出力）をCLK毎に出力する。レジスタ回路C ６０の出力は、カウンタA ５７とカウンタB ５８のアップダウン端子（UP/DOWN）に接続される。レジスタ回路E ６７はカウンタイネーブル信号６８(A相とB相のエッジ毎に1CLK幅の“H”パルスを出力、図示しない)をCLK毎に出力する。レジスタ回路E ６７の出力は、カウンタB ５８のイネーブル端子（EN）に接続される。

カウンタイネーブル信号６８はA相信号とB相信号の立ち上がりあるいは立下りを検出してCLKの１周期の間に“H”を出力する。カウンタA ５７とカウンタB ５８はENが”H”でかつUP/DOWNが“H”でアップカウントをまた、ENが”H“でUP/DOWNが”L”でダウンカウントを行なう。また、カウンタA ５７はロードイネーブル信号（LOAD EN）が“L”の時、カウンタB ５８の出力がロードされるよう接続されている。カウンタA ５７とカウンタB ５８の出力は、セレクタ５９に接続される。セレクタ５９の出力（カウンタ出力６４）は指令値変更信号６３によって選択出力される。指令値変更信号６３は、回転方向が変化した等の場合上位装置（図示しない）より入来する信号で、カウンタA ５７の出力を制御に使用するか、カウンタB ５８の出力を使用するかを選択する。本発明が従来技術と異なる部分はカウンタAイネーブル生成回路６９とカウンタAロードイネーブル生成回路７０とカウンタA ５７とセレクタ ５９を備えた部分である。

図２は本発明の第１の実施例の動作を示すタイミングチャートである。
その動作を図１と図２を用いて説明する。図２は等速回転時、A相信号とB相信号にデューティ不均衡や位相誤差がある場合を示している。まずA相信号６１が立ち上がりでレジスタ回路A ５１に前回までのタイマ回路５０の出力(例えば“８”であったとすれば）がレジスタ回路A_ ５１に“８”がラッチされる（図２の一番左端の状態）。次にNAND回路６６の出力に”L”パルスが出力される。この“L”を受けてタイマ回路５０に”１“がロードされ、タイマ回路５０は次のCLKよりアップカウントを開始する。２ビットシフト回路５３にはレジスタ回路A ５１の出力”８“が入力されるので、”８“を２ビットシフト（÷４）した”２“が２ビットシフト回路５３より出力される。加算器A ５４では”２“と”２“の加算結果”４“（２ビットシフト回路の出力×２）が出力され、同様に加算器B ５５からは”６“（２ビットシフト回路の出力×３）が出力される。比較器５６はタイマ回路５０の出力と他の３つの入力が一致したところで”H“を出力する。即ちタイマ回路５０の出力が”２“と”４“と”６“の区間で”H“を出力し、同区間でカウンタA ５７を３カウントアップする。カウンタB ５８はA相信号とB相信号の立ち上がりと立下りを検出して４カウントアップする（”４“の状態）。この状態で再度A相信号が立ち上がると、NAND回路６６からは”L”パルスが出力されるから、カウンタA ５７のLOAD EN信号が“L”となりカウンタB ５８の”４“をカウンタA ５７にロードする。等速時はこれを繰り返すから、図２に示されるようにA相信号とB相信号にデューティ不均衡や位相誤差がある場合でも正しくA相信号の１周期（T）のT/4毎にカウンタA ５７を動作させることができ、速度リップルを低減させることができる。このように、A相信号とB相信号のデューティ不均衡や位相誤差が補正されていない状態でカウント動作するカウンタB ５８と、前回のA相信号の周期を1/4、2/4、3/4して補正した信号でカウント動作するカウンタA ５７を設け、A相信号６１の立ち上がり毎にカウンタB ５８の値をカウンタA ５７にロードするようにしたため、カウンタが誤動作することなく、また１周期遅れも起こさずA相信号とB相信号のデューティ不平衡や位相誤差による位置誤差の補正を行うことができる。

図２は等速変化時のタイミングチャートであるが、本発明ではA相信号の立ち上がり毎にカウンタB ５８の値をカウンタA ５７にロードするようにしたため、A相信号の立ち上がりから次の立ち上がりまでは必ず正しく計測できる。このため多少前回値と今回値に差異があってもA相信号とB相信号にデューティ不均衡や位相誤差がある場合でも補正できる。
また、周期誤差の大きくなる低速回転時や、回転方向が変化する場合には、上位装置より指令値変更信号６３で所定の区間、カウンタB ５８を使用し、その後速度が落ち着いた所でカウンタA ５７の値を使用すればよい。
なお、請求項３のB相信号の立ち上がりを使用する場合は、図１中A相信号６１をB相信号におきかえればよい。

図３は請求項２記載の実施例と請求項４記載の実施例を示すエンコーダ信号処理回路に関するカウンタAロードイネーブル生成回路の回路図である。図１のカウンタAロードイネーブル生成回路との相違点は、レジスタ回路B ５２の反転出力とレジスタ回路D ６５の反転無しの出力をNAND回路６６に入力している点である。これによりA相信号とB相信号の立下りを検出してカウンタAロードイネーブル生成回路から（NAND回路６６の出力）CLKの“H”区間で”L”パルスを出力する。

このように、A相信号、B相信号の立ち上がりあるいは立下りの間を計測しておき、前記計測値より今回のA相信号、B相信号の立ち上がりと立下りを生成してカウンタA ５７をアップダウンさせ、A相信号、B相信号の立ち上がりあるいは立下りでカウンタB ５８の値をカウンタA ５７にロードするような構成をしているので、カウンタが誤動作することなくまた、１周期遅れのないエンコーダ信号処理回路を提供できる。

以上の説明では回転型エンコーダ信号処理回路について説明したがエンコーダとして回転型に限定するものではなく、要はA相信号と90度位相差を持ったB相信号を出力するエンコーダであればよく、リニア型エンコーダにも適用ができる。また、A相信号とB相信号を検出方法としては光学式エンコーダや磁気式エンコーダ等のA相信号とB相信号を出力する全てのエンコーダの信号処理回路として適用できる。

本発明の第１の実施例を示すエンコーダ信号処理回路の回路図 本発明の第１の実施例の動作を示すタイミングチャート 第２の実施例と第４の実施例を示すエンコーダ信号処理回路の回路図 従来のエンコーダ信号処理回路のブロック図 従来の別のエンコーダ信号処理回路のブロック図 従来のエンコーダの動作タイミングチャート

符号の説明

２０ 4分割回路
２１ ４逓倍周期信号生成回路
５０ タイマ回路
５１ レジスタ回路A
５２ レジスタ回路B
５３ ２ビットシフト回路
５４ 加算器A
５５ 加算器B
５６ 比較器
５７ カウンタA
５８ カウンタB
５９ セレクタ
６０ レジスタ回路C
６１ A相信号
６２ カウンタアップダウン信号
６３ 指令値変更信号
６４ カウンタ出力
６５ レジスタ回路D
６６ NAND回路
６７ レジスタ回路E
６８ カウンタイネーブル信号
６９ カウンタAイネーブル生成回路
７０ カウンタAロードイネーブル生成回路

Claims (7)

1. 互いに９０度位相差のパルス信号であるA相信号とB相信号を用いて、カウンタをアップダウンさせ移動体の位置を検出するエンコーダの信号処理回路において、
   前記A相信号の１周期前の周期Tから周期Tを正しく4分割した推定位置、(1/4)T、(2/4)T、(3/4)TでアップダウンカウントするカウンタAと、
   前記A相信号と前記B相信号の立ち上り、立下り毎にアップダウンカウントするカウンタBと、
   前記カウンタAの推定した位置でアップダウンカウント信号を出力するカウンタAイネーブル生成回路と
   前記A相信号の立ち上がり毎に前記カウンタBの値をカウンタAへロードするカウンタAロードイネーブル生成回路を備えたことを特徴とするエンコーダ信号処理回路。
2. 互いに９０度位相差のパルス信号であるA相信号とB相信号を用いて、カウンタをアップダウンさせ位置を検出するためのエンコーダの信号処理回路において、
   前記A相信号の１周期前の周期Tから周期Tを正しく4分割した推定位置、(1/4)T、(2/4)T、(3/4)TでアップダウンカウントするカウンタAと、
   前記A相信号と前記B相信号の立ち上り、立下り毎にアップダウンカウントするカウンタBと、
   前記カウンタAの推定した位置でアップダウンカウント信号を出力するカウンタAイネーブル生成回路と
   前記A相信号の立ち下がり毎に前記カウンタBの値をカウンタAへロードするカウンタAロードイネーブル生成回路を備えたことを特徴とするエンコーダ信号処理回路。
3. 互いに９０度位相差のパルス信号であるA相信号とB相信号を用いて、カウンタをアップダウンさせ位置を検出するためのエンコーダの信号処理回路において、
   前記B相信号の１周期前の周期Tから周期Tを正しく4分割した推定位置、(1/4)T、(2/4)T、(3/4)TでアップダウンカウントするカウンタAと、
   前記A相信号と前記B相信号の立ち上り、立下り毎にアップダウンカウントするカウンタBと、
   前記カウンタAの推定した位置でアップダウンカウント信号を出力するカウンタAイネーブル生成回路と
   前記B相信号の立ち上がり毎に前記カウンタBの値をカウンタAへロードするカウンタAロードイネーブル生成回路を備えたことを特徴とするエンコーダ信号処理回路。
4. 互いに９０度位相差のパルス信号であるA相信号とB相信号を用いてカウンタをアップダウンさせ位置を検出するためのエンコーダの信号処理回路において、
   前記B相信号の１周期前の周期Tから周期Tを正しく4分割した推定位置、(1/4)T、(2/4)T、(3/4)TでアップダウンカウントするカウンタAと、
   前記A相信号と前記B相信号の立ち上り、立下り毎にアップダウンカウントするカウンタBと、
   前記カウンタAの推定した位置でアップダウンカウント信号を出力するカウンタAイネーブル生成回路と
   前記B相信号の立ち下がり毎に前記カウンタBの値をカウンタAへロードするカウンタAロードイネーブル生成回路を備えたことを特徴とするエンコーダ信号処理回路。
5. 前記カウンタAイネーブル生成回路は前記A相信号または前記B相信号の１周期Tを計測するためのタイマ回路とレジスタ回路と、前記１周期のカウント値Tを割算し１／４の値を演算する２ビットシフト回路と、前記２ビットシフト回路出力を用い（２／４）T、（３／４）Tを演算する加算器と、０、（１／４）T、（２／４）T，（３／４）T毎にカウンタのイネーブル信号を出力する比較器から構成されたことを特徴とする請求項１〜４のいずれか１項記載のエンコーダ信号処理回路。
6. 前記カウンタAと前記カウンタBの出力を入力とし、２つの信号の１つを上位装置の選択信号により選択し位置信号とするセレクタを備えたことを特徴とする請求項１〜４のいずれか１項記載のエンコーダ信号処理回路。
7. 請求項１〜４記載のエンコーダ信号処理回路を搭載したエンコーダ。

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