JP2016050893A - 検出回路及び半導体装置 - Google Patents
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Abstract
【課題】電源電圧の変動などにより負荷ショート検出回路と負荷オープン検出回路が誤検出をしても、誤った検出結果を出力することを防止することが出来る検出回路を備えた半導体装置を提供すること。【解決手段】負荷のショートを検出する負荷ショート検出回路と、負荷のオープンを検出する負荷オープン検出回路と、負荷ショート検出回路と負荷オープン検出回路の出力信号を出力端子に出力する論理回路を備え、論理回路は負荷オープン検出回路と負荷ショート検出回路の出力が検出論理であるときは、出力端子に非検出論理の信号を出力する構成とした。【選択図】図1
Description
本発明は、接続される負荷のオープン及びショートを検出する検出回路及び半導体装置に関する。
図3は、従来の検出回路を備えた半導体装置の回路図である。従来の検出回路を備えた半導体装置は、電圧入力端子T1と電圧出力端子T2の間に接続されたMOSトランジスタ1と、制御回路2と、電圧出力端子T2に接続された負荷と接地端子のショートを検出する負荷ショート検出回路3と、負荷のオープンを検出する負荷オープン検出回路4と、それら検出回路の出力信号を出力端子T3に出力する論理回路5とを備えている。
従来の検出回路を備えた半導体装置は、電圧出力端子T2に接続された負荷と接地端子のショートを負荷ショート検出回路3が検出すると、または負荷のオープンを負荷オープン検出回路4が検出すると、それら検出回路の出力信号を論理回路5(OR回路)が出力端子T3に出力する。
検出回路を備えた半導体装置は、負荷のショートやオープンの検出信号を出力すると、その信号を受ける回路は、電源電圧を遮断したり、動作を停止したりして、安全のための処理を行う。
しかしながら、上述の検出回路を備えた半導体装置は、例えば、電源電圧の変動などによって、負荷ショート検出回路3と負荷オープン検出回路4が誤検出する可能性がるが、同時に検出信号を出力する明らかな誤検出であるにもかかわらず、論理回路5(OR回路)が出力端子T3に出力してしまう、といった課題があった。半導体装置は、安全のための処理を行うと、動作を停止したり、通常動作に復帰しないといった損傷を受けたりすることがある。
本発明は、以上のような課題を解決するために考案されたものであり、誤った検出結果を出力することがない検出回路を備えた半導体装置を提供するものである。
本発明は、以上のような課題を解決するために考案されたものであり、誤った検出結果を出力することがない検出回路を備えた半導体装置を提供するものである。
従来の課題を解決するために、本発明の検出回路を備えた半導体装置は以下のような構成とした。
負荷のショートを検出する負荷ショート検出回路と、負荷のオープンを検出する負荷オープン検出回路と、負荷ショート検出回路と負荷オープン検出回路の出力信号を出力端子に出力する論理回路を備え、論理回路は負荷オープン検出回路と負荷ショート検出回路の出力が検出論理であるときは、出力端子に非検出論理の信号を出力する構成とした。
負荷のショートを検出する負荷ショート検出回路と、負荷のオープンを検出する負荷オープン検出回路と、負荷ショート検出回路と負荷オープン検出回路の出力信号を出力端子に出力する論理回路を備え、論理回路は負荷オープン検出回路と負荷ショート検出回路の出力が検出論理であるときは、出力端子に非検出論理の信号を出力する構成とした。
本発明の検出回路を備えた半導体装置によれば、電源電圧の変動などによりショート検出回路とオープン検出回路が誤検出をしても、誤った検出結果を出力することを防止することが出来る。
以下、本実施形態について、図面を参照して説明する。
図1は、本実施形態の検出回路を備えた半導体装置の回路図である。
本実施形態の検出回路を備えた半導体装置は、電圧入力端子T1と、電圧出力端子T2と、出力端子T3と、MOSトランジスタ1と、制御回路2と、負荷ショート検出回路3と、負荷オープン検出回路4と、論理回路10とを備えている。論理回路10は、OR回路11、14と、インバータ12、13と、AND回路15とを備えている。
検出回路は、電圧出力端子T2に接続される負荷が外れた(負荷オープン)ことや、短絡した(負荷ショート)ことを検出して、出力端子T3に検出信号を出力する。
図1は、本実施形態の検出回路を備えた半導体装置の回路図である。
本実施形態の検出回路を備えた半導体装置は、電圧入力端子T1と、電圧出力端子T2と、出力端子T3と、MOSトランジスタ1と、制御回路2と、負荷ショート検出回路3と、負荷オープン検出回路4と、論理回路10とを備えている。論理回路10は、OR回路11、14と、インバータ12、13と、AND回路15とを備えている。
検出回路は、電圧出力端子T2に接続される負荷が外れた(負荷オープン)ことや、短絡した(負荷ショート)ことを検出して、出力端子T3に検出信号を出力する。
電圧入力端子T1は、電源電圧が入力される。電圧出力端子T2は、電圧入力端子T1入力された電源電圧がMOSトランジスタ1を介して出力される。制御回路2は、MOSトランジスタ1を制御して、電圧出力端子T2の出力電圧を制御する。負荷ショート検出回路3は、異常を検出したとき検出信号を出力する。負荷オープン検出回路4は、異常を検出したとき検出信号を出力する。論理回路10は、それらの検出信号を出力端子T3に出力する。また、論理回路10は、それらの検出信号を制御回路2にも出力する。
MOSトランジスタ1は、電圧入力端子T1と電圧出力端子T2の間に接続される。制御回路2は、出力端子がMOSトランジスタ1のゲートに接続される。負荷ショート検出回路3は、入力端子が電圧出力端子T2に接続される。負荷オープン検出回路4は、入力端子が電圧出力端子T2に接続される。論理回路10は、第一入力端子が負荷ショート検出回路3の出力端子に接続され、第二入力端子が負荷オープン検出回路4の出力端子に接続され、出力端子が出力端子T3に接続される。OR回路11は、入力端子が第一入力端子と第二入力端子に接続される。インバータ12は、入力端子が第一入力端子に接続される。インバータ13は、入力端子が第二入力端子に接続される。OR回路14は、入力端子がインバータ12、13の出力端子に接続される。AND回路15は、入力端子がOR回路11、14の出力端子に接続され、出力端子は出力端子T3に接続される。
次に、本実施形態の検出回路の動作について説明する。負荷ショート検出回路3と負荷オープン検出回路4の検出信号をHiレベルとして説明する。
負荷ショート検出回路3または負荷オープン検出回路4のどちらかが異常を検出したとき、OR回路11、14はどちらかの入力信号がHiなので、出力信号は検出論理のHiになる。従って、AND回路15は、出力端子T3に検出論理のHiレベルの信号を出力する。
負荷ショート検出回路3または負荷オープン検出回路4のどちらかが異常を検出したとき、OR回路11、14はどちらかの入力信号がHiなので、出力信号は検出論理のHiになる。従って、AND回路15は、出力端子T3に検出論理のHiレベルの信号を出力する。
次に、電源電圧の変動などによって、負荷ショート検出回路3と負荷オープン検出回路4が誤検出した場合について説明する。このとき、負荷ショート検出回路3と負荷オープン検出回路4は、同時にHiレベルの検出信号を出力する。第一入力端子と第二入力端子が同時にHiレベルを入力されたとき、OR回路11はHiレベルの検出信号を出力するが、OR回路14はどちらの入力信号もLoなので、Loレベルの非検出信号を出力する。従って、AND回路15は、出力端子T3に非検出論理のLoレベルの信号を出力する。
以上説明したように、本実施形態の検出回路を備えた半導体装置は、電源電圧の変動などにより負荷ショート検出回路と負荷オープン検出回路が誤検出をしても、誤った検出結果を出力することを防止することが出来る。
図2は、本実施形態の検出回路を備えた半導体装置の他の例を示す回路図である。
図2の検出回路を備えた半導体装置は、電圧入力端子T1と、電圧出力端子T2と、出力端子T3と、MOSトランジスタ1と、制御回路2と、負荷ショート検出回路3と、負荷オープン検出回路4と、論理回路20とを備えている。論理回路20は、OR回路11、14と、インバータ21、22と、AND回路23、24と、OR回路25とを備えている。
図2の検出回路を備えた半導体装置は、電圧入力端子T1と、電圧出力端子T2と、出力端子T3と、MOSトランジスタ1と、制御回路2と、負荷ショート検出回路3と、負荷オープン検出回路4と、論理回路20とを備えている。論理回路20は、OR回路11、14と、インバータ21、22と、AND回路23、24と、OR回路25とを備えている。
論理回路20は、第一入力端子が負荷ショート検出回路3の出力端子に接続され、第二入力端子が負荷オープン検出回路4の出力端子に接続され、出力端子が出力端子T3に接続される。インバータ21は、入力端子が第二入力端子に接続される。インバータ22は、入力端子が第一入力端子に接続される。AND回路23は、入力端子が第一入力端子とインバータ21の出力端子に接続される。AND回路24は、入力端子が第二入力端子とインバータ22の出力端子に接続される。OR回路25は、入力端子がAND回路23、24の出力端子に接続され、出力端子は出力端子T3に接続される。
論理回路20をこのように構成すると、負荷オープン検出回路4の出力信号が検出論理にあるときは負荷ショート検出回路3の出力を非検出論理とし、負荷ショート検出回路3の出力信号が検出論理にあるときは負荷オープン検出回路4の出力を非検出論理とする。
従って、図2の検出回路は、負荷オープン検出回路と負荷ショート検出回路の出力が検出論理であるとき、出力端子T3から非検出論理の信号を出力する。すなわち、図1の検出回路と同様の効果を得ることが出来る。
2 制御回路
3 ショート検出回路
4 オープン検出回路
10、20 論理回路
3 ショート検出回路
4 オープン検出回路
10、20 論理回路
Claims (3)
- 電圧出力端子に接続された負荷のオープンとショートを検出する検出回路であって、
前記負荷のショートを検出する負荷ショート検出回路と、
前記負荷のオープンを検出する負荷オープン検出回路と、
前記負荷ショート検出回路と前記負荷オープン検出回路の出力信号を出力端子に出力する論理回路と、を備え、
前記論理回路は、前記負荷オープン検出回路と前記負荷ショート検出回路の出力が検出論理であるときは、前記出力端子から非検出論理の信号を出力する
ことを特徴とする検出回路。 - 前記負荷オープン検出回路の出力信号が検出論理にあるときは、前記負荷ショート検出回路の出力を非検出論理とし、
前記負荷ショート検出回路の出力信号が検出論理にあるときは、前記負荷オープン検出回路の出力を非検出論理とする、
ことを特徴とする請求項1記載の検出回路。 - 請求項1または2記載の検出回路を備えた半導体装置。
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