JP2007535161A - 仮想電源のための集積回路レイアウト - Google Patents

Abstract

ヘッダトランジスタ３およびフッタトランジスタ５は、集積回路上のコア１用の仮想電源を提供する。ヘッダトランジスタ３および／またはフッタトランジスタ５は、いくつかのより小さいトランジスタに分割される。たとえば、ヘッダトランジスタ３は、第１のセグメント３ａと第２のセグメント３ｂに分割され、一方、フッタトランジスタ５は、第１のセグメント５ａと第２のセグメント５ｂに分割される。各セグメント３ａ／３ｂおよび５ａ／５ｂが組み合わされた幅は、従来技術の単一のヘッダ／フッタトランジスタ３、５と同じである。しかし、各セグメント３ａ、３ｂ、５ａ、および５ｂの個々の幅はより小さく、それによって、集積回路の設計において、ヘッダ／フッタトランジスタ３、５のレイアウトを改善する。このヘッダトランジスタ３およびフッタトランジスタ５は、コア１の周囲に均一に配置される。これは、コアに電力を均一に分配することを可能にし、それによって、局部的な温度上昇を回避する利点がある。
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Description

本発明は、集積回路用のトランジスタ回路のレイアウトに関し、特に、集積回路内のヘッダおよび／またはフッタトランジスタのレイアウトに関する。

ヘッダおよびフッタトランジスタは、集積回路内で一般に使用される。たとえば、ヘッダおよびフッタトランジスタは、リーク、電源調整、および能動電源雑音抑圧を減らすために、集積回路上で使用される。ヘッダおよびフッタトランジスタはまた、いくつかの別個の領域に集積回路を分割するためにも使用され、各領域は、そのそれぞれのヘッダおよびフッタトランジスタ、すなわち電圧のアイランドよって個々に制御される電源を持つ。

図１は、集積回路のコア内のヘッダおよびフッタトランジスタに関する従来の回路図を示している。集積回路の電源レールＶＤＤおよびＶＳＳが、コア１に、ヘッダトランジスタ３およびフッタトランジスタ５を介して、接続される。ヘッダトランジスタ３およびフッタトランジスタ５により、仮想電源、すなわち、図１に示されるようなＶＤＤ’およびＶＳＳ’がコア１用に生成されることが可能になる。ヘッダトランジスタ３およびフッタトランジスタ５は、最高の動作状態時コア１によって発生される大きなピーク電流を処理することができるように、幅が極めて広くなければならないことが理解されるであろう。たとえば、０．１３μｍのＣＭＯＳ技術では、８０００個のフリップフロップおよび５００００個の論理ゲートを持つ１．３ｍｍ^２のコアは、電源内の電圧降下が、最高の動作状態で、５％未満にとどまることを保証するために、１２３４μｍ／０．１３μｍに等しいＷ／Ｌ比率を持つトランジスタを必要とする。

この要件の結果として、ヘッダトランジスタ３およびフッタトランジスタ５は、大きいものとなり、したがって、集積回路のレイアウト中に負担になる可能性がある。さらに、ヘッダトランジスタ３およびフッタトランジスタ５は、適正にレイアウトされていない場合、電流集中の問題、ならびに局部的および異常な温度上昇を引き起こす恐れがある。

したがって、本発明の目的は、よりレイアウトしやすい、また電流集中の問題または局部的な温度上昇を引き起こさないヘッダおよび／またはフッタトランジスタ構成を提供することである。

本発明の第１の態様によれば、集積回路上の主電源と仮想電源の間の電源レール内で接続するためのトランジスタ回路が提供される。この仮想電源は、集積回路のある領域に電力を供給する。トランジスタ回路は、２つ以上のセグメントに分割され、各セグメントは少なくとも１つのトランジスタを有する。トランジスタ回路は、２つ以上のセグメントが、電力供給される領域の周囲に均一に配置されるように構成される。

トランジスタ回路の区分化および均一な分配は、トランジスタ回路のレイアウトを改善し、その領域に電力を均一に分配することを可能にし、それによって、局部的な温度上昇を回避する利点を持つ。

好ましくは、トランジスタ回路は、少なくとも１つのトランジスタを有する第１のセグメントと少なくとも１つのトランジスタを有する第２のセグメントとを有し、第１および第２のセグメントは、電力供給される領域の両側の第１の対上に配置される。

任意選択で、このトランジスタ回路は、少なくとも１つのトランジスタを有する第３のセグメントと少なくとも１つのトランジスタを有する第４のセグメントとをさらに有してもよく、第３および第４のセグメントは、電力供給される領域の両側の第２の対上に配置される。

前述の構成は、電力を均一に分配できる利点がある。

一実施形態によれば、各セグメント内のトランジスタは、共通ゲート制御信号を持つ。このことによりトランジスタが同時に切り換えられることが可能になる。

あるいは、他の実施形態によれば、各セグメント内のトランジスタは、別個のゲート制御信号を持つ。このことにより、各トランジスタは、たとえば、電力供給される領域によるピーク電流需要に応じて、別々に制御されることが可能になる。

好ましくは、１つまたは複数のセグメントは、さらに複数のサブセグメントに分割され、各サブセグメントは、トランジスタを有する。このことには、より均一な分配、およびより精密な電力制御を提供する利点がある。

本発明の他の態様によれば、集積回路上に、トランジスタ回路をレイアウトする方法が提供されており、このトランジスタ回路は、集積回路上の主電源と仮想電源の間の電源レール内に接続され、この仮想電源は、集積回路のある領域に電力を供給する。この方法は、トランジスタ回路を２つ以上のセグメントに分割するステップを有し、各セグメントは、少なくとも１つのトランジスタを有する。この方法はまた、２つ以上のセグメントが、電力供給される領域の周囲に均一に配置されるように、トランジスタ回路を構成するステップも有する。

本発明をよりよく理解するために、また本発明がどのように実施され得るかをより明確に示すために、以下の図面が、例として次に参照される。

図２は、コア１用のヘッダトランジスタ３およびフッタトランジスタ５のレイアウトを示している。本発明によれば、ヘッダトランジスタ３およびフッタトランジスタ５はいくつかのより小さいトランジスタに分割される。たとえば、図２に示されるように、ヘッダトランジスタ３は、第１のセグメント３ａと第２のセグメント３ｂに分割される。その結果、各セグメント３ａ、３ｂが組み合わされた幅は、図１の単一のヘッダトランジスタ３の幅と同じ幅である。しかし、各セグメント３ａおよび３ｂの個々の幅はより小さくなり、それによって、集積回路の設計におけるヘッダトランジスタ３のレイアウトを改善する。同様に、フッタトランジスタ５は、第１のセグメント５ａと第２のセグメント５ｂに分割される。各セグメント５ａ、５ｂが組み合わされた幅は、図１の単一のフッタトランジスタ５と同じになるが、各セグメント５ａおよび５ｂの個々の幅はより小さくなり、それによって、集積回路の設計におけるフッタトランジスタ５のレイアウトを改善する。

ヘッダトランジスタ３およびフッタトランジスタ５が、コア１の周囲に均一に配置される。これは、コアに電力を均一に分配することを可能にし、それによって、局部的な温度上昇を回避する利点がある。

好ましい実施形態によれば、分割されたヘッダトランジスタ３は、第１および第２のセグメント３ａ、３ｂがコア１の両側の第１の対上で位置決めされるように配置される。同様に、フッタトランジスタ５は、第１および第２のセグメント５ａ、５ｂがコア１の両側の第２の対上に位置するように、分割される。

他の実施形態によれば、図３に示されるように、両側の第１の対上にヘッダトランジスタを、また両側の第２の対上にフッタトランジスタを配置するのではなく、ヘッダおよびフッタトランジスタが、コア１の両側の同じ対上にあるように配置される。

図４は、ヘッダトランジスタ３が、４つの別個のセグメント３ａ、３ｂ、３ｃ、および３ｄに分割される他の実施形態を示している。これらのセグメントは、コア１の４つすべての側部全体に均一に分配されるように、配置されている。同様の対応で、フッタトランジスタ５は、コア１の４つすべての側部全体に均一に分配される４つの別個のセグメント５ａ、５ｂ、５ｃ、および５ｄに分割されている。

上記から、ヘッダトランジスタ３は、ヘッダトランジスタの全幅が、

として計算されるようにいくつかのセグメントに分割され、ただし、Ｎはセグメントの数であり、ｗ_ｉは個々のセグメントのトランジスタの幅であることがわかる。

図２、３、および４の実施形態では、ヘッダトランジスタの各セグメント内の各トランジスタが、共通ゲート制御信号に接続されてもよく、一方、フッタトランジスタの各セグメント内の各トランジスタも、共通ゲートコントロールに接続されてもよいことに留意されたい。あるいは、ヘッダトランジスタ３の各セグメント内の各トランジスタは、それ自体のゲート制御信号を供給されてもよく、一方、フッタトランジスタの各セグメント内の各トランジスタも、別個のゲート制御信号を供給されてもよい。後者は、コアへの電源が、より精密にまたは正確に制御されることを可能にする利点を持つ。この単一のまたは複数のゲート制御信号は、電力管理ユニット（ＰＭＵ）から受け取ってもよい。集積回路上のいくつかのコアが、それら自体のヘッダ／フッタトランジスタ構成を持ってもよく、またさまざまなコアが、それぞれのヘッダ／フッタトランジスタ構成内でゲート制御信号を制御するための同じまたは異なる構成を持ってもよいことは理解されるであろう。

セグメント３_ａないし３_Ｎ内のトランジスタは、同じ幅ｗ_ｉを持つように構成されてもよい。あるいは、これらのトランジスタは、異なる幅ｗ_ｉを持つように構成されてもよい。

図５は、１つまたは複数のセグメント３ａ、３ｂ、３ｃ、３ｄ、５ａ、５ｂ、５ｃ、５ｄが、以下「サブセグメント」と呼ばれるいくつかのより小さいトランジスタにさらに分割された本発明の他の態様を示している。この図は、ヘッダトランジスタのセグメント３ａが、どのようにいくつかのサブセグメント３ａ_１ないし３ａ_ｘに分割されているかを示している。

トランジスタセグメントの全幅Ｗ_ｉは、

として計算され、ただし、Ｘはサブセグメントの数であり、ｗ_ｉｓは個々のサブセグメントトランジスタの幅である。

別個のセグメントについて上述したように、サブセグメント内のトランジスタ３ａ_１ないし３ａ_ｘを制御するための可能ないくつかの変形形態がある。一実施形態では、各サブセグメント３ａ_１ないし３ａ_ｘの各トランジスタは、共通ゲートコントロールを持ち、それによって、すべてのサブセグメント３ａ_１ないし３ａ_ｘが同時に切り換えられる。あるいは、各サブセグメント３ａ_１ないし３ａ_ｘの各トランジスタは、別個のゲート制御信号を持ち、それによって、たとえば、コア１によるピーク電流需要に応じて、サブセグメントが別々に制御されることが可能となる。

各サブセグメント内の個々のトランジスタ３ａ_１ないし３ａ_ｘは、同じ幅ｗ_ｉｓを持つように構成されてもよい。あるいは、これらのトランジスタが、異なる幅ｗ_ｉｓを持つように構成されてもよい。

上述の発明は、集積回路内でよりレイアウトしやすいヘッダおよび／またはフッタトランジスタ構成を提供する。また、トランジスタをより小さい部分にさらに分割することによって、本発明は、ある領域またはコアに対する電源を、より均一かつ正確に制御することを可能にする。ヘッダおよび／またはフッタトランジスタの分割はまた、局部的な温度上昇も防止する。

図６は、ヘッダおよびフッタトランジスタが、直接標準セル行に接続されたより詳細なレイアウト構成を示している。このレイアウトは、ＶＤＤ用の第１の電源リング６３およびＶＳＳ用の第２の電源リング６５を有する。ヘッダトランジスタ３は、コアの周囲の領域に均一に分配され、コアの両側に配置された第１のセグメント３ａおよび第２のセグメント３ｂを有する。第１のセグメント３ａは、複数のサブセグメント３ａ_１ないし３ａ_４を有し、一方、第２のセグメント３ｂは、複数のサブセグメント３ｂ_１ないし３ｂ_４を有する。各サブセグメントは、一対のトランジスタがそれぞれの標準セル行６７に接続されるように、トランジスタを有する。

同様に、フッタトランジスタ５は、コアの周囲の領域に均一に分配され、コアの両側の同じ対上に配置された第１のセグメント５ａおよび第２のセグメント５ｂを有する。第１のセグメント５ａは、複数のサブセグメント５ａ_１ないし５ａ_４を有し、一方、第２のセグメント５ｂは、複数のサブセグメント５ｂ_１ないし５ｂ_４を有する。この場合も、各サブセグメントは、一対のトランジスタがそれぞれの標準セル行６７に接続されるように、トランジスタを有する。

図６に示された構成では、各トランジスタのゲートは、プログラム可能性がないように、ＶＤＤまたはＶＳＳに永久接続されている。この構成は、静電圧アイランドに有用である。基本的なヘッダ／フッタトランジスタの幅は、２Ｍ（行当たり２個のトランジスタ）に反比例し、ただし、Ｍは、標準セル行の数である。この実施形態の主な利点は、各標準セル行に対する電圧を、トランジスタ幅を変更することによって決定することができることである。

図７は、ヘッダおよびフッタトランジスタが、直接標準セル行に接続された他の構成の詳細なレイアウトを示している。先に図６で示されたように、このレイアウトは、ＶＤＤ用の第１の電源リング６３およびＶＳＳ用の第２の電源リング６５を有する。ヘッダトランジスタ３は、コアの周囲の領域に均一に分配され、コアの両側に配置された第１のセグメント３ａおよび第２のセグメント３ｂを有する。第１のセグメント３ａは、複数のサブセグメント３ａ_１ないし３ａ_４を有し、一方、第２のセグメント３ｂは、複数のサブセグメント３ｂ_１ないし３ｂ_４を有する。各サブセグメントは、一対のトランジスタがそれぞれの標準セル行６７に接続されるように、トランジスタを有する。

同様に、フッタトランジスタ５は、コアの周囲の領域に均一に分配され、コアの両側の同じ対上に配置された第１のセグメント５ａおよび第２のセグメント５ｂを有する。第１のセグメント５ａは、複数のサブセグメント５ａ_１ないし５ａ_４を有し、一方、第２のセグメント５ｂは、複数のサブセグメント５ｂ_１ないし５ｂ_４を有する。この場合も、各サブセグメントは、一対のトランジスタがそれぞれの標準セル行６７に接続されるように、トランジスタを有する。

しかし、図７に示された構成では、トランジスタゲートは、標準セル行ごとに制御される。言い換えれば、セグメント３ａ_１および３ｂ_１内のトランジスタのゲートは、ゲート制御信号（見やすくするために図には示されていない）を持つ。同様に、サブセグメント５ａ_１および５ｂ_１内のトランジスタも、ゲート制御信号を持つことになるが、セグメント３ａ_１および３ｂ_１内のトランジスタ用のゲート制御信号とは別個のものである。このレイアウトは、ある種のデバッグが要求されるとき、特に有用である。たとえば、欠陥がその行内にあるかないかを試験するための行を除いて、すべての行を使用不能にすることができる。欠陥の存在は、ある種類の電流測定を使用してテストすることができる。すなわち、欠陥がないときは、静止電流がほとんどゼロになり、一方、欠陥があるときは、静止電流がゼロと異なる。

図６と同様に、図７内の基本的なヘッダ／フッタトランジスタの幅は、２Ｍ（行当たり２個のトランジスタ）に反比例し、ただし、Ｍは、標準セル行の数である。当然、行ごとに、（独立に操向されるゲートを持つ）２個以上のトランジスタを、並列に配置することもできる。これには、行当たりの電圧を、オンとオフに切り換えさせるのではなく複数のステップでプログラムすることができる利点がある。

図８は、電力格子（リング形式）が、たとえば、図２で上述したような本発明によるヘッダおよびフッタトランジスタと共にどのように見えるかを示している。ヘッダトランジスタ３は、コア１の両側の第１の対上に配置された第１および第２のセグメント３ａ、３ｂに分割され、一方、フッタトランジスタ５は、両側の第２の対上に配置された第１および第２のセグメント５ａ、５ｂに分割される。この電力格子は、第１の金属層８１および第２の金属層８３内に存在するように示されている。例示的な実施態様では、第１の金属層８１は、集積回路の「金属層２」であってもよく、一方、第２の金属層８３は、集積回路の「金属層３」である。しかし、電源リングも、同じ金属層、または３つ以上の金属層内に存在してもよいことに留意されたい。選択は、特定の実施態様に基づく。唯一の要件は、外側の電源リングが、コアまたは電力開閉器に接続されるべきであるということであり、このことは金属層が、これらの接続を可能にするために必要であることを意味する。

図９は、ＶＳＳノード９０、バルクノード９１、および仮想ＶＳＳノード９２を持つ１つのトランジスタセグメントのより詳細なレイアウトを提供している。第１の金属層９３（金属１）は、ゲート直列抵抗を減少させるために、ポリゲート９４の上部で経路設定されている。金属１のライン９３とポリゲート９４の両方は、ポリコンタクト９６を介して接続される。このレイアウトは、２つの幅の広い電力搬送ライン（仮想ＶＳＳ９２と実際のＶＳＳ９０）間に接続されたユニットセグメントＭＯＳＦＥＴを示している。トランジスタのゲートは、個別にアクセスするために第３の金属層に接続される。この図に示されたレイアウトは、可能な実装形態である。当業者なら、特許請求の範囲から外れることなく、このレイアウトを、容易に修正することができる。

図１０は、提案されたヘッダおよびフッタトランジスタを使用する複合コアの実施例を示しており、図では、５つのコアが、ヘッダおよび／またはフッタトランジスタ１０１で包み込まれている。

前述の発明は、個々の電圧アイランドが集積回路内に作成されることを可能にしており、それによって、コアを個々の仮想電源によって制御することができる。本発明は、さらに動的電圧スケーリング（ＤＶＳ）を提供するようにも適用できる。

さらに、本発明は、電源パッド／グリッドに、より簡単に接続でき、また集積回路全体にわたって電源パッド／グリッドに接続できる利点を持つ。このテンプレートは、さらに通常の設計手法でも使用できるように適合される。

本発明について、分割されたヘッダトランジスタおよび分割されたフッタトランジスタを用いて説明したが、この分割は、ヘッダまたはフッタトランジスタの１つだけに適用されてもよいことに留意されたい。また、ヘッダおよびフッタ回路用のトランジスタ構成は、互いに異なってもよい。たとえば、ヘッダトランジスタは、コアの４つすべての側部上にセグメントを持つように配置されてもよく、一方、フッタトランジスタは、コアの２つの側部のみにセグメントを持つ。

上述の実施形態は、本発明を限定せずに、例示しており、当業者なら、添付の特許請求の範囲から逸脱することなく、多くの代替の実施形態を設計できることに留意されたい。「有する（ｃｏｍｐｒｉｓｉｎｇ）」という単語は、特許請求の範囲内に列挙されたもの以外の要素またはステップの存在を除外しない。

集積回路内のコア用の従来のヘッダ／フッタのレイアウトを示す図である。 本発明の第１の実施形態による、ヘッダ／フッタのレイアウトを示す図である。 本発明の第２の実施形態による、ヘッダ／フッタのレイアウトを示す図である。 本発明の第３の実施形態による、ヘッダ／フッタのレイアウトを示す図である。 本発明の他の態様による、図２〜４のヘッダセグメントのさらなる細部を示す図である。 本発明による、他のレイアウト構成を示す図である。 本発明による、他のレイアウト構成を示す図である。 本発明のヘッダ／フッタ構成用の電力格子分布を示す図である。 あるトランジスタフッタセグメントのより詳細なレイアウトの実施例を示す図である。 本発明の提案されたヘッダおよびフッタトランジスタのレイアウトを使用する複合コアの実施例を示す図である。

Claims (15)

1. 集積回路上の主電源と仮想電源の間の電源レール内で接続するためのトランジスタ回路であって、前記仮想電源が、前記集積回路の領域１に電力を供給し、
   −前記トランジスタ回路３、５が、２つ以上のセグメント３ａ〜３ｎ、５ａ〜５ｎに分割され、各セグメント３ａ〜３ｎ、５ａ〜５ｎが、少なくとも１つのトランジスタ３ｎ_ｘ、５ｎ_ｘを有し、前記トランジスタ回路３、５は、前記２つ以上のセグメント３ａ〜３ｎ、５ａ〜５ｎが、電力供給される前記領域１の周囲に均一に配置されるように構成される、トランジスタ回路。
2. 請求項１に記載のトランジスタ回路であって、
   −少なくとも１つのトランジスタを有する第１のセグメント３ａ、５ａと、
   −少なくとも１つのトランジスタを有する第２のセグメント３ｂ、５ｂと、
   を有し、前記第１および第２のセグメント３ａ、３ｂ；５ａ、５ｂが、電力供給される前記領域１の両側の第１の対上に配置される、トランジスタ回路。
3. 請求項２に記載のトランジスタ回路であって、
   −少なくとも１つのトランジスタを有する第３のセグメント３ｃ、５ｃと、
   −少なくとも１つのトランジスタを有する第４のセグメント３ｄ、５ｄと、
   をさらに有し、前記第３および第４のセグメント３ｃ、３ｄ；５ｃ、５ｄが、電力供給される前記領域の両側の第２の対上に配置される、トランジスタ回路。
4. 各セグメント内の前記トランジスタが、共通ゲート制御信号を持つ、請求項１に記載のトランジスタ回路。
5. 各セグメント内の前記トランジスタが、別個のゲート制御信号を持つ、請求項１に記載のトランジスタ回路。
6. １つまたは複数のセグメントが、複数のサブセグメント３ｎ_１〜３ｎ_ｘ、５ｎ_１〜５ｎ_ｘにさらに分割され、各サブセグメントがトランジスタを有する、請求項１に記載のトランジスタ回路。
7. 各サブセグメント３ｎ_１〜３ｎ_ｘ、５ｎ_１〜５ｎ_ｘ内の前記トランジスタが、共通ゲート制御信号を持つ、請求項６に記載のトランジスタ回路。
8. 各サブセグメント３ｎ_１〜３ｎ_ｘ、５ｎ_１〜５ｎ_ｘ内の前記トランジスタが、別個のゲート制御信号を持つ、請求項６に記載のトランジスタ回路。
9. サブセグメント３ｎ_１〜３ｎ_ｘ、５ｎ_１〜５ｎ_ｘの対が、標準セル行６７に接続される、請求項６に記載のトランジスタ回路。
10. 異なる標準セル行６７に接続されたサブセグメント３ｎ_１〜３ｎ_ｘ、５ｎ_１〜５ｎ_ｘの異なる対が、別個の共通ゲート制御信号によってそれぞれ制御される、請求項９に記載のトランジスタ回路。
11. 各トランジスタが、同じ幅を持つように構成される、請求項１に記載のトランジスタ回路。
12. 前記トランジスタのうちの２個以上が、異なる幅を持つように構成される、請求項１に記載のトランジスタ回路。
13. トランジスタの第１の組が、前記電源内のＶＤＤ電源レールを制御するためのヘッダトランジスタ３を形成し、トランジスタの第２の組が、前記電源内のＶＳＳ電源レールを制御するためのフッタトランジスタ５を形成する、請求項１に記載のトランジスタ回路。
14. 複数のトランジスタが、並列に、各標準セル行６７に設けられる、請求項１３に記載のトランジスタ回路。
15. トランジスタ回路を集積回路上でレイアウトする方法であって、前記トランジスタ回路が、集積回路上の主電源と仮想電源の間の電源レール内で接続され、前記仮想電源が、前記集積回路の領域１に電力を供給し、
    −前記トランジスタ回路３、５を、２つ以上のセグメント３ａ〜３ｎ、５ａ〜５ｎに分割し、各セグメント３ａ〜３ｎ、５ａ〜５ｎが、少なくとも１つのトランジスタを有するステップと、
    −前記２つ以上のセグメント３ａ〜３ｎ、５ａ〜５ｎが、電力供給される前記領域の周囲に均一に配置されるように、前記トランジスタ回路３、５を構成するステップとを有する、方法。

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