JP2007520115A - 装置、方法、システム、機械読み取り可能な媒体 - Google Patents
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Abstract
Description
本願は、米国特許出願10/600047号明細書(クライアント事件整理番号P15961、代理人事件整理番号884.898US1)、発明者はルイス.エー.リッピンコット(Louis A. Lippincott)、発明の名称は「プロセッサー・ツー・プロセッサー・コミュニケーション・イン・ア・データ・ドリブン・アーキテクチャ(Processor to Processor Communication in a Data Driven Architecture)」、出願日は2003年6月19日、代理人は本願と同一の、米国特許出願に関連する。本願はまた、米国特許出願10/600048号明細書(クライアント事件整理番号P15962、代理人事件整理番号884.899US1)、発明者はルイス.エー.リッピンコット(Louis A. Lippincott)、発明の名称は「コミュニケーション・ポーツ・イン・ア・データ・ドリブン・アーキテクチャ(Communication Ports in a Data Driven Architecture)」、出願日は2003年6月19日、代理人は本願と同一の、米国特許出願に関連する。
この節では、ハードウェア及び動作環境が説明される。
図1は、本発明の実施例による、プログラム可能なビデオ処理及びビデオ格納アーキテクチャを有するシステム構成の簡単なブロック図を示す。図1に示されるように、システム100は、ビデオチューナー102、ビデオ信号プロセッサー104、プログラム可能な処理装置106、メモリー108、ビデオディスプレイプロセッサー110、及びビデオディスプレイ112を有する。ある実施例では、システム100は、異なる種類のテレビジョン、コンピューターモニター等のような、複数の異なる視聴装置内に存在し得る要素を有することができる。別の実施例では、一部の要素は、セットトップボックス、メディアセンター、等の一部であって良い。例えば、ビデオチューナー102、ビデオ信号プロセッサー104、プログラム可能な処理装置106及びメモリー108は、セットトップボックス内にあって良い。同時にビデオディスプレイプロセッサー110及びビデオディスプレイ112は、ディスプレイ装置(例えば、テレビジョン)内にあって良い。ある実施例では、メモリー108は、異なる種類のランダムアクセスメモリー(RAM)であって良い。例えば、メモリー108は、同期型DRAM(SDRAM)、DRAM、ダブルデータレート(DDR)同期型DRAM(SDRAM)、等であって良い。
プログラム可能な処理装置106のある実施例を説明する。特に図2は、本発明の実施例による、プログラム可能な処理装置の詳細なブロック図を示す。示されるように、プログラム可能な処理装置106は、プログラム可能なプロセッサー202A−202Hを有する。プログラム可能なプロセッサー202A−202Hは、ポートリング250A−250Hをそれぞれ有する。以下に更に説明されるように、ポートリング250A−250Hは複数のポートを有し、このポートリングを通じてプログラム可能なプロセッサー202A−202Hはインターフェース(制御及びデータ)信号を送信する。ある実施例では、所与のポートリング250は8個のI/Oポートを有し、このようなI/Oポートのそれぞれは双方向接続であり、2つの独立した単方向データバスを通じてデータが同時に送信及び受信され得る。言い換えると、I/Oポートは、送信ポート及び受信ポートを有する。
図3は、本発明の実施例による、プログラム可能なプロセッサーの詳細なブロック図を示す。特に図3は、本発明の実施例による、プログラム可能なプロセッサー202の詳細なブロック図を示す。
図4は、本発明の実施例による、プログラム可能なプロセッサーのポートリング及び関連ポートを示す。プログラム可能なプロセッサー202は、ポートリング250を通じポート404A−404Hへデータを入力及び出力するよう結合される。示されるように、ある実施例では、ポート404A−404Hは、1つのプログラム可能なプロセッサー202から(異なるプログラム可能なプロセッサー202、DMA装置204、I/Oインターフェース208のような)異なる装置へデータを流す双方向データ接続である。
図10は、本発明の実施例による、送信元のプログラム可能なプロセッサーから宛先のプログラム可能なプロセッサーへの、所与の論理接続の複数の異なる経路を示す。以上に説明されたように、ホストプロセッサー214は、送信元のプログラム可能なプロセッサー202から宛先のプログラム可能なプロセッサー202へのデ―タ送信のために、複数の論理接続を確立できる。特に、第1のプログラム可能なプロセッサー202内の要素による1つの処理動作の出力は、第2のプログラム可能なプロセッサー202内の要素による異なる処理動作の入力として用いられて良い。
ある実施例による、プログラム可能な処理装置106の動作を説明する。
図11は、本発明の実施例による、プログラム可能な処理装置内の論理接続の確立及び初期化のフロー図を示す。
プログラム可能な処理装置106の複数のモードの動作を説明する。図14は、本発明の実施例による、プログラム可能な処理装置の複数の動作モードのフロー図を示す。
Claims (30)
- 方法であって、
ビデオディスプレイ装置にビデオを受信する段階、
前記ビデオディスプレイ装置は格納モードであると決定されると、少なくとも1つのプロセッサーにより、前記ビデオをメモリーに格納する段階、
前記ビデオディスプレイ装置は画像処理モードであると決定されると、拡張画像処理を前記ビデオに前記少なくとも1つのプロセッサーで実行する段階、
を有する、方法。 - 前記ビデオディスプレイ装置は格納モードであると決定されると、前記ビデオを前記メモリーに格納する前に、前記少なくとも1つのプロセッサーにより、前記ビデオを圧縮する段階を更に有する、請求項1記載の方法。
- 前記少なくとも1つのプロセッサーにより、前記ビデオを圧縮する段階は、前記少なくとも1つのプロセッサーの第1のプロセッサーにより、前記ビデオのフレーム減少を実行する段階を有する、請求項2記載の方法。
- 前記少なくとも1つのプロセッサーにより、前記ビデオを圧縮する段階は、前記少なくとも1つのプロセッサーの第2のプロセッサーにより、前記ビデオの拡大縮小を実行する段階を有する、請求項3記載の方法。
- 前記ビデオに拡張画像処理を実行する段階は、ゴースト低減動作を実行する段階を有する、請求項1記載の方法。
- 前記ビデオに拡張画像処理を実行する段階は、雑音低減動作を実行する段階を有する、請求項1記載の方法。
- 前記少なくとも1つのプロセッサーで前記ビデオに拡張画像処理を実行する段階は、前記少なくとも1つのプロセッサーの第1のプロセッサーで前記ビデオに第1の拡張画像処理動作を実行する段階、及び前記少なくとも1つのプロセッサーの第2のプロセッサーで前記ビデオに第2の拡張画像処理動作を実行する段階、を有する、請求項1記載の方法。
- 前記第1の拡張画像処理動作の出力を前記第1のプロセッサーから前記第2のプロセッサーへ第3のプロセッサーへの経路を有する論理接続を通じて送信する段階を更に有し、前記第3のプロセッサーは、前記出力を論理接続を通じて送信する段階の一部として前記出力に処理動作を実行するよう設定されない、請求項7記載の方法。
- 装置であって、
メモリーと結合された入力/出力インターフェース、及び
前記装置の現在のモードが画像処理モードである場合、ビデオに第1の拡張画像処理動作を実行する第1のプログラム可能なプロセッサー、を有し、及び前記第1のプログラム可能なプロセッサーは、前記装置の現在のモードが格納モードである場合、前記メモリーに前記ビデオを格納する、装置。 - 前記装置の現在のモードが画像処理モードである場合、前記ビデオに第2の拡張画像処理動作を実行する第2のプログラム可能なプロセッサー、を更に有し、前記装置の現在のモードが格納モードである場合、前記第2のプロセッサーは、前記ビデオを前記メモリーに格納する前に前記ビデオにビデオ圧縮動作を実行する、請求項9記載の装置。
- 前記ビデオ圧縮動作は、画像拡大縮小動作及びフレームレート減少動作を有するグループから選択される、請求項10記載の装置。
- 前記装置の現在のモードが画像処理モードである場合、前記ビデオに第3の拡張画像処理動作を実行する第3のプログラム可能なプロセッサー、を更に有し、前記装置の現在のモードが格納モードである場合、前記第3のプロセッサーは、前記ビデオ圧縮動作の前に前記ビデオに雑音低減動作を実行する、請求項10記載の装置。
- 前記装置を有するビデオディスプレイ装置のユーザーから制御入力を受信するホストプロセッサーを更に有し、前記制御入力は、現在のモードに変化を生じさせ、前記制御入力が現在のモードからの変化を生じさせる場合、前記ホストプロセッサーは、前記第1のプログラム可能なプロセッサー内のマイクロコードを更新する、請求項9記載の装置。
- 装置であって、
メモリー、
前記装置の現在のモードが画像処理モードである場合、ビデオに第1の拡張画像処理動作を実行し、及び前記装置の現在のモードが格納モードである場合、前記ビデオに圧縮動作を実行する、第1のプログラム可能なプロセッサー、並びに、
前記第1の拡張画像処理動作からの出力を第3のプログラム可能なプロセッサーを通る経路を有する第1の論理接続を通じて受信し、前記装置の現在のモードが画像処理モードである場合、前記ビデオに第2の拡張画像処理動作を実行し、前記装置の現在のモードが格納モードである場合、前記圧縮動作からの出力を第4のプログラム可能なプロセッサーを通る経路を有する第2の論理接続を通じて受信し、前記ビデオを前記メモリーに格納する、第2のプログラム可能なプロセッサー、
を有する、装置。 - 前記装置を有するビデオディスプレイ装置のユーザーから制御入力を受信するホストプロセッサーを更に有し、前記制御入力は現在のモードに変化を生じさせ、前記装置の現在のモードが格納モードである場合、前記ホストプロセッサーは前記第1の論理接続を生成し、前記装置の現在のモードが画像処理モードである場合、前記ホストプロセッサーは前記第2の論理接続を生成する、請求項14記載の装置。
- 前記制御入力が現在のモードからの変化を生じさせる場合、前記ホストプロセッサーは、前記第1のプログラム可能なプロセッサー及び前記第2のプログラム可能なプロセッサー内のマイクロコードを更新する、請求項15記載の装置。
- 現在のモードを格納モードにさせる前記制御入力は、前記ビデオディスプレイ装置のビデオの表示の一時停止動作である、請求項16記載の装置。
- 現在のモードを格納モードにさせる前記制御入力は、前記ビデオディスプレイ装置のビデオの表示の巻き戻し動作である、請求項16記載の装置。
- システムであって、
信号を受信し、前記信号からの周波数でアナログビデオ信号を抽出するビデオチューナー、
前記アナログビデオ信号を受信し、前記アナログビデオ信号をデジタルビデオ信号へ変換する、ビデオ信号プロセッサー、
ダブルデータレート(DDR)ランダムアクセスメモリー(RAM)、及び
少なくとも1つのプログラム可能なプロセッサー及びホストプロセッサーを有するプログラム可能な処理装置、
を有し、
前記ホストプロセッサーは、前記システムが格納モードである場合、前記デジタルビデオ信号を圧縮しDDR RAMに格納するよう前記少なくとも1つのプログラム可能なプロセッサーを設定し、前記ホストプロセッサーは、前記システムが画像処理モードである場合、少なくとも1つの画像処理動作を実行するよう前記少なくとも1つのプログラム可能なプロセッサーを設定する、
システム。 - 前記少なくとも1つのプログラム可能なプロセッサーは、前記少なくとも1つの画像処理動作を前記デジタルビデオ信号の複数のフレームに亘って実行する、請求項19記載のシステム。
- 前記少なくとも1つのプログラム可能なプロセッサーの第1のプログラム可能なプロセッサーは、前記少なくとも1つの画像処理動作の第1の画像処理動作の結果をDDR RAMに格納し、前記少なくとも1つのプログラム可能なプロセッサーの第2のプログラム可能なプロセッサーは、前記DDR RAMから前記結果を読み出し、前記少なくとも1つの画像処理動作の第2の画像処理動作を実行する、請求項19記載のシステム。
- 前記少なくとも1つの画像処理動作は、ゴースト低減動作、時間的雑音低減動作及び空間的雑音低減動作を有するグループから選択される、請求項19記載のシステム。
- 機械により実行された場合に前記機械に動作を実行させる命令を提供する機械読み取り可能な媒体であって、
ビデオをビデオディスプレイ装置へ受信する段階、
前記ビデオディスプレイ装置は格納モードであると決定されると、少なくとも1つのプロセッサーにより、前記ビデオを前記メモリーに格納する段階、及び
前記ビデオディスプレイ装置は画像処理モードであると決定されると、前記少なくとも1つのプロセッサーで、前記ビデオに拡張画像処理動作を実行する段階、
を有する、機械読み取り可能な媒体。 - 前記ビデオディスプレイ装置は格納モードであると決定されると、前記ビデオを前記メモリーに格納する前に、少なくとも1つのプロセッサーにより、前記ビデオを圧縮する段階を更に有する、請求項23記載の機械読み取り可能な媒体。
- 前記少なくとも1つのプロセッサーにより、前記ビデオを圧縮する段階は、前記少なくとも1つのプロセッサーの第1のプロセッサーにより、前記ビデオのフレーム減少を実行する段階を有する、請求項24記載の機械読み取り可能な媒体。
- 前記少なくとも1つのプロセッサーにより、前記ビデオを圧縮する段階は、前記少なくとも1つのプロセッサーの第2のプロセッサーにより、前記ビデオの拡大縮小を実行する段階を有する、請求項25記載の機械読み取り可能な媒体。
- 前記ビデオに拡張画像処理を実行する段階は、ゴースト低減動作を実行する段階を有する、請求項23記載の機械読み取り可能な媒体。
- 前記ビデオに拡張画像処理を実行する段階は、雑音低減動作を実行する段階を有する、請求項23記載の機械読み取り可能な媒体。
- 前記少なくとも1つのプロセッサーで前記ビデオに拡張画像処理を実行する段階は、前記少なくとも1つのプロセッサーの第1のプロセッサーで前記ビデオに第1の拡張画像処理を実行する段階、及び前記少なくとも1つのプロセッサーの第2のプロセッサーで前記ビデオに第2の拡張画像処理を実行する段階、を有する、請求項23記載の機械読み取り可能な媒体。
- 前記第1の拡張画像処理動作の出力を前記第1のプロセッサーから前記第2のプロセッサーへ第3のプロセッサーを通る経路を有する論理接続を通じて送信する段階を更に有し、前記第3のプロセッサーは、前記出力を論理接続を通じて送信する段階の一部として前記出力に処理動作を実行するよう設定されない、請求項29記載の機械読み取り可能な媒体。
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