JP2000310985A - バッファ制御装置及び半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 時間軸処理に必要なバッファメモリの記憶容
量を小さくできるバッファ制御装置を提供する。 【解決手段】 フィールド毎の第１の同期信号（３１）
に同期してバッファメモリ（１０）にディジタルデータ
を格納し、格納したデータを第２の同期信号（３２）に
同期してフィールド単位でバッファメモリ（１０）から
読み出し制御する。メモリ容量監視部（２５）は書込み
アドレスと読み出しアドレスとの差分を算出する。読み
出しフィールド制御部（２３）は、前記差分が一定容量
に満たない状態では既に読み出したフィールドのデータ
を重ねて出力させ、差分が一定容量を超えた状態では次
のフィールドのデータを出力させる。前記差分が一定以
上有れば、書き込み未完フィールドのデータを読み出し
開始しても何ら支障なく、逆に、読み出し対象フィール
ドのデータ書き残し領域の分だけ、バッファメモリの記
憶容量を小さくできる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体メモリを用
いて画像データなどの時間軸処理を行うためのバッファ
制御回路に関し、例えば、入力画像データからジッタを
除去する画像データ用のフレームシンクロナイザ、更に
はケーブルテレビやディジタル衛星放送のディジタル画
像データの受信、復調、復号等を行ってテレビ信号に変
換するセットトップボックスなどに適用して有効な技術
に関するものである。

【０００２】

【従来の技術】ケーブルや空中を伝播されて時系列的に
入力される信号に時間的ゆらぎ（タイムベースエラー又
はジッタとも称する）がある場合、そのジッタを除去し
たりするために、フレームシンクロナイザが用いられ
る。このフレームシンクロナイザは、例えば、複数フィ
ールドによって１フレームを構成する画像データをフィ
ールド毎の第１の同期信号に同期してバッファメモリに
格納し、格納した画像データを第２の同期信号に同期し
てフィールド単位でバッファメモリから読み出し制御す
るバッファ制御装置を有する。前記第１及び第２の同期
信号は例えば画像データ走査系の垂直同期信号のような
信号である。尚、フレームシンクロナイザについて記載
された文献の例としては、テレビジョン学会誌第３３巻
第４号（１９７９）第２７７頁〜第２８２頁がある。

【０００３】

【発明が解決しようとする課題】本発明者は、フレーム
シンクロナイザについて検討したところ、バッファメモ
リに格納された画像データを読み出すとき、読み出し対
象フィールドのデータがすべて揃った後でなければ読み
出せないように制御するなら、バッファメモリの記憶領
域を効率的に利用できない、ということを見出した。即
ち、現在書き込み中のフィールドデータが書き込み完了
した後に当該フィールドのデータが読み出し可能にされ
る場合には、その読み出し中に次のフィールドデータを
格納可能な次フィールドデータ格納領域を持つことが必
要である。これにより、結局、比較的大きな記憶領域の
バッファメモリが必要になる。更に、フィールドデータ
の書き込み開始から読み出し開始までの時間も長くなっ
てしまう。

【０００４】本発明の目的は、時間軸処理に必要なバッ
ファメモリの記憶容量を小さくできるバッファ制御装置
を提供することにある。

【０００５】本発明の別の目的は、バッファメモリへの
フィールドデータの書き込み開始から読み出し開始まで
の時間を短縮できるバッファ制御装置を提供することに
ある。

【０００６】本発明のその他の目的は、時間軸処理に必
要なバッファメモリの記憶容量を小さくでき、バッファ
メモリへのフィールドデータの書き込み開始から読み出
し開始までの時間を短縮できるフレームシンクロナイザ
用のバッファ制御機能を有する半導体集積回路を提供す
ることにある。

【０００７】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００９】すなわち、バッファ制御装置（２０）は、
複数フィールドによって１フレームを構成するディジタ
ルデータをフィールド毎の第１の同期信号（３１）に同
期してバッファメモリ（１０）に格納し、格納したディ
ジタルデータを第２の同期信号（３２）に同期してフィ
ールド単位でバッファメモリ（１０）から読み出し制御
する。バッファメモリは、例えば、書き込みポート（１
０Ｗ）と読み出しポート（１０Ｒ）を別々に持つ。この
バッファ制御装置は、前記第１の同期信号に同期してフ
ィールド毎にディジタルデータの書き込み動作を指示す
る書き込みフィールド制御部（２１）と、前記書き込み
フィールド制御部からの書き込み動作の指示を受けて書
き込みアドレスを順次生成してバッファメモリに供給す
る書き込み制御部（２２）と、前記第２の同期信号に同
期してフィールド毎にディジタルデータの読み出し動作
を指示する読み出しフィールド制御部（２３）と、前記
読み出しフィールド制御部からの読み出し動作の指示を
受けて読み出しアドレスを順次生成してバッファメモリ
に供給する読み出し制御部（２４）と、前記書き込みア
ドレスと読み出しアドレスとに基づいて書き込みデータ
量に対する読み出しデータ量の差分を監視するメモリ容
量監視部（２５）とを有する。前記読み出しフィールド
制御部は、前記第２の同期信号に同期する読み出し指示
を前記読み出し制御部に与えるとき、前記差分が第１の
量に満たない状態のときは既に読み出したフィールドの
先頭アドレスからの読み出しを前記読み出し制御部に指
示し、前記差分が第１の量を超えた状態のときは次のフ
ィールドの読み出し動作を前記読み出し制御部に継続さ
せるものである。

【００１０】上記によれば、書き込みアドレスと読み出
しアドレスの差分が一定以上有れば、データ書き込みが
完了されていないフィールドのデータを読み出し開始し
ても、読み出し動作と並列的に書き込み動作も順次行な
われていく。よって、読み出し対象フィールドのデータ
が全て書き込み完了されるのを待つこと無く読み出し動
作を開始しても、何ら支障ない。読み出し対象フィール
ドのデータ書き残し領域の分だけ、従来よりもバッファ
メモリの記憶容量を小さくできる。これにより、バッフ
ァメモリの記憶容量を比較的小さくでき、また、フィー
ルドデータの書き込み開始から読み出し開始までの時間
も短縮できる。

【００１１】また、前記バッファ制御装置におけるデー
タ書き込み動作に着目する場合、前記書き込みフィール
ド制御部は、前記第１の同期信号に同期する書き込み指
示を前記書き込み制御部に与えるとき、前記差分が第２
の量を越えた場合には既に書き込み完了したフィールド
の先頭アドレスからの書き込みを前記書き込み制御部に
指示し、前記差分が第２の量に満たない場合には次のフ
ィールドの書き込み動作を前記書き込み制御部に継続さ
せる。これによれば、バッファメモリへのデータ供給量
が読み出し系の処理能力に比べて多い場合、換言すれ
ば、前記差分が第２の量を超えているとき、バッファメ
モリ上でデータを自動的に間引くことが可能になる。

【００１２】前記閾値としての第１の量と第２の量はバ
ッファメモリの記憶容量、書き込みアクセス速度、読み
出しアクセス速度に応じてプログラマブルに決定すると
よい。第１の量と第２の量を同一値にすることを妨げる
ものではない。

【００１３】更に具体的な態様では、リード・ライト可
能なフィールドサイズレジスタ（２６）を有する。前記
書き込みフィールド制御部は、前記第１の同期信号に同
期して書き込み動作を指示するとき、前記フィールドサ
イズレジスタの値によって指定されるフィールドサイズ
に応じた回数だけ、前記書き込み制御部に書き込みアド
レスを更新させる。前記読み出しフィールド制御部は、
前記第２の同期信号に同期して読み出し動作を指示する
とき、前記フィールドサイズレジスタの値によって指定
されるフィールドサイズに応じた回数だけ、前記読み出
し制御部に読み出しアドレスを更新させる。これによ
り、バッファメモリのアクセスは、同期信号に同期し
て、フィールドサイズ毎に自動的に行なわれる。

【００１４】また、夫々リード・ライト可能なバッファ
スタートアドレスレジスタ（２７）、及びバッファエン
ドアドレスレジスタ（２８）を設ける。このとき、前記
書き込みフィールド制御部は、書き込み制御部に、バッ
ファメモリの先頭アドレスとして前記バッファスタート
アドレスレジスタの値をプリセットすると共にバッファ
メモリの終了アドレスとして前記エンドアドレスレジス
タの値をプリセットする。前記読み出しフィールド制御
部は、読み出し制御部にバッファメモリの先頭アドレス
として前記バッファスタートアドレスレジスタの値をプ
リセットすると共にバッファメモリの終了アドレスとし
て前記エンドアドレスレジスタの値をプリセットする。
これにより、前記書き込み制御部は、書き込みアドレス
が前記終了アドレスに到達した後、書き込みアドレスを
前記先頭アドレスに戻して、バッファメモリをリングバ
ッファとして書き込み制御可能であり、前記読み出し制
御部は、読み出しアドレスが前記終了アドレスに到達し
た後、読み出しアドレスを前記先頭アドレスに戻して、
バッファメモリをリングバッファとして読み出し制御可
能である。

【００１５】前記メモリ容量監視部は、前記バッファス
タートアドレスレジスタの値と、前記フィールドサイズ
レジスタの値とを入力し、前記メモリ読み出し制御部が
出力する読み出しアドレスからフィールド先頭アドレス
を認識して前記読み出しフィールド制御部に供給する。
前記読み出しフィールド制御部は、現在の読み出しフィ
ールド先頭アドレスに対して直近の単数又は複数フィー
ルド分、既に読み出し完了したフィールドのフィールド
先頭アドレスを保持し、前記差分が第１の量に満たない
状態のとき前記読み出し制御部に指定するフィールド先
頭アドレスとして前記保持したフィールド先頭アドレス
を利用する。

【００１６】また、前記メモリ容量監視部は、前記バッ
ファスタートアドレスレジスタの値と、前記フィールド
サイズレジスタの値とを入力し、前記書き込み制御部が
出力する書き込みアドレスからフィールド先頭アドレス
を認識して前記書き込みフィールド制御部に供給する。
前記書き込みフィールド制御部は、現在の書き込みフィ
ールド先頭アドレスに対して直近の単数又は複数フィー
ルド分、既に書き込み完了したフィールドのフィールド
先頭アドレスを保持し、前記差分が第２の量を越えた状
態のとき前記書き込み制御部に指定するフィールド先頭
アドレスとして前記保持したフィールド先頭アドレスを
利用する。

【００１７】入力画像データからジッタを除去する画像
データのフレームシンクロナイザとして前記バッファ制
御回路を含んで半導体集積回路を構成することができ
る。

【００１８】

【発明の実施の形態】図４にはセットトップボックスの
一例が示される。このセットトップボックス１は、ケー
ブルテレビやディジタル衛星放送等によって供給される
番組のデータを受信部２で受信し、デスクランブラ３で
データのスクランブルが解除される。システムデコーダ
４は、スクランブルが解除された受信番組データからユ
ーザの選択した番組の画像信号や音声信号を選択する。
選択された画像信号や音声信号はビデオ／オーディオデ
コード部５に供給され、例えば、ＭＰＥＧ（Moving Pic
ture Experts Group）２の規格に準拠して圧縮されたデ
ィジタル信号から画像信号及び音声信号を復号する。ビ
デオエンコーダ６はビデオ／オーディオデコード部５で
復号された画像信号をテレビ画像形式に変換してテレビ
７に出力する。ビデオ／オーディオデコード部５で復号
された音声信号はオーディオＤＡＣ８によってアナログ
信号に変換して、テレビに出力する。ＣＰＵ９は、セッ
トトップボックス１の全体的な制御を行う。

【００１９】特に制限されないが、図４において前記デ
スクランブラ３、システムデコーダ４、ビデオ／オーデ
ィオデコード部５、ビデオエンコーダ６及びオーディオ
ＤＡＣ８は、１チップの半導体集積回路によって構成さ
れている。

【００２０】図１にはフレームシンクロナイザの一例が
示される。特に制限されないが、このフレームシンクロ
ナイザは、前記ビデオ／オーディオデコード部５に含ま
れ、復号された画像データに対して時間軸処理を施して
ジッタを除去する。このフレームシンクロナイザは、バ
ッファメモリ１０とバッファ制御装置２０とを有する。

【００２１】前記バッファメモリ１０は、デュアルポー
トを持つ。例えば、書き込みポート１０Ｗと読み出しポ
ート１０Ｒを有し、双方のポートは独立して動作可能に
されている。ここでは、バッファメモリ１０のメモリセ
ル構造の図示は省略するが、メモリセルのデータ入出力
端子には、書き込みポート１０Ｗに導通可能にされた書
き込みデータ線と、読み出しポート１０Ｒに導通可能に
された読み出しデータ線とを別々の持つ。更にメモリセ
ルの選択端子に接続されるワード線の、書き込みポート
側から選択可能な書き込みワード線と読み出しポート側
から選択可能な読み出しワード線とを別々に有する。こ
のような構造のデュアルポートＲＡＭは公知であるから
これ以上詳細な説明は省略する。

【００２２】バッファ制御装置２０は、複数フィールド
によって１フレームを構成するディジタルデータをフィ
ールド毎の第１の同期信号３１に同期してバッファメモ
リ１０に格納し、格納したディジタルデータを第２の同
期信号３２に同期してフィールド単位でバッファメモリ
１０から読み出し制御する。前記第1及び第2の同期信号
３１，３２は、フィールド区切りなどに同期した信号で
あり、例えば、1走査線分のデータを1フィールドのデー
タとすれば、ラスタ走査の垂直同期信号のような信号で
ある。

【００２３】このバッファ制御装置２０は、フィールド
制御部２１、書き込み制御部２２、読み出しフィールド
制御部２３、読み出し制御部２４、メモリ容量監視部２
５、フィールドサイズレジスタ２６、バッファスタート
アドレスレジスタ２７、バッファエンドアドレスレジス
タ２８及びバッファ量レジスタ３０Ｒ、３０Ｗを有す
る。前記レジスタ２６〜２８、３０Ｒ、３０ＷはＣＰＵ
９によって初期値が設定される。レジスタ２６の値はフ
ィールドサイズ（ＦＳＺ）とされる。レジスタ２７の値
は、バッファメモリ１０上で画像データのバッファ領域
として利用するエリアのスタートアドレス（ＢＳＡ）と
される。レジスタ２８の値は、バッファメモリ１０上で
画像データのバッファ領域として利用するエリアのエン
ドアドレス（ＢＥＡ）とされる。

【００２４】前記書き込みフィールド制御部２１は、前
記第１の同期信号３１に同期してフィールド毎にディジ
タルデータの書き込み動作を指示する。即ち、書き込み
フィールド制御部２１は、レジスタ２６が保有するフィ
ールドサイズＦＳＺ、レジスタ２７のスタートアドレス
ＢＳＡ，レジスタ２８のエンドアドレスＢＥＡを参照す
る。書き込みフィールド制御部２１は、前記第１の同期
信号３１のパルス変化を検出すると、これに同期して、
フィールドサイズＦＳＺに応ずる回数だけ、書き込み動
作サイクルを規定する書き込みイネーブルパルス２１０
を変化させる。

【００２５】前記書き込み制御部２２は、レジスタ２７
のスタートアドレスＢＳＡが書き込みフィールド制御部
２１を介してプリセットされ、前記書き込みイネーブル
パルス２１０の変化に同期して前記プリセット値をイン
クリメントしながら、書き込みアドレス２２０を順次生
成してバッファメモリ１０に供給する。したがって、第
１の同期信号３１に１回のパルス変化があると、自動的
に１フィールドサイズ分の画像データがバッファメモリ
１０に書き込まれる。このようにして、フィールド単位
で画像データの書き込みが行なわれる。

【００２６】前記書き込み制御部２２が出力する書き込
みアドレス２２０は書き込みフィールド制御部２１にも
供給される。書き込みフィールド制御部２１は書き込み
アドレスがレジスタ２８のエンドアドレスＢＥＡに一致
したとき、次の書き込み制御で、先ず、レジスタ２７の
スタートアドレスＢＳＡを書き込み制御部２２にプリセ
ットする。これによって、スタートアドレスＢＳＡから
エンドアドレスＢＥＡの領域はリングバッファとして書
き込み制御可能になる。

【００２７】前記読み出しフィールド制御部２３は、前
記第２の同期信号３２に同期してフィールド毎にディジ
タルデータの読み出し動作を指示する。即ち、読み出し
フィールド制御部２３は、レジスタ２６が保有するフィ
ールドサイズＦＳＺ、レジスタ２７のスタートアドレス
ＢＳＡ，レジスタ２８のエンドアドレスＢＥＡを参照す
る。読み出しフィールド制御部２３は、前記第２の同期
信号３２のパルス変化を検出すると、これに同期して、
フィールドサイズＦＳＺに応ずる回数だけ、読み出し動
作サイクルを規定する読み出しイネーブルパルス２３０
を変化させる。

【００２８】前記読み出し制御部２４は、レジスタ２７
のスタートアドレスＢＳＡが読み出しフィールド制御部
２３を介してプリセットされ、前記読み出しイネーブル
パルス２３０の変化に同期して前記プリセット値をイン
クリメントしながら、読み出しアドレス２４０を順次生
成してバッファメモリ１０に供給する。したがって、第
２の同期信号３２に１回のパルス変化があると、自動的
に１フィールドサイズ分の画像データがバッファメモリ
１０から読み出される。このようにして、フィールド単
位で画像データの読み出しが行なわれる。

【００２９】前記読み出し制御部２４が出力する読み出
しアドレス２４０は読み出しフィールド制御部２３にも
供給される。読み出しフィールド制御部２３は読み出し
アドレスがレジスタ２８のエンドアドレスＢＥＡに一致
したとき、次の読み出し制御で、先ず、レジスタ２７の
スタートアドレスＢＳＡを読み出し制御部２４にプリセ
ットする。これによって、スタートアドレスＢＳＡから
エンドアドレスＢＥＡの領域はリングバッファとして読
み出し制御可能になる。

【００３０】前記メモリ容量監視部２５は、前記書き込
みアドレス２２０と読み出しアドレス２４０とに基づい
て書き込みデータ量に対する読み出しデータ量の差分を
監視する。差分データ２５０は前記読み出しフィールド
制御部２３に与えられる。前記読み出しフィールド制御
部２３は、前記第２の同期信号３２に同期する読み出し
指示を読み出しイネーブルパルス２３０によって前記読
み出し制御部２４に与えるとき、前記差分データ２５０
の値が一定のバッファ容量（第１の量）Ｘを満たしてい
るかを判定する。前記バッファ容量ＸはＣＰＵ９によっ
てバッファ容量レジスタ３０Ｒに初期設定された値であ
る。前記差分が一定のバッファ容量Ｘに満たない状態の
ときは既に読み出し完了されている直前のフィールドの
先頭アドレスが指定され、前記差分が一定容量を超えた
状態のときは次の読み出し動作が継続されるようになっ
ている。

【００３１】即ち、前記メモリ容量監視部２５は、前記
レジスタ２７のスタートアドレスＢＳＡと、前記レジス
タ２６のフィールドサイズＦＳＺとを入力し、前記読み
出し制御部２４が出力する読み出しアドレス２４０から
フィールド先頭アドレスを認識して前記読み出しフィー
ルド制御部２３に供給する。前記読み出しフィールド制
御部２３は、現在の読み出しフィールド先頭アドレスに
対してその直前の既に読み出し完了した１フィールドの
フィールド先頭アドレスＢＷＦＳＡを直前フィールドス
タートアドレスレジスタ２９に保持する。読み出しフィ
ールド制御部２３は、前記差分が一定容量Ｘに満たない
状態のときに指定するフィールド先頭アドレスとして、
直前フィールドスタートアドレスレジスタ２９が保持す
る前記直前フィールド先頭アドレスＢＷＦＳＡを利用す
る。

【００３２】尚、バッファ量Ｘが満たない場合にも直前
のフィールドデータを読み出すのは以下の理由による。
即ち、画像表示に代表されるように、同期信号３２に同
期して表示データを送らなければ、画像表示状態が著し
く劣化してしまうからである。直前のフィールドデータ
を送れば前後のデータと違和感のない表示状態を得られ
る場合が多いからである。

【００３３】図２には上記読み出しフィールド制御部２
９による前記差分データを参照した読み出し動作の制御
手順が示される。読み出しフィールド制御部２９は、同
期信号３２により読み出し指示が有ると（Ｓ１）、差分
データ２５０のデータ量がバッファ量Ｘ以上有るかを判
定し（Ｓ２）、バッファ量Ｘ以上のときは次フィールド
からデータを読み出し（Ｓ３）、バッファ量Ｘよりも少
ないときは直前フィールドからデータを読み出す（Ｓ
４）。

【００３４】図３には上記読み出しフィールド制御部２
９によるデータ読み出し動作の制御態様が例示されてい
る。図３において、ＣＲＰは現在の読み出しアドレス２
４０（カレントリードポインタ）、ＣＷＰは現在の書込
みアドレス２２０（カレントライトポインタ）を意味す
る。ＣＦＳＡは現在書込み対象とされているフィールド
のスタートアドレス、ＮＦＳＡはその次に位置するフィ
ールドのスタートアドレス、ＢＷＦＳＡはＣＦＳＡに対
する直前のフィールドのスタートアドレスである。図３
の（Ａ）の状態は、前記差分がバッファ量Ｘを越えてい
る状態である（ＣＷＰ−ＣＲＰ≧Ｘ）。この状態で読み
出し動作が指示されると、読み出しアドレス２４０は、
カレントリードポインタＣＲＰの次から開始される。一
方、図3の（Ｂ）の状態は、前記差分がバッファ量Ｘに
満たない状態である（ＣＷＰ−ＣＲＰ＜Ｘ）。この状態
で読み出し動作が指示されると、カレントリードポイン
タＣＲＰはその直前のフィールドの先頭アドレスＢＷＦ
ＳＡにプリセットされ、そこから重ねて読み出し動作が
行われる。

【００３５】また、データ書き込み動作に着目したと
き、前記メモリ容量監視部２５は、前記差分データ２５
０を前記書き込みフィールド制御部２１にも与える。前
記書き込みフィールド制御部２１は、前記第１の同期信
号３１に同期する書き込み指示を書き込みイネーブルパ
ルス２１０によって前記書き込み制御部２２に与えると
き、前記差分データ２５０の値が第２の量であるバッフ
ァ容量Ｙを満たしているか否かを判定する。前記バッフ
ァ容量ＹはＣＰＵ９によってバッファ容量レジスタ３０
Ｗに初期設定された値である。バッファ容量Ｙを越えた
場合には既に書き込み完了したフィールドの先頭アドレ
スからの書き込みを前記書き込み制御部２２に指示し、
前記差分がバッファ容量Ｙに満たない場合には次のフィ
ールドの書き込み動作を前記書き込み制御部２２に継続
させるようになっている。

【００３６】即ち、前記メモリ容量監視部２５は、前記
レジスタ２７のスタートアドレスＢＳＡと、前記レジス
タ２６のフィールドサイズＦＳＺとを入力し、前記書き
込み制御部２２が出力する書き込みアドレス２２０から
フィールド先頭アドレスを認識して前記書き込みフィー
ルド制御部２２に供給する。前記書き込みフィールド制
御部２２は、現在の書き込みフィールド先頭アドレスに
対してその直前の既に書き込み完了した１フィールドの
フィールド先頭アドレスＢＷＦＷＳＡを直前フィールド
スタートアドレスレジスタ３４に保持する。書き込みフ
ィールド制御部２２は、前記差分が一定容量Ｙを越えた
状態のときに指定するフィールド先頭アドレスとして、
直前フィールドスタートアドレスレジスタ３４が保持す
る前記直前フィールド先頭アドレスＢＷＦＷＳＡを利用
する。

【００３７】図４は上記書き込みフィールド制御部２１
による前記差分データを参照した書き込み動作の制御手
順が示される。書き込みフィールド制御部２１は、同期
信号３１により書き込み指示が有ると（Ｓ１１）、差分
データ２５０のデータ量がバッファ量Ｙ以上有るかを判
定し（Ｓ１２）、バッファ量Ｙ以下のときは次フィール
ドからデータを書き込み（Ｓ１３）、バッファ量Ｙを越
えているときは直前フィールドからデータを書き込む
（Ｓ４）。

【００３８】図５には上記書き込みフィールド制御部２
１によるデータ書き込み動作の制御態様が例示されてい
る。図５において、ＣＲＰは現在の読み出しアドレス２
４０（カレントリードポインタ）、ＣＷＰは現在の書込
みアドレス２２０（カレントライトポインタ）を意味す
る。ＣＦＳＡは現在書込み対象とされているフィールド
のスタートアドレス、ＮＦＳＡはその次に位置するフィ
ールドのスタートアドレス、ＢＷＦＷＳＡはＣＦＳＡに
対する直前のフィールドのスタートアドレスである。図
５の（Ｂ）の状態は、前記差分がバッファ量Ｙに満たな
い状態である（ＣＷＰ−ＣＲＰ＜Ｙ）。この状態で書き
込み動作が指示されると、書き込みアドレス２２０は、
カレントリードポインタＣＷＰの次から開始される。一
方、図５の（Ａ）の状態は、前記差分がバッファ量Ｙを
越えた状態である（ＣＷＰ−ＣＲＰ≧Ｙ）。この状態で
書き込み動作が指示されると、カレントリードポインタ
ＣＷＰはその直前のフィールドの先頭アドレスＢＷＦＷ
ＳＡにプリセットされ、そこから重ねて読み出し動作が
行われる。

【００３９】前記閾値としてのＸ，Ｙの量はバッファメ
モリの記憶容量、書き込みアクセス速度、読み出しアク
セス速度に応じてプログラマブルに決定するとよい。上
記説明では、書き込みアクセス動作の方が読み出しアク
セス動作よりも遅いので、例えばＹ＞Ｘとしている。

【００４０】以上の説明を纏めると、図３の（Ｂ）に示
されるようにＣＷＰ−ＣＲＰ＜Ｘのときは新たなデータ
の読み出しをスキップし、既に読み出したフィールドの
データを再度読み出す。図３の（Ａ）及び図５の（Ａ）
に示されるようにＸ≦ＣＷＰ−ＣＲＰ≦ＹのときはＣＲ
Ｐ、ＣＷＰの値にしたがって通常のリード、ライト動作
が行なわれる。図５の（Ｂ）に示されるようにＹ＜ＣＷ
Ｐ−ＣＲＰのときは既にライト済みのフィールドに戻っ
てデータを上書きする。

【００４１】上記によれば、以下の作用効果を得ること
ができる。

【００４２】〔１〕書き込みアドレスと読み出しアドレ
スの差分が一定以上有れば、データ書き込みが完了され
ていないフィールドのデータを読み出し開始しても、読
み出し動作と並列的に書き込み動作も順次行なわれてい
く。よって、読み出し対象フィールドのデータが全て書
き込み完了されるのを待つこと無く読み出し動作を開始
しても、何ら支障ない。読み出し対象フィールドのデー
タ書き残し領域の分だけ、従来よりもバッファメモリの
記憶容量を小さくできる。これにより、バッファメモリ
の記憶容量を比較的小さくでき、また、フィールドデー
タの書き込み開始から読み出し開始までの時間も短縮で
きる。

【００４３】〔２〕バッファメモリへのデータ供給量が
読み出し系の処理能力に比べて多い場合、換言すれば、
前記差分がバッファ量Ｙを超えているとき、バッファメ
モリ上でデータを自動的に間引くことが可能になる。

【００４４】〔３〕レジスタ２７，２８の初期設定内容
に応じてバッファメモリ１０上における画像データの記
憶領域を任意に決定できる。レジスタ２６の設定値に応
じてフィールドのサイズも任意に指定できる。バッファ
量Ｘについてもレジスタ３０の初期設定により最適値を
選択できる。このことから、適用システムなどに応じて
融通性のある時間軸処理を施すことができる。

【００４５】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。

【００４６】例えば、ＢＷＦＳＡ、ＢＷＦＷＳＡは直前
の一つのフィールド先頭アドレスに限定されない。例え
ば、画像データを偶数フィールドと奇数フィールドに分
けて夫々一群毎に表示制御するシステムに適用する場合
には、偶数フィールドに対しては直前の偶数フィールド
のデータに戻り、奇数フィールドに対しては直前の奇数
フィールドのデータに戻るようにすることができる。

【００４７】また、フィールドの領域はリニアであるこ
とを要しない。アドレスの不連続部分を定義するアドレ
スレジスタをＣＰＵによってアクセス可能に設ければよ
い。

【００４８】また、バッファメモリは前述の完全デュア
ルポート構造に限定されない。リードポートとライトポ
ートのアクセスを交互に行う余裕がある場合には、排他
的に動作可能な見掛上のデュアルポートＲＡＭであって
もよい。

【００４９】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００５０】すなわち、書き込みアドレスと読み出しア
ドレスの差分が一定以上有れば、データ書き込みが完了
されていないフィールドのデータを読み出し開始して
も、読み出し動作と並列的に書き込み動作も順次行なわ
れていく。したがって、読み出し対象フィールドのデー
タが全て書き込み完了されるのを待つこと無く読み出し
動作を開始しても、何ら支障ない。読み出し対象フィー
ルドのデータ書き残し領域の分だけ、従来よりもバッフ
ァメモリの記憶容量を小さくできる。これによりう、バ
ッファメモリの記憶容量を比較的小さくでき、また、フ
ィールドデータの書き込み開始から読み出し開始までの
時間も短縮できる。また、バッファメモリへのデータ供
給量が読み出し系の処理能力に比べて多い場合に、書き
込みアドレスと読み出しアドレスの差分が一定以上有れ
ば、バッファメモリ上でデータを自動的に間引くことが
可能である。

【図面の簡単な説明】

【図１】本発明が適用されるフレームシンクロナイザの
一例を示すブロック図である。

【図２】読み出しフィールド制御部による差分データを
参照した読み出し動作の制御手順を示すフローチャート
である。

【図３】読み出しフィールド制御部によるデータ読み出
し動作の制御態様を例示する説明図である。

【図４】書き込みフィールド制御部による差分データを
参照した書き込み動作の制御手順を示すフローチャート
である。

【図５】書き込みフィールド制御部によるデータ書き込
み動作の制御態様を例示する説明図である。

【図６】セットトップボックスの一例を示すブロック図
である。

【符号の説明】

１ セットトップボックス ４ システムデコーダ ５ ビデオ／オーディオデコード部 ６ ビデオエンコーダ ７ テレビ １０ バッファメモリ ２０ バッファ制御回路 ２１ 書込みフィールド制御部 ２２ 書込み制御部 ２３ 読み出しフィールド制御部 ２４ 読み出し制御部 ２５ メモリ容量監視部 ２６ フィールドサイズレジスタ ２７ バッファスタートアドレスレジスタ ２８ バッファエンドアドレスレジスタ ２９ 直前フィールドスタートアドレスレジスタ ３０Ｒ，３０Ｗ バッファ量レジスタ ３１ 第１の同期信号 ３２ 第２の同期信号 ２１０ 書込みイネーブルパルス ２２０ 書込みアドレス ２３０ 読み出しイネーブルパルス ２４０ 読み出しアドレス ２５０ 差分データ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 杉田 憲彦 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 長谷 昌 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所システムＬＳＩ開発セン タ内 (72)発明者 堀 仁一 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所システムＬＳＩ開発セン タ内 Ｆターム(参考） 5B069 AA20 BA01 BC02 BC09 LA02 LA05 LA12 5C082 AA02 BA12 BB15 BB25 BC03 CA84 DA54 DA55 DA61 DA76 MM04

Claims (7)

【特許請求の範囲】
1. 【請求項１】 複数フィールドによって１フレームを構
   成するディジタルデータをフィールド毎の第１の同期信
   号に同期してバッファメモリに格納し、格納したディジ
   タルデータを第２の同期信号に同期してフィールド単位
   でバッファメモリから読み出し制御するバッファ制御装
   置であって、 前記第１の同期信号に同期してフィールド毎にディジタ
   ルデータの書き込み動作を指示する書き込みフィールド
   制御部と、 前記書き込みフィールド制御部からの書き込み動作の指
   示を受けて書き込みアドレスを順次生成してバッファメ
   モリに供給する書き込み制御部と、 前記第２の同期信号に同期してフィールド毎にディジタ
   ルデータの読み出し動作を指示する読み出しフィールド
   制御部と、 前記読み出しフィールド制御部からの読み出し動作の指
   示を受けて読み出しアドレスを順次生成してバッファメ
   モリに供給する読み出し制御部と、 前記書き込みアドレスと読み出しアドレスとに基づいて
   書き込みデータ量に対する読み出しデータ量の差分を監
   視するメモリ容量監視部と、を有し、 前記読み出しフィールド制御部は、前記第２の同期信号
   に同期する読み出し指示を前記読み出し制御部に与える
   とき、前記差分が第１の量に満たない状態のときは既に
   読み出したフィールドの先頭アドレスからの読み出しを
   前記読み出し制御部に指示し、前記差分が第１の量を超
   えた状態のときは次のフィールドの読み出し動作を前記
   読み出し制御部に継続させるものであることを特徴とす
   るバッファ制御装置。
2. 【請求項２】 前記書き込みフィールド制御部は、前記
   第１の同期信号に同期する書き込み指示を前記書き込み
   制御部に与えるとき、前記差分が第２の量を越えた状態
   のときは既に書き込み完了したフィールドの先頭アドレ
   スからの書き込みを前記書き込み制御部に指示し、前記
   差分が第２の量に満たない状態のときは次のフィールド
   の書き込み動作を前記書き込み制御部に継続させるもの
   であることを特徴とする請求項１記載のバッファ制御装
   置。
3. 【請求項３】 リード・ライト可能なフィールドサイズ
   レジスタを更に有し、 前記書き込みフィールド制御部は、前記第１の同期信号
   に同期して書き込み動作を指示するとき、前記フィール
   ドサイズレジスタの値によって指定されるフィールドサ
   イズに応じた回数だけ前記書き込み制御部に書き込みア
   ドレスを更新させるものであり、 前記読み出しフィールド制御部は、前記第２の同期信号
   に同期して読み出し動作を指示するとき、前記フィール
   ドサイズレジスタの値によって指定されるフィールドサ
   イズに応じた回数だけ前記読み出し制御部に読み出しア
   ドレスを更新させるものであることを特徴とする請求項
   ２記載のバッファ制御装置。
4. 【請求項４】 夫々リード・ライト可能なバッファスタ
   ートアドレスレジスタ、及びバッファエンドアドレスレ
   ジスタを更に有し、 前記書き込みフィールド制御部は、書き込み制御部に、
   バッファメモリの先頭アドレスとして前記バッファスタ
   ートアドレスレジスタの値をプリセットすると共にバッ
   ファメモリの終了アドレスとして前記エンドアドレスレ
   ジスタの値をプリセットし、 前記書き込み制御部は、書き込みアドレスが前記終了ア
   ドレスに到達した後、書き込みアドレスを前記先頭アド
   レスに戻して、バッファメモリをリングバッファとして
   書き込み制御可能であり、 前記読み出しフィールド制御部は、読み出し制御部にバ
   ッファメモリの先頭アドレスとして前記バッファスター
   トアドレスレジスタの値をプリセットすると共にバッフ
   ァメモリの終了アドレスとして前記エンドアドレスレジ
   スタの値をプリセットし、 前記読み出し制御部は、読み出しアドレスが前記終了ア
   ドレスに到達した後、読み出しアドレスを前記先頭アド
   レスに戻して、バッファメモリをリングバッファとして
   読み出し制御可能であることを特徴とする請求項３記載
   のバッファ制御回路。
5. 【請求項５】 前記メモリ容量監視部は、前記バッファ
   スタートアドレスレジスタの値と、前記フィールドサイ
   ズレジスタの値とを入力し、前記読み出し制御部が出力
   する読み出しアドレスからフィールド先頭アドレスを認
   識して前記読み出しフィールド制御部に供給し、 前記読み出しフィールド制御部は、現在の読み出しフィ
   ールド先頭アドレスに対して直近の単数又は複数フィー
   ルド分、既に読み出し完了したフィールドのフィールド
   先頭アドレスを保持し、前記差分が第１の量に満たない
   状態のとき前記読み出し制御部に指定するフィールド先
   頭アドレスとして前記保持したフィールド先頭アドレス
   を利用するものであることを特徴とする請求項４記載の
   バッファ制御回路。
6. 【請求項６】 前記メモリ容量監視部は、前記バッファ
   スタートアドレスレジスタの値と、前記フィールドサイ
   ズレジスタの値とを入力し、前記書き込み制御部が出力
   する書き込みアドレスからフィールド先頭アドレスを認
   識して前記書き込みフィールド制御部に供給し、 前記書き込みフィールド制御部は、現在の書き込みフィ
   ールド先頭アドレスに対して直近の単数又は複数フィー
   ルド分、既に書き込み完了したフィールドのフィールド
   先頭アドレスを保持し、前記差分が第２の量を越えた状
   態のとき前記書き込み制御部に指定するフィールド先頭
   アドレスとして前記保持したフィールド先頭アドレスを
   利用するものであることを特徴とする請求項４記載のバ
   ッファ制御回路。
7. 【請求項７】 請求項１乃至６の何れか１項記載のバッ
   ファ制御回路及びバッファメモリを、入力画像データか
   らジッタを除去する画像データのフレームシンクロナイ
   ザとして1チップに含んで成るものであることを特徴と
   する半導体集積回路。