JP2002281460A - フレームメモリの構成方式 - Google Patents
フレームメモリの構成方式Info
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- JP2002281460A JP2002281460A JP2001073614A JP2001073614A JP2002281460A JP 2002281460 A JP2002281460 A JP 2002281460A JP 2001073614 A JP2001073614 A JP 2001073614A JP 2001073614 A JP2001073614 A JP 2001073614A JP 2002281460 A JP2002281460 A JP 2002281460A
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- Controls And Circuits For Display Device (AREA)
- Television Systems (AREA)
Abstract
(57)【要約】
【課題】映像データの二つのフィールドデータからフレ
ームデータに変換するためのフレームメモリの構成にお
いて、フィールドメモリを不要とした、フレームメモリ
の構成方式を提供することを目的とする。 【解決手段】２フレーム分のデータの容量を確保できる
デュアルポートメモリでフレームメモリを構成し、各１
フレーム分のデータの容量が確保された各アドレスエリ
アには奇数フィールドと偶数フィールドの１水平ライン
分のデータが格納されるエリアを交互に確保するように
したものである。
ームデータに変換するためのフレームメモリの構成にお
いて、フィールドメモリを不要とした、フレームメモリ
の構成方式を提供することを目的とする。 【解決手段】２フレーム分のデータの容量を確保できる
デュアルポートメモリでフレームメモリを構成し、各１
フレーム分のデータの容量が確保された各アドレスエリ
アには奇数フィールドと偶数フィールドの１水平ライン
分のデータが格納されるエリアを交互に確保するように
したものである。
Description
【０００１】
【発明の属する技術分野】本発明は、映像データの二つ
のフィールドデータからフレームデータに変換するため
のフレームメモリの構成方式に関するものである。
のフィールドデータからフレームデータに変換するため
のフレームメモリの構成方式に関するものである。
【０００２】
【従来の技術】テレビジョンカメラなどの撮像装置でと
らえられた映像信号であるＮＴＳＣ(National Televisi
on System Committee)信号やＰＡＬ(Phase Alternation
ByLine)信号などは、水平１ライン毎にとびとびとなる
奇数フィールドと偶数フィールドの二つのフィールド信
号から成る。映像信号を圧縮して画像符号化データとし
て伝送媒体で伝送したり、記録媒体に記録したりするた
めには、映像信号をデジタル信号に変換して画像符号化
処理を施さなければならない。そのためには、二つのフ
ィールド信号をデジタル信号に変換して、奇数フィール
ドデータと偶数フィールドデータを一つにしたフレーム
データの構成が必要となる。
らえられた映像信号であるＮＴＳＣ(National Televisi
on System Committee)信号やＰＡＬ(Phase Alternation
ByLine)信号などは、水平１ライン毎にとびとびとなる
奇数フィールドと偶数フィールドの二つのフィールド信
号から成る。映像信号を圧縮して画像符号化データとし
て伝送媒体で伝送したり、記録媒体に記録したりするた
めには、映像信号をデジタル信号に変換して画像符号化
処理を施さなければならない。そのためには、二つのフ
ィールド信号をデジタル信号に変換して、奇数フィール
ドデータと偶数フィールドデータを一つにしたフレーム
データの構成が必要となる。
【０００３】図５に、従来における、二つのフィールド
データからフレームデータに構成して、画像符号化し処
理を施して、画像符号化データを伝送媒体、記録装置な
どへ出力するまでの画像処理システムの構成を示す。
データからフレームデータに構成して、画像符号化し処
理を施して、画像符号化データを伝送媒体、記録装置な
どへ出力するまでの画像処理システムの構成を示す。
【０００４】テレビジョンカメラなどの撮像装置（図示
せず）でとらえられた映像信号の奇数フィールド信号と
偶数フィールド信号は、映像信号デコーダ１２でデジタ
ルデータとして奇数フィールドデータと偶数フィールド
データに変換されてメモリ制御部２０へ供給される。メ
モリ制御部２０は、奇数フィールドデータを奇数フィー
ルドメモリ２１へ、また偶数フィールドデータを偶数フ
ィールドメモリへ格納する。ここで、偶数フィールドデ
ータが偶数フィールドメモリに格納されているときに
は、奇数フィールドデータを奇数フィールドメモリから
読み出してフレームメモリ２３ａ、２３ｂのいずれか一
方の奇数フィールドデータのアドレスエリアへ格納す
る。一方、 奇数フィールドデータが奇数フィールドメ
モリに格納されているときには、偶数フィールドデータ
を偶数フィールドメモリから読み出してフレームメモリ
２３ａ、２３ｂの上記の一方の偶数フィールドデータの
アドレスエリアに格納する。このように、奇数フィール
ドデータと偶数フィールドデータが、フレームメモリ２
３ａ、２３ｂの一方へ格納されると、１フレームデータ
がフレームメモリ２３ａ、２３ｂの一方に構成される。
また、１フレームデータがフレームメモリ２３ａ、２３
ｂの一方に構成されるまでの間、画像符号化部１３はフ
レームメモリ２３ａ、２３ｂの他方から一つ前のフレー
ムのフレームデータを読み出して画像符号化の処理を施
して画像符号化データを生成し、伝送媒体あるいは記録
装置などへ出力する。
せず）でとらえられた映像信号の奇数フィールド信号と
偶数フィールド信号は、映像信号デコーダ１２でデジタ
ルデータとして奇数フィールドデータと偶数フィールド
データに変換されてメモリ制御部２０へ供給される。メ
モリ制御部２０は、奇数フィールドデータを奇数フィー
ルドメモリ２１へ、また偶数フィールドデータを偶数フ
ィールドメモリへ格納する。ここで、偶数フィールドデ
ータが偶数フィールドメモリに格納されているときに
は、奇数フィールドデータを奇数フィールドメモリから
読み出してフレームメモリ２３ａ、２３ｂのいずれか一
方の奇数フィールドデータのアドレスエリアへ格納す
る。一方、 奇数フィールドデータが奇数フィールドメ
モリに格納されているときには、偶数フィールドデータ
を偶数フィールドメモリから読み出してフレームメモリ
２３ａ、２３ｂの上記の一方の偶数フィールドデータの
アドレスエリアに格納する。このように、奇数フィール
ドデータと偶数フィールドデータが、フレームメモリ２
３ａ、２３ｂの一方へ格納されると、１フレームデータ
がフレームメモリ２３ａ、２３ｂの一方に構成される。
また、１フレームデータがフレームメモリ２３ａ、２３
ｂの一方に構成されるまでの間、画像符号化部１３はフ
レームメモリ２３ａ、２３ｂの他方から一つ前のフレー
ムのフレームデータを読み出して画像符号化の処理を施
して画像符号化データを生成し、伝送媒体あるいは記録
装置などへ出力する。
【０００５】そして、次のフレームデータはフレームメ
モリ２３ａ、２３ｂの他方に書き込まれ、フレームメモ
リ２３ａ、２３ｂの一方からフレームデータが読み出さ
れて、画像符号化部１３へ供給される。以下、奇数フィ
ールドメモリ２１、偶数フィールドメモリ２２、および
フレームメモリ２３ａ、２３ｂの一方のメモリにはデー
タが書き込まれ、他方のメモリからデータが読み出され
るという動作が繰り返される。
モリ２３ａ、２３ｂの他方に書き込まれ、フレームメモ
リ２３ａ、２３ｂの一方からフレームデータが読み出さ
れて、画像符号化部１３へ供給される。以下、奇数フィ
ールドメモリ２１、偶数フィールドメモリ２２、および
フレームメモリ２３ａ、２３ｂの一方のメモリにはデー
タが書き込まれ、他方のメモリからデータが読み出され
るという動作が繰り返される。
【０００６】
【発明が解決しようとする課題】従来の技術には、奇数
フィールドメモリと偶数フィールドメモリの二つのメモ
リが必要となる。また、フレームメモリも二つ必要とな
る。
フィールドメモリと偶数フィールドメモリの二つのメモ
リが必要となる。また、フレームメモリも二つ必要とな
る。
【０００７】本発明は、二つのフィールドメモリを不要
とした、フレームメモリの構成方式を提供することを目
的とする。
とした、フレームメモリの構成方式を提供することを目
的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、２フレーム分のデータの容量を確保できるデュアル
ポートメモリでフレームメモリを構成し、各１フレーム
分のデータの容量が確保された各アドレスエリアには奇
数フィールドと偶数フィールドの１水平ライン分のデー
タが格納されるエリアを交互に確保するようにしたもの
である。
に、２フレーム分のデータの容量を確保できるデュアル
ポートメモリでフレームメモリを構成し、各１フレーム
分のデータの容量が確保された各アドレスエリアには奇
数フィールドと偶数フィールドの１水平ライン分のデー
タが格納されるエリアを交互に確保するようにしたもの
である。
【０００９】また、１フレーム落ちが許容される場合で
は、１フレーム分のデータの容量を確保できるデュアル
ポートメモリでフレームメモリを構成して、 奇数フィ
ールドと偶数フィールドの１水平ライン分のデータを格
納するエリアを交互に確保するようにしたものである。
は、１フレーム分のデータの容量を確保できるデュアル
ポートメモリでフレームメモリを構成して、 奇数フィ
ールドと偶数フィールドの１水平ライン分のデータを格
納するエリアを交互に確保するようにしたものである。
【００１０】
【発明の実施の形態】本発明のデュアルポートメモリで
フレームメモリを構成した画像処理システムの実施例を
図３に示す。
フレームメモリを構成した画像処理システムの実施例を
図３に示す。
【００１１】ここで、１０はデュアルポートメモリで構
成されたフレームメモリで、２フレーム分のデータの容
量が確保されており、各１フレーム分のデータの容量が
確保された各アドレスエリアには奇数フィールドと偶数
フィールドの１水平ライン分のデータが交互に格納され
るように、メモリ制御部１１によってアクセスされる。
成されたフレームメモリで、２フレーム分のデータの容
量が確保されており、各１フレーム分のデータの容量が
確保された各アドレスエリアには奇数フィールドと偶数
フィールドの１水平ライン分のデータが交互に格納され
るように、メモリ制御部１１によってアクセスされる。
【００１２】テレビジョンカメラなどの撮像装置（図示
せず）でとらえられた映像信号の奇数フィールド信号と
偶数フィールド信号は、映像信号デコーダ１２でデジタ
ルデータとして奇数フィールドデータと偶数フィールド
データに変換されてメモリ制御部１１へ供給される。メ
モリ制御部１１は、現在のフレームデータをフレームメ
モリ１０の上位半分のアドレスエリアに格納する場合
は、奇数フィールドデータの１水平ラインのデータを所
定の奇数フィールドの１水平ラインエリアに、また偶数
フィールドデータの１水平ラインのデータを所定の偶数
フィールドの１水平ラインエリアに、各々に格納する。
せず）でとらえられた映像信号の奇数フィールド信号と
偶数フィールド信号は、映像信号デコーダ１２でデジタ
ルデータとして奇数フィールドデータと偶数フィールド
データに変換されてメモリ制御部１１へ供給される。メ
モリ制御部１１は、現在のフレームデータをフレームメ
モリ１０の上位半分のアドレスエリアに格納する場合
は、奇数フィールドデータの１水平ラインのデータを所
定の奇数フィールドの１水平ラインエリアに、また偶数
フィールドデータの１水平ラインのデータを所定の偶数
フィールドの１水平ラインエリアに、各々に格納する。
【００１３】そして、１フレーム分のデータをフレーム
メモリ１０の上位半分のアドレスエリアに格納を終了す
ると、次の１フレーム分のデータの格納は、フレームメ
モリ１０の下位半分のアドレスエリアに対して上記と同
様な動作でメモリ制御部１１の制御の下に行われる。同
時に、メモリ制御部１１は、既にフレームメモリ１０の
上位半分のアドレスエリアに書き込まれている１フレー
ム分のデータを読み出し画像符号化部１３へ供給する。
このように、フレームメモリ１０の上位半分と下位半分
のアドレスエリアへの書き込みと読み出しが１フレーム
周期に交互に行われて、画像符号化１３で画像符号化デ
ータとして伝送媒体や記録装置などへ供給される。
メモリ１０の上位半分のアドレスエリアに格納を終了す
ると、次の１フレーム分のデータの格納は、フレームメ
モリ１０の下位半分のアドレスエリアに対して上記と同
様な動作でメモリ制御部１１の制御の下に行われる。同
時に、メモリ制御部１１は、既にフレームメモリ１０の
上位半分のアドレスエリアに書き込まれている１フレー
ム分のデータを読み出し画像符号化部１３へ供給する。
このように、フレームメモリ１０の上位半分と下位半分
のアドレスエリアへの書き込みと読み出しが１フレーム
周期に交互に行われて、画像符号化１３で画像符号化デ
ータとして伝送媒体や記録装置などへ供給される。
【００１４】ここで、フレームデータである奇数フィー
ルドデータと偶数フィールドデータのフレームメモリ１
０へのアクセス動作を図１で説明する。
ルドデータと偶数フィールドデータのフレームメモリ１
０へのアクセス動作を図１で説明する。
【００１５】１０ａはフレームメモリ１０の上位半分の
アドレスエリアで、また１０ｂはフレームメモリ１０の
下位半分のアドレスエリアで、各々１フレーム分のデー
タを格納できる容量である。また、各アドレスエリア１
０ａ、１０ｂは、各フィールドの１水平ライン分のデー
タを交互に格納できるように確保されている。つまり、
上位半分のアドレスエリア１０ａでは、ａｏ１、ａ０
２、…、が奇数フィールドデータの１番目、２番目、
…、の水平ラインのデータを格納するエリアで、ａｅ
１、ａｅ２、…、が偶数フィールドデータの１番目、２
番目、…、の水平ラインのデータを格納するエリアであ
る。また、下位半分のアドレスエリア１０ｂでは、ｂｏ
１、ｂ０２、…、が奇数フィールドデータの１番目、２
番目、…、の水平ラインのデータを格納するエリアで、
ｂｅ１、ｂｅ２、…、が偶数フィールドデータの１番
目、２番目、…、の水平ラインのデータを格納するエリ
アである。
アドレスエリアで、また１０ｂはフレームメモリ１０の
下位半分のアドレスエリアで、各々１フレーム分のデー
タを格納できる容量である。また、各アドレスエリア１
０ａ、１０ｂは、各フィールドの１水平ライン分のデー
タを交互に格納できるように確保されている。つまり、
上位半分のアドレスエリア１０ａでは、ａｏ１、ａ０
２、…、が奇数フィールドデータの１番目、２番目、
…、の水平ラインのデータを格納するエリアで、ａｅ
１、ａｅ２、…、が偶数フィールドデータの１番目、２
番目、…、の水平ラインのデータを格納するエリアであ
る。また、下位半分のアドレスエリア１０ｂでは、ｂｏ
１、ｂ０２、…、が奇数フィールドデータの１番目、２
番目、…、の水平ラインのデータを格納するエリアで、
ｂｅ１、ｂｅ２、…、が偶数フィールドデータの１番
目、２番目、…、の水平ラインのデータを格納するエリ
アである。
【００１６】時間ｔ１からｔ２の１フィールド期間で、
１番目のフレームデータの奇数フィールドデータのｎ水
平ラインのデータがエリアａ０１、ａ０２、ａ０３、
…、ａ０ｎに順番に格納される。次の時間ｔ２からｔ３
の１フィールド期間で、１番目のフレームデータの偶数
フィールドデータのｎ水平ラインのデータがエリアａｅ
１、ａｅ２、ａｅ３、…、ａｅｎに順番に格納される。
時間ｔ３で１番目のフレームデータが上位半分のアドレ
スエリア１０ａに構成される。そして、この１番目のフ
レームデータは、時間ｔ３からｔ５の期間に画像符号化
部１３へ供給されて、画像符号化が施されて画像符号化
データとして生成される。
１番目のフレームデータの奇数フィールドデータのｎ水
平ラインのデータがエリアａ０１、ａ０２、ａ０３、
…、ａ０ｎに順番に格納される。次の時間ｔ２からｔ３
の１フィールド期間で、１番目のフレームデータの偶数
フィールドデータのｎ水平ラインのデータがエリアａｅ
１、ａｅ２、ａｅ３、…、ａｅｎに順番に格納される。
時間ｔ３で１番目のフレームデータが上位半分のアドレ
スエリア１０ａに構成される。そして、この１番目のフ
レームデータは、時間ｔ３からｔ５の期間に画像符号化
部１３へ供給されて、画像符号化が施されて画像符号化
データとして生成される。
【００１７】また、この時間ｔ３からｔ５の期間では、
２番目のフレームデータの奇数フィールドデータ、およ
び偶数フィールドデータのｎ水平ラインのデータが、下
位半分のアドレスエリア１０ｂのエリアｂｏ１、ｂｏ
２、ｂｏ３、…、ｂｏｎ、およびエリアｂｅ１、ｂｅ
２、ｂｅ３、…、ｂｅｎへ順番に格納される。
２番目のフレームデータの奇数フィールドデータ、およ
び偶数フィールドデータのｎ水平ラインのデータが、下
位半分のアドレスエリア１０ｂのエリアｂｏ１、ｂｏ
２、ｂｏ３、…、ｂｏｎ、およびエリアｂｅ１、ｂｅ
２、ｂｅ３、…、ｂｅｎへ順番に格納される。
【００１８】以下、同様にメモり制御部１１によって、
映像デコーダからの奇数フィールドデータまたは偶数フ
ィールドデータの１水平ライン分のデータをフレームメ
モリ１０の一方の上位半分または下位半分のアドレスエ
リア内の所定エリアに格納して、他方の上位半分または
下位半分のアドレスエリアから１フレーム分のデータを
読み出して後段の画像符号化部１３へ供給される。
映像デコーダからの奇数フィールドデータまたは偶数フ
ィールドデータの１水平ライン分のデータをフレームメ
モリ１０の一方の上位半分または下位半分のアドレスエ
リア内の所定エリアに格納して、他方の上位半分または
下位半分のアドレスエリアから１フレーム分のデータを
読み出して後段の画像符号化部１３へ供給される。
【００１９】図３のフレームメモリ１０の場合では、２
フレーム分のデータの容量を確保できるデュアルポート
メモリを採用して、フレーム落ちがないフレームデータ
を構成することができるが、１フレーム落ちが許容され
る場合では、１フレーム分のデータの容量を確保できる
デュアルポートメモリでフレームメモリを構成するよう
にしてもよい。また、シングルポートのメモリ１５を採
用した図４のような構成としても良い。これらの二つの
場合のフレームメモリ１０、１５へのアクセス動作を図
２に示す。その動作内容は、２フレーム毎にフレームデ
ータの書き込みが行われるということを除いて、前述と
同じであるためにその説明は省略する。
フレーム分のデータの容量を確保できるデュアルポート
メモリを採用して、フレーム落ちがないフレームデータ
を構成することができるが、１フレーム落ちが許容され
る場合では、１フレーム分のデータの容量を確保できる
デュアルポートメモリでフレームメモリを構成するよう
にしてもよい。また、シングルポートのメモリ１５を採
用した図４のような構成としても良い。これらの二つの
場合のフレームメモリ１０、１５へのアクセス動作を図
２に示す。その動作内容は、２フレーム毎にフレームデ
ータの書き込みが行われるということを除いて、前述と
同じであるためにその説明は省略する。
【００２０】
【発明の効果】本発明によれば、映像信号のデジタル化
された二つのフィールドデータから、画像符号化処理が
可能なフレームデータとするために必要なフレームメモ
リの部品点数が削減されて、高密度の部品実装が可能と
なる。
された二つのフィールドデータから、画像符号化処理が
可能なフレームデータとするために必要なフレームメモ
リの部品点数が削減されて、高密度の部品実装が可能と
なる。
【図１】 本発明の第一実施例のフレームメモリ構成に
よるフィールドデータのアクセスを示す図
よるフィールドデータのアクセスを示す図
【図２】 本発明の第二実施例のフレームメモリ構成に
よるフィールドデータのアクセスを示す図
よるフィールドデータのアクセスを示す図
【図３】 本発明の第一または第二の実施例における画
像処理システムの構成を示す図
像処理システムの構成を示す図
【図４】 本発明の第二の実施例における画像処理シス
テムの構成を示す図
テムの構成を示す図
【図５】 従来の技術におけるフィールドメモリとフレ
ームメモリとから成る画像処理システムの構成を示す図
ームメモリとから成る画像処理システムの構成を示す図
１０、１５：フレームメモリ、１１、１６：メモリ制御
部、１２：映像デコーダ、１３：画像符号化部、１０
ａ：フレームメモリ１０の上位半分のアドレスエリア、
１０ｂ：フレームメモリ１０の下位半分のアドレスエリ
ア、ａｏ１、ａｏ２、…、ａｏｎ：奇数フィールドデー
タの１水平ライン分のデータ格納エリア、ａｅ１、ａｅ
２、…、ａｅｎ：偶数フィールドデータの１水平ライン
分のデータ格納エリア、ｂｏ１、ｂｏ２、…、ｂｏｎ：
奇数フィールドデータの１水平ライン分のデータ格納エ
リア、ｂｅ１、ｂｅ２、…、ｂｅｎ：偶数フィールドデ
ータの１水平ライン分のデータ格納エリア
部、１２：映像デコーダ、１３：画像符号化部、１０
ａ：フレームメモリ１０の上位半分のアドレスエリア、
１０ｂ：フレームメモリ１０の下位半分のアドレスエリ
ア、ａｏ１、ａｏ２、…、ａｏｎ：奇数フィールドデー
タの１水平ライン分のデータ格納エリア、ａｅ１、ａｅ
２、…、ａｅｎ：偶数フィールドデータの１水平ライン
分のデータ格納エリア、ｂｏ１、ｂｏ２、…、ｂｏｎ：
奇数フィールドデータの１水平ライン分のデータ格納エ
リア、ｂｅ１、ｂｅ２、…、ｂｅｎ：偶数フィールドデ
ータの１水平ライン分のデータ格納エリア
Claims (2)
- 【請求項１】映像データの奇数フィールドデータと偶数
フィールドデータとの二つのフィールドデータからフレ
ームデータに変換するためのフレームメモリの構成方式
において、 前記フレームメモリのアドレスエリアには前記奇数フィ
ールドと前記偶数フィールドの１水平ライン分のデータ
が格納されるエリアを交互に確保したことを特徴とする
フレームメモリの構成方式。 - 【請求項２】請求項１記載の発明において、 前記フレームメモリを２フレーム分のデータ容量を確保
できるデュアルポートメモリで構成し、前記各１フレー
ム分のデータの容量が確保された各アドレスエリアには
前記奇数フィールドと前記偶数フィールドとの１水平ラ
イン分のデータが格納されるエリアを交互に確保したこ
とを特徴とするフレームメモリの構成方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001073614A JP2002281460A (ja) | 2001-03-15 | 2001-03-15 | フレームメモリの構成方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001073614A JP2002281460A (ja) | 2001-03-15 | 2001-03-15 | フレームメモリの構成方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002281460A true JP2002281460A (ja) | 2002-09-27 |
Family
ID=18931011
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001073614A Pending JP2002281460A (ja) | 2001-03-15 | 2001-03-15 | フレームメモリの構成方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002281460A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013164947A1 (ja) * | 2012-05-01 | 2013-11-07 | 三星ディスプレイ株式會会社 | フレームメモリの制御回路、表示装置及びフレームメモリの制御方法 |
-
2001
- 2001-03-15 JP JP2001073614A patent/JP2002281460A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013164947A1 (ja) * | 2012-05-01 | 2013-11-07 | 三星ディスプレイ株式會会社 | フレームメモリの制御回路、表示装置及びフレームメモリの制御方法 |
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