JP4263290B2 - データ・ストリームをインタリーブするための回路および方法 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は、一般に、集積回路に関し、さらに詳しくは、マルチメディア・データ・ストリームの異なるセクションに含まれるデータをインタリーブするための集積回路に関する。
【０００２】
【従来の技術】
ＤＶＤ(Digital Versatile Disk)や他の装置は、モニタに表示したり、スピーカを鳴らすためのビデオおよびオーディオ、すなわち、マルチメディア・データを格納するためによく利用される。マルチメディア音声および画像は、一般に同時に再生されることを意図するが、これらを生成するために用いられるデータはシリアルに与えられることがある。
【０００３】
従って、シリアル・データ・ストリームの異なるセクションに含まれるデータをインタリーブして、これらの異なるセクションをいっしょに処理できるようにすることが必要な場合が多い。例えば、ＭＰＥＧ−１(Motion Picture Expert's Group 1)として知られるマルチメディア・フォーマット規格では、音声部分は２つの音声チャネル、すなわち、ステレオ用のデータを含み、これらは着信データ・ストリームの各フレーム内でインタリーブされ、容易にいっしょに処理できる。ＭＰＥＧ−２規格というＭＰＥＧ−１の拡張はこの概念を拡張し、最大８チャネルの音声データを提供する追加チャネルのサラウンド・サウンド機能を含む。初期のＭＰＥＧ−１との下位互換性を確保するため、ＭＰＥＧ−２はデータ・ストリームの一つのセクション内でステレオ・データを提供し、後で受信される別のセクション内でサラウンド・サウンド・データを提供する。
【０００４】
従来の音声処理回路は、ステレオ・セクションからサラウンド・サウンド・データを含む音声データ・ストリームを格納するため、最大２６，０００個のメモリ・セルを有する大きなメモリ回路を利用する。データが利用できないことによる出力信号の中断を防ぐため、メモリ回路は同時に書き込み・読み出しが可能なデュアル・ポート・メモリとして構成される。しかし、このようなデュアル・ポート・メモリは集積回路上で大きなダイ面積を占め、そのため処理回路の製造コストを増加させる。
【０００５】
【発明が解決しようとする課題】
従って、マルチメディア信号の一つのセクションからのデータを保持して、このデータが、シリアル・データ・ストリームにおいて後で受信される別のセクションからのデータといっしょに処理できるようにする、改善された回路および方法が必要とされる。
【０００６】
【実施例】
ＭＰＥＧ−２データ・ストリームの典型的な音声部分の簡略フレームを、ステレオ・チャネルＴ１，Ｔ２のステレオ・データとともにヘッダ１に制御情報を収容するステレオ・セクションを含んで、図１に示す。ステレオ・セクションの次には、チャネルＴ３，Ｔ４，Ｔ５のサラウンド・サウンド・データとともにヘッダ２に制御情報を収容するサラウンド・サウンド・セクションが続く。ステレオおよびサラウンド・サウンド出力信号は同時に聞くことを意図しているので、これらは、たとえサラウンド・サウンド・データがステレオ・データよりも後に受信されても、同時に処理しなければならない。さらに、高品位な音声出力を与えて、スピーカや他の出力装置を駆動するために、処理は連続的かつ途切れなく行われなければならない。
【０００７】
図２は、マルチメディア・データ・ストリーム・データを、モニタ２２または他のディスプレイ装置を駆動するためのビデオ信号と、スピーカ２４または他の音声装置を駆動するための音声信号とに変換するためのマルチメディア・データ処理回路１０のブロック図である。説明を簡単にするために、データ処理回路１０は、一つのスピーカを備えて示されているが、データ処理回路１０によって生成される音声データの各チャネル毎に一つのスピーカがあるのが一般的である。データは、図１に示すＭＰＥＧ−２規格に従って圧縮され、フォーマット化される。
【０００８】
マルチメディア・データ処理回路１０は、ＤＶＤまたは他の入力装置から３２ビット入力バス３０上でシリアル方式でデータを受信するデータ・フロー回路２６を含む。データはビデオ部分および音声部分に仕分けされ、これらの部分は、数フレーム分のデータを格納するための大きなダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）を有するバッファ格納回路２８の個別の領域にシリアル方式で格納される。データ・フロー回路２６は、ポインタとともにビデオおよび音声領域の位置を記録し、制御バス４０上で送出されるビデオ・プロセッサ３４および音声プロセッサ３６からのメモリ要求に応答して、３２ビット・データ・バス３８上でデータの転送を制御・監視する。
【０００９】
ビデオ・プロセッサ３４は、展開(decompressing)および色補正，画素補間(pixel interpolation)などの他のビデオ処理のために、３２ビット・バス３８上でバッファ格納回路２８からデータのビデオ部分を受信する。モニタがアナログ・ビデオ信号を受信するように構成されている場合、ビデオ・プロセッサ３４はデジタル・ビデオ・データをアナログ・ビデオ信号に変換し、かつアナログ・ビデオ信号を増幅するための回路を内蔵する。
【００１０】
ビデオ信号が処理され、ビデオ画像がモニタ２２上に表示されると、新たなデータへの要求がバス４０上でデータ・フロー回路２６に送られる。しかし、データ・フロー回路２６，バッファ格納回路２８およびバス３８は、ビデオ・プロセッサ３４への連続的かつ途切れのないビデオ・データの供給を確保するために、このような要求に対して必ずしも即座に応答できるわけではない。例えば、データ・フロー回路２６および／またはバス３８は、新たなデータを受信したり、音声データを音声プロセッサ３６に転送したり、あるいはバス３８に結合された他のシステム・デバイス（図示せず）と交信するなど、他のシステム・タスクの実行でビジーである場合がある。モニタ２２を駆動するビデオ出力信号の中断を防ぐため、ビデオ・プロセッサ３４は、ビデオ処理をしばらく続けられるデータが即座にないような期間を吸収するためのローカル・メモリを内蔵する。
【００１１】
同様に、音声プロセッサ３６は、バス３８上でデータ・フロー回路２６から受信されたデータの音声部分を展開する。音声データは、サラウンド・サウンド音声チャネルを含むようにフォーマット化されるので、音声プロセッサ３６は、スピーカ２４を駆動するため、ステレオ・チャネルＴ１〜Ｔ２をサラウンド・サウンド・チャネルＴ３〜Ｔ５とインタリーブする。音声プロセッサ３４は、音声データに対してデジタル／アナログ変換を行い、かつ必要に応じて変換されたアナログ音声信号を増幅・濾波するための回路を内蔵する。
【００１２】
音声データが処理されると、音声プロセッサ３６は制御バス４０上で新たなデータへの要求をデータ・フロー回路２６に発行する。ビデオ・データの場合と同様に、データ・フロー回路２６および／またはバス３８が他のシステム・タスクで占められている場合、新たな音声データは要求時に即座に転送されないことが多い。スピーカ２４が途切れのない音声信号で駆動されることを確保するため、音声プロセッサ３６は、データ・フロー回路２６およびバス３８が新たな音声データを転送できないような期間で連続的な処理を確保するために十分な音声データを格納するためのローカル・メモリを内蔵する。
【００１３】
一つの回路に対するデータが転送中で、データ・フロー回路２６，バッファ格納回路２８またはバス３８がビジーの場合、他の回路はこの転送が完了するまで待たなければならない。従って、ビデオ・プロセッサ３４および音声プロセッサ３６におけるローカル・メモリのサイズは、他の回路に転送されるデータの量によって決定される。待ち状態を低減するため、一般にローカル・メモリはデュアル・ポート・ランダム・アクセス・メモリとして構成される。しかし、デュアル・ポート・ランダム・アクセス・メモリは集積回路ダイ上の大きな面積を占め、そのためシステム・コストを増加させるため、データ転送のサイズを小さくするか、あるいは待ち状態を吸収するために必要なローカル・メモリの量を小さくすることが望ましい。
【００１４】
図３は、バス３８上で受信された音声データをデコードして処理し、スピーカ２４を駆動するための連続的な音声信号を生成する音声プロセッサ３４の更なる詳細を示す概略図である。音声プロセッサ３４は、メモリ回路６２，６４，メモリ制御回路６６，マルチプレクサ６８，展開回路７０および音声回路７２を含む。
【００１５】
メモリ回路６２，６４は、バス３８から新たなデータを受信し、書き込みながら、格納済みデータをそれぞれの出力に与えることができるデュアル・ポート・メモリとして構成される。メモリ回路６２，６４は、最悪の場合の待ち状態を吸収する、すなわち、新たな音声データが受信されるのを待ちながら連続的な音声処理を確保するために十分なデータを保持する、のに十分な格納容量を有する。バッファ格納回路２８からのステレオ・データ（Ｔ１〜Ｔ２）はメモリ回路６２を介して中継され、サラウンド・サウンド・データ（Ｔ３〜Ｔ５）はメモリ回路６４を介して中継される。このデータはバッファ格納回路２８内で利用可能なので、処理される際に、完全なフレームとしてではなく、小さなパケットで転送できる。２つのメモリ回路６２，６４を利用し、音声データの完全なフレームを格納する必要を省くことにより、本発明は従来に比べて小さなメモリ回路を利用できる。
【００１６】
例えば、上記の実施例では、メモリ回路６２，６４は約１，０００ビットの格納容量を有するが、これは従来技術で必要とされる２６，０００ビットから大幅に低減されている。このように小さいメモリ・サイズは、ダイ面積および回路製造コストを大幅に節減する。
【００１７】
メモリ制御回路６６は、リード／ライト・ライン８０，８２で、メモリ回路６２，６４とのデータ転送を制御する。メモリ制御回路６６は、メモリ回路６２に現在格納中のステレオ・データの量を監視するためのポインタを含み、このポインタは新たなステレオ・データが受信されるとインクリメントされ、またデータがメモリ回路６２の出力で与えられ、マルチプレクサ６８によって選択されるとデクリメントされる。同様なサラウンド・サラウンド・ポインタは、メモリ回路６４に現在格納中のサラウンド・サウンド・データの量を監視する。サラウンド・サウンド・ポインタは、サラウンド・サウンド・データがメモリ回路６４に転送されるとインクリメントし、メモリ回路６４から転送されるとデクリメントする。メモリ回路６２または６４に格納されたデータの量が所定のレベル以下に低下すると、メモリ制御回路６６はバス４０上で新たなステレオ・データまたはサラウンド・サウンド・データの要求をデータ・フロー回路２６に送出する。
【００１８】
マルチプレクサ６８は、展開回路７０からの選択信号に応答して、メモリ回路６２とメモリ回路６４との間で選択して、その出力にてインタリーブされた信号を生成する。一例として、展開回路７０が音声データ・ストリームを展開するために、Ｔ１〜Ｔ２データのパケットと、それに続くＴ３〜Ｔ５データのパケットを必要とすると仮定する。展開回路７０は、メモリ６２に格納されたＴ１〜Ｔ２パケットをマルチプレクサ６８の出力に中継するために、マルチプレクサ６８の制御入力にて第１選択信号を生成する。次に、展開回路７０は、メモリ６２に格納されたＴ３〜Ｔ５パケットをマルチプレクサ６８の出力に、Ｔ１〜Ｔ２，Ｔ２〜Ｔ５順序で中継するために、第２選択信号を生成する。従って、Ｔ１〜Ｔ２パケットはＴ３〜Ｔ５パケットとインタリーブされる。
【００１９】
ステレオ・データおよびサラウンド・サウンド・データは、個別の交互ビットとしてではなく、展開回路７０で用いられるアルゴリズムに従ってパケット単位で一般に選択・展開される。従って、メモリ回路６２に格納されたデータは、メモリ回路６４に格納されたデータとは異なるレート９にて処理できる。ステレオ・データまたはサラウンド・サウンド・データがマルチプレクサ６８によって選択されると、展開回路７０は制御信号をメモリ制御回路６６に送出し、メモリ回路６２，６４に現在格納中のデータの量を更新するために適切なポインタをデクリメントする。
【００２０】
このように、展開回路７０は音声データを展開して、出力８４に展開済み音声データ・ストリームを与える。展開済み音声データ・ストリームは、２つのステレオ・チャネルや３つのサラウンド・サウンド・チャネルへのデコードや、アナログ音声信号への変換や、増幅や、濾波などの更なる処理のために音声回路７２に印加される。音声回路７２の５線出力は、スピーカ２４および／または他の音声装置（図示せず）を駆動する。
【００２１】
以上、本発明はデータ・ストリームをインタリーブする回路および方法であって、インタリーブされるデータがデータ・ストリームの個別のセクションに収容される、回路および方法を提供することが理解されよう。バッファ格納回路は、このデータ・ストリームを受信し、格納する。データ・ストリームの第１セクションは第１メモリ回路に転送され、データ・ストリームの第２セクションは第２メモリ回路に転送される。第１メモリ回路および第２メモリ回路の出力にそれぞれ結合された第１および第２入力を有するマルチプレクサ回路は、選択信号に応答してデータ・ストリームの第１セクションと第２セクションとの間で選択し、インタリーブされた出力信号を生成する。
【図面の簡単な説明】
【図１】ＭＰＥＧ−２音声データのフレームの図である。
【図２】マルチメディア・データ処理回路のブロック図である。
【図３】音声プロセッサのブロック図である。
【符号の説明】
１０ マルチメディア・データ処理回路
２２ モニタ
２４ スピーカ
２６ データ・フロー回路
２８ バッファ格納回路
３０ ３２ビット入力バス
３４ ビデオ・プロセッサ
３６ 音声プロセッサ
３８ ３２ビット・データ・バス
４０ ビデオ・バス
６２，６４ メモリ回路
６６ メモリ制御回路
６８ マルチプレクサ
７０ 展開回路
７２ 音声回路
８０，８２ リード／ライト・ライン
８４ 出力
【産業上の利用分野】
本発明は、一般に、集積回路に関し、さらに詳しくは、マルチメディア・データ・ストリームの異なるセクションに含まれるデータをインタリーブするための集積回路に関する。
【０００２】
【従来の技術】
ＤＶＤ(Digital Versatile Disk)や他の装置は、モニタに表示したり、スピーカを鳴らすためのビデオおよびオーディオ、すなわち、マルチメディア・データを格納するためによく利用される。マルチメディア音声および画像は、一般に同時に再生されることを意図するが、これらを生成するために用いられるデータはシリアルに与えられることがある。
【０００３】
従って、シリアル・データ・ストリームの異なるセクションに含まれるデータをインタリーブして、これらの異なるセクションをいっしょに処理できるようにすることが必要な場合が多い。例えば、ＭＰＥＧ−１(Motion Picture Expert's Group 1)として知られるマルチメディア・フォーマット規格では、音声部分は２つの音声チャネル、すなわち、ステレオ用のデータを含み、これらは着信データ・ストリームの各フレーム内でインタリーブされ、容易にいっしょに処理できる。ＭＰＥＧ−２規格というＭＰＥＧ−１の拡張はこの概念を拡張し、最大８チャネルの音声データを提供する追加チャネルのサラウンド・サウンド機能を含む。初期のＭＰＥＧ−１との下位互換性を確保するため、ＭＰＥＧ−２はデータ・ストリームの一つのセクション内でステレオ・データを提供し、後で受信される別のセクション内でサラウンド・サウンド・データを提供する。
【０００４】
従来の音声処理回路は、ステレオ・セクションからサラウンド・サウンド・データを含む音声データ・ストリームを格納するため、最大２６，０００個のメモリ・セルを有する大きなメモリ回路を利用する。データが利用できないことによる出力信号の中断を防ぐため、メモリ回路は同時に書き込み・読み出しが可能なデュアル・ポート・メモリとして構成される。しかし、このようなデュアル・ポート・メモリは集積回路上で大きなダイ面積を占め、そのため処理回路の製造コストを増加させる。
【０００５】
【発明が解決しようとする課題】
従って、マルチメディア信号の一つのセクションからのデータを保持して、このデータが、シリアル・データ・ストリームにおいて後で受信される別のセクションからのデータといっしょに処理できるようにする、改善された回路および方法が必要とされる。
【０００６】
【実施例】
ＭＰＥＧ−２データ・ストリームの典型的な音声部分の簡略フレームを、ステレオ・チャネルＴ１，Ｔ２のステレオ・データとともにヘッダ１に制御情報を収容するステレオ・セクションを含んで、図１に示す。ステレオ・セクションの次には、チャネルＴ３，Ｔ４，Ｔ５のサラウンド・サウンド・データとともにヘッダ２に制御情報を収容するサラウンド・サウンド・セクションが続く。ステレオおよびサラウンド・サウンド出力信号は同時に聞くことを意図しているので、これらは、たとえサラウンド・サウンド・データがステレオ・データよりも後に受信されても、同時に処理しなければならない。さらに、高品位な音声出力を与えて、スピーカや他の出力装置を駆動するために、処理は連続的かつ途切れなく行われなければならない。
【０００７】
図２は、マルチメディア・データ・ストリーム・データを、モニタ２２または他のディスプレイ装置を駆動するためのビデオ信号と、スピーカ２４または他の音声装置を駆動するための音声信号とに変換するためのマルチメディア・データ処理回路１０のブロック図である。説明を簡単にするために、データ処理回路１０は、一つのスピーカを備えて示されているが、データ処理回路１０によって生成される音声データの各チャネル毎に一つのスピーカがあるのが一般的である。データは、図１に示すＭＰＥＧ−２規格に従って圧縮され、フォーマット化される。
【０００８】
マルチメディア・データ処理回路１０は、ＤＶＤまたは他の入力装置から３２ビット入力バス３０上でシリアル方式でデータを受信するデータ・フロー回路２６を含む。データはビデオ部分および音声部分に仕分けされ、これらの部分は、数フレーム分のデータを格納するための大きなダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）を有するバッファ格納回路２８の個別の領域にシリアル方式で格納される。データ・フロー回路２６は、ポインタとともにビデオおよび音声領域の位置を記録し、制御バス４０上で送出されるビデオ・プロセッサ３４および音声プロセッサ３６からのメモリ要求に応答して、３２ビット・データ・バス３８上でデータの転送を制御・監視する。
【０００９】
ビデオ・プロセッサ３４は、展開(decompressing)および色補正，画素補間(pixel interpolation)などの他のビデオ処理のために、３２ビット・バス３８上でバッファ格納回路２８からデータのビデオ部分を受信する。モニタがアナログ・ビデオ信号を受信するように構成されている場合、ビデオ・プロセッサ３４はデジタル・ビデオ・データをアナログ・ビデオ信号に変換し、かつアナログ・ビデオ信号を増幅するための回路を内蔵する。
【００１０】
ビデオ信号が処理され、ビデオ画像がモニタ２２上に表示されると、新たなデータへの要求がバス４０上でデータ・フロー回路２６に送られる。しかし、データ・フロー回路２６，バッファ格納回路２８およびバス３８は、ビデオ・プロセッサ３４への連続的かつ途切れのないビデオ・データの供給を確保するために、このような要求に対して必ずしも即座に応答できるわけではない。例えば、データ・フロー回路２６および／またはバス３８は、新たなデータを受信したり、音声データを音声プロセッサ３６に転送したり、あるいはバス３８に結合された他のシステム・デバイス（図示せず）と交信するなど、他のシステム・タスクの実行でビジーである場合がある。モニタ２２を駆動するビデオ出力信号の中断を防ぐため、ビデオ・プロセッサ３４は、ビデオ処理をしばらく続けられるデータが即座にないような期間を吸収するためのローカル・メモリを内蔵する。
【００１１】
同様に、音声プロセッサ３６は、バス３８上でデータ・フロー回路２６から受信されたデータの音声部分を展開する。音声データは、サラウンド・サウンド音声チャネルを含むようにフォーマット化されるので、音声プロセッサ３６は、スピーカ２４を駆動するため、ステレオ・チャネルＴ１〜Ｔ２をサラウンド・サウンド・チャネルＴ３〜Ｔ５とインタリーブする。音声プロセッサ３４は、音声データに対してデジタル／アナログ変換を行い、かつ必要に応じて変換されたアナログ音声信号を増幅・濾波するための回路を内蔵する。
【００１２】
音声データが処理されると、音声プロセッサ３６は制御バス４０上で新たなデータへの要求をデータ・フロー回路２６に発行する。ビデオ・データの場合と同様に、データ・フロー回路２６および／またはバス３８が他のシステム・タスクで占められている場合、新たな音声データは要求時に即座に転送されないことが多い。スピーカ２４が途切れのない音声信号で駆動されることを確保するため、音声プロセッサ３６は、データ・フロー回路２６およびバス３８が新たな音声データを転送できないような期間で連続的な処理を確保するために十分な音声データを格納するためのローカル・メモリを内蔵する。
【００１３】
一つの回路に対するデータが転送中で、データ・フロー回路２６，バッファ格納回路２８またはバス３８がビジーの場合、他の回路はこの転送が完了するまで待たなければならない。従って、ビデオ・プロセッサ３４および音声プロセッサ３６におけるローカル・メモリのサイズは、他の回路に転送されるデータの量によって決定される。待ち状態を低減するため、一般にローカル・メモリはデュアル・ポート・ランダム・アクセス・メモリとして構成される。しかし、デュアル・ポート・ランダム・アクセス・メモリは集積回路ダイ上の大きな面積を占め、そのためシステム・コストを増加させるため、データ転送のサイズを小さくするか、あるいは待ち状態を吸収するために必要なローカル・メモリの量を小さくすることが望ましい。
【００１４】
図３は、バス３８上で受信された音声データをデコードして処理し、スピーカ２４を駆動するための連続的な音声信号を生成する音声プロセッサ３４の更なる詳細を示す概略図である。音声プロセッサ３４は、メモリ回路６２，６４，メモリ制御回路６６，マルチプレクサ６８，展開回路７０および音声回路７２を含む。
【００１５】
メモリ回路６２，６４は、バス３８から新たなデータを受信し、書き込みながら、格納済みデータをそれぞれの出力に与えることができるデュアル・ポート・メモリとして構成される。メモリ回路６２，６４は、最悪の場合の待ち状態を吸収する、すなわち、新たな音声データが受信されるのを待ちながら連続的な音声処理を確保するために十分なデータを保持する、のに十分な格納容量を有する。バッファ格納回路２８からのステレオ・データ（Ｔ１〜Ｔ２）はメモリ回路６２を介して中継され、サラウンド・サウンド・データ（Ｔ３〜Ｔ５）はメモリ回路６４を介して中継される。このデータはバッファ格納回路２８内で利用可能なので、処理される際に、完全なフレームとしてではなく、小さなパケットで転送できる。２つのメモリ回路６２，６４を利用し、音声データの完全なフレームを格納する必要を省くことにより、本発明は従来に比べて小さなメモリ回路を利用できる。
【００１６】
例えば、上記の実施例では、メモリ回路６２，６４は約１，０００ビットの格納容量を有するが、これは従来技術で必要とされる２６，０００ビットから大幅に低減されている。このように小さいメモリ・サイズは、ダイ面積および回路製造コストを大幅に節減する。
【００１７】
メモリ制御回路６６は、リード／ライト・ライン８０，８２で、メモリ回路６２，６４とのデータ転送を制御する。メモリ制御回路６６は、メモリ回路６２に現在格納中のステレオ・データの量を監視するためのポインタを含み、このポインタは新たなステレオ・データが受信されるとインクリメントされ、またデータがメモリ回路６２の出力で与えられ、マルチプレクサ６８によって選択されるとデクリメントされる。同様なサラウンド・サラウンド・ポインタは、メモリ回路６４に現在格納中のサラウンド・サウンド・データの量を監視する。サラウンド・サウンド・ポインタは、サラウンド・サウンド・データがメモリ回路６４に転送されるとインクリメントし、メモリ回路６４から転送されるとデクリメントする。メモリ回路６２または６４に格納されたデータの量が所定のレベル以下に低下すると、メモリ制御回路６６はバス４０上で新たなステレオ・データまたはサラウンド・サウンド・データの要求をデータ・フロー回路２６に送出する。
【００１８】
マルチプレクサ６８は、展開回路７０からの選択信号に応答して、メモリ回路６２とメモリ回路６４との間で選択して、その出力にてインタリーブされた信号を生成する。一例として、展開回路７０が音声データ・ストリームを展開するために、Ｔ１〜Ｔ２データのパケットと、それに続くＴ３〜Ｔ５データのパケットを必要とすると仮定する。展開回路７０は、メモリ６２に格納されたＴ１〜Ｔ２パケットをマルチプレクサ６８の出力に中継するために、マルチプレクサ６８の制御入力にて第１選択信号を生成する。次に、展開回路７０は、メモリ６２に格納されたＴ３〜Ｔ５パケットをマルチプレクサ６８の出力に、Ｔ１〜Ｔ２，Ｔ２〜Ｔ５順序で中継するために、第２選択信号を生成する。従って、Ｔ１〜Ｔ２パケットはＴ３〜Ｔ５パケットとインタリーブされる。
【００１９】
ステレオ・データおよびサラウンド・サウンド・データは、個別の交互ビットとしてではなく、展開回路７０で用いられるアルゴリズムに従ってパケット単位で一般に選択・展開される。従って、メモリ回路６２に格納されたデータは、メモリ回路６４に格納されたデータとは異なるレート９にて処理できる。ステレオ・データまたはサラウンド・サウンド・データがマルチプレクサ６８によって選択されると、展開回路７０は制御信号をメモリ制御回路６６に送出し、メモリ回路６２，６４に現在格納中のデータの量を更新するために適切なポインタをデクリメントする。
【００２０】
このように、展開回路７０は音声データを展開して、出力８４に展開済み音声データ・ストリームを与える。展開済み音声データ・ストリームは、２つのステレオ・チャネルや３つのサラウンド・サウンド・チャネルへのデコードや、アナログ音声信号への変換や、増幅や、濾波などの更なる処理のために音声回路７２に印加される。音声回路７２の５線出力は、スピーカ２４および／または他の音声装置（図示せず）を駆動する。
【００２１】
以上、本発明はデータ・ストリームをインタリーブする回路および方法であって、インタリーブされるデータがデータ・ストリームの個別のセクションに収容される、回路および方法を提供することが理解されよう。バッファ格納回路は、このデータ・ストリームを受信し、格納する。データ・ストリームの第１セクションは第１メモリ回路に転送され、データ・ストリームの第２セクションは第２メモリ回路に転送される。第１メモリ回路および第２メモリ回路の出力にそれぞれ結合された第１および第２入力を有するマルチプレクサ回路は、選択信号に応答してデータ・ストリームの第１セクションと第２セクションとの間で選択し、インタリーブされた出力信号を生成する。
【図面の簡単な説明】
【図１】ＭＰＥＧ−２音声データのフレームの図である。
【図２】マルチメディア・データ処理回路のブロック図である。
【図３】音声プロセッサのブロック図である。
【符号の説明】
１０ マルチメディア・データ処理回路
２２ モニタ
２４ スピーカ
２６ データ・フロー回路
２８ バッファ格納回路
３０ ３２ビット入力バス
３４ ビデオ・プロセッサ
３６ 音声プロセッサ
３８ ３２ビット・データ・バス
４０ ビデオ・バス
６２，６４ メモリ回路
６６ メモリ制御回路
６８ マルチプレクサ
７０ 展開回路
７２ 音声回路
８０，８２ リード／ライト・ライン
８４ 出力
Claims (3)
- データ・ストリームをインタリーブする回路であって、
前記データ・ストリームを受信し、格納するために結合された入力を有するバッファ格納回路（２８）と、
前記データ・ストリームの第１セクションを受信するために、前記バッファ格納回路の出力に結合された入力（３８）を有する第１メモリ回路（６２）と、
前記データ・ストリームの第２セクションを受信するために、前記バッファ格納回路の出力に結合された入力を有する第２メモリ回路（６４）と、
選択信号に応答して、前記第１セクションと第２セクションとの間で選択し、出力にてインタリーブされた出力信号を与えるため、前記第１および第２メモリ回路の出力にそれぞれ結合された第１および第２入力を有するマルチプレクサ回路（６８）と、
前記第１メモリ回路及び前記第２メモリ回路に格納されたデータの量を監視し、前記第１メモリ回路又は前記第２メモリ回路に格納されたデータの量が所定値以下に低下した場合に、前記データ・ストリームの対応するセクションが格納されるように前記第１メモリ回路及び前記第２メモリ回路を制御するメモリ制御回路（６６）と
を備えることを特徴とする回路。 - データ・ストリームをインタリーブする方法であって、
前記データ・ストリームを格納する段階、
前記データ・ストリームの第１セクションを第１メモリ位置にコピーする段階、
前記データ・ストリームの第２セクションを第２メモリ位置にコピーする段階、
前記第１メモリ位置と前記第２メモリ位置との間で選択して、インタリーブされた出力信号を生成する段階、
前記第１メモリ回路及び前記第２メモリ回路に格納されたデータの量を監視する段階、
前記第１メモリ回路又は前記第２メモリ回路に格納されたデータの量が所定値以下に低下した場合に、前記データ・ストリームの対応するセクションが格納されるように前記第１メモリ回路及び前記第２メモリ回路を制御する段階
を備えることを特徴とする方法。 - 集積回路であって、
マルチメディア・データ・ストリームを受信し、格納するために結合された入力を有するバッファ格納回路（２８）と、
前記マルチメディア・データ・ストリームの第１セクションを受信するために、前記バッファ格納回路の出力に結合された入力を有する第１メモリ回路（６２）と、
前記マルチメディア・データ・ストリームの第２セクションを受信するために、前記バッファ格納回路の出力に結合された入力を有する第２メモリ回路（６４）と、
選択信号に応答して、前記第１セクションと第２セクションとの間で選択して、出力にてインタリーブされた出力信号を与えるために、前記第１および第２メモリ回路の出力にそれぞれ結合された第１および第２入力を有するマルチプレクサ回路（６８）と、
前記第１メモリ回路及び前記第２メモリ回路に格納されたデータの量を監視し、前記第１メモリ回路又は前記第２メモリ回路に格納されたデータの量が所定値以下に低下した場合に、前記マルチメディア・データ・ストリームの対応するセクションが格納されるように前記第１メモリ回路及び前記第２メモリ回路を制御するメモリ制御回路（６６）と
を備えることを特徴とする集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/997,622 US6895596B1 (en) | 1997-12-23 | 1997-12-23 | Circuit and method for interleaving a data stream |
| US997622 | 1997-12-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11317721A JPH11317721A (ja) | 1999-11-16 |
| JP4263290B2 true JP4263290B2 (ja) | 2009-05-13 |
Family
ID=25544217
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36460598A Expired - Fee Related JP4263290B2 (ja) | 1997-12-23 | 1998-12-22 | データ・ストリームをインタリーブするための回路および方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6895596B1 (ja) |
| JP (1) | JP4263290B2 (ja) |
| KR (1) | KR100647446B1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101400954B1 (ko) * | 2007-09-10 | 2014-05-30 | 삼성전자주식회사 | 디지털 방송 시스템에서 타임 디인터리빙 방법 및 장치 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4694426A (en) * | 1985-12-20 | 1987-09-15 | Ncr Corporation | Asynchronous FIFO status circuit |
| US4852090A (en) * | 1987-02-02 | 1989-07-25 | Motorola, Inc. | TDMA communications system with adaptive equalization |
| US5781480A (en) * | 1997-07-29 | 1998-07-14 | Motorola, Inc. | Pipelined dual port integrated circuit memory |
-
1997
- 1997-12-23 US US08/997,622 patent/US6895596B1/en not_active Expired - Lifetime
-
1998
- 1998-12-22 JP JP36460598A patent/JP4263290B2/ja not_active Expired - Fee Related
- 1998-12-23 KR KR1019980057464A patent/KR100647446B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US6895596B1 (en) | 2005-05-17 |
| KR100647446B1 (ko) | 2007-04-26 |
| KR19990063351A (ko) | 1999-07-26 |
| JPH11317721A (ja) | 1999-11-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20041217 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051209 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080128 |
|
| A131 | Notification of reasons for refusal |
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|
| A601 | Written request for extension of time |
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|
| A602 | Written permission of extension of time |
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|
| A521 | Written amendment |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090203 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120220 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130220 Year of fee payment: 4 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R250 | Receipt of annual fees |
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