JPH11317721A - データ・ストリームをインタリーブするための回路および方法 - Google Patents
データ・ストリームをインタリーブするための回路および方法Info
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- JPH11317721A JPH11317721A JP10364605A JP36460598A JPH11317721A JP H11317721 A JPH11317721 A JP H11317721A JP 10364605 A JP10364605 A JP 10364605A JP 36460598 A JP36460598 A JP 36460598A JP H11317721 A JPH11317721 A JP H11317721A
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- H04N5/60—Receiver circuitry for the reception of television signals according to analogue transmission standards for the sound signals
- H04N5/602—Receiver circuitry for the reception of television signals according to analogue transmission standards for the sound signals for digital sound signals
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- Stereophonic System (AREA)
Abstract
(57)【要約】
【課題】 データ・ストリーム（データ）をインタリー
ブする回路および方法であって、インタリーブされるデ
ータがデータ・ストリームの個別のセクションに収容さ
れる回路および方法を提供する。 【解決手段】 バッファ格納回路２８は、データ・スト
リームを受信し、格納する。データ・ストリームの第１
セクションＴ１〜Ｔ２は、第１メモリ回路６２に転送さ
れ、データ・ストリームの第２セクションＴ３〜Ｔ５
は、第２メモリ回路６４に転送される。マルチプレクサ
回路６８は、第１および第２メモリ回路からデータを受
信し、選択信号に応答して、データ・ストリームの第１
セクションと第２セクションとの間で選択して、インタ
リーブされた出力信号を生成する。
ブする回路および方法であって、インタリーブされるデ
ータがデータ・ストリームの個別のセクションに収容さ
れる回路および方法を提供する。 【解決手段】 バッファ格納回路２８は、データ・スト
リームを受信し、格納する。データ・ストリームの第１
セクションＴ１〜Ｔ２は、第１メモリ回路６２に転送さ
れ、データ・ストリームの第２セクションＴ３〜Ｔ５
は、第２メモリ回路６４に転送される。マルチプレクサ
回路６８は、第１および第２メモリ回路からデータを受
信し、選択信号に応答して、データ・ストリームの第１
セクションと第２セクションとの間で選択して、インタ
リーブされた出力信号を生成する。
Description
【０００１】
【産業上の利用分野】本発明は、一般に、集積回路に関
し、さらに詳しくは、マルチメディア・データ・ストリ
ームの異なるセクションに含まれるデータをインタリー
ブするための集積回路に関する。
し、さらに詳しくは、マルチメディア・データ・ストリ
ームの異なるセクションに含まれるデータをインタリー
ブするための集積回路に関する。
【０００２】
【従来の技術】ＤＶＤ(Digital Versatile Disk)や他の
装置は、モニタに表示したり、スピーカを鳴らすための
ビデオおよびオーディオ、すなわち、マルチメディア・
データを格納するためによく利用される。マルチメディ
ア音声および画像は、一般に同時に再生されることを意
図するが、これらを生成するために用いられるデータは
シリアルに与えられることがある。
装置は、モニタに表示したり、スピーカを鳴らすための
ビデオおよびオーディオ、すなわち、マルチメディア・
データを格納するためによく利用される。マルチメディ
ア音声および画像は、一般に同時に再生されることを意
図するが、これらを生成するために用いられるデータは
シリアルに与えられることがある。
【０００３】従って、シリアル・データ・ストリームの
異なるセクションに含まれるデータをインタリーブし
て、これらの異なるセクションをいっしょに処理できる
ようにすることが必要な場合が多い。例えば、ＭＰＥＧ
−１(Motion Picture Expert'sGroup 1)として知られる
マルチメディア・フォーマット規格では、音声部分は２
つの音声チャネル、すなわち、ステレオ用のデータを含
み、これらは着信データ・ストリームの各フレーム内で
インタリーブされ、容易にいっしょに処理できる。ＭＰ
ＥＧ−２規格というＭＰＥＧ−１の拡張はこの概念を拡
張し、最大８チャネルの音声データを提供する追加チャ
ネルのサラウンド・サウンド機能を含む。初期のＭＰＥ
Ｇ−１との下位互換性を確保するため、ＭＰＥＧ−２は
データ・ストリームの一つのセクション内でステレオ・
データを提供し、後で受信される別のセクション内でサ
ラウンド・サウンド・データを提供する。
異なるセクションに含まれるデータをインタリーブし
て、これらの異なるセクションをいっしょに処理できる
ようにすることが必要な場合が多い。例えば、ＭＰＥＧ
−１(Motion Picture Expert'sGroup 1)として知られる
マルチメディア・フォーマット規格では、音声部分は２
つの音声チャネル、すなわち、ステレオ用のデータを含
み、これらは着信データ・ストリームの各フレーム内で
インタリーブされ、容易にいっしょに処理できる。ＭＰ
ＥＧ−２規格というＭＰＥＧ−１の拡張はこの概念を拡
張し、最大８チャネルの音声データを提供する追加チャ
ネルのサラウンド・サウンド機能を含む。初期のＭＰＥ
Ｇ−１との下位互換性を確保するため、ＭＰＥＧ−２は
データ・ストリームの一つのセクション内でステレオ・
データを提供し、後で受信される別のセクション内でサ
ラウンド・サウンド・データを提供する。
【０００４】従来の音声処理回路は、ステレオ・セクシ
ョンからサラウンド・サウンド・データを含む音声デー
タ・ストリームを格納するため、最大２６，０００個の
メモリ・セルを有する大きなメモリ回路を利用する。デ
ータが利用できないことによる出力信号の中断を防ぐた
め、メモリ回路は同時に書き込み・読み出しが可能なデ
ュアル・ポート・メモリとして構成される。しかし、こ
のようなデュアル・ポート・メモリは集積回路上で大き
なダイ面積を占め、そのため処理回路の製造コストを増
加させる。
ョンからサラウンド・サウンド・データを含む音声デー
タ・ストリームを格納するため、最大２６，０００個の
メモリ・セルを有する大きなメモリ回路を利用する。デ
ータが利用できないことによる出力信号の中断を防ぐた
め、メモリ回路は同時に書き込み・読み出しが可能なデ
ュアル・ポート・メモリとして構成される。しかし、こ
のようなデュアル・ポート・メモリは集積回路上で大き
なダイ面積を占め、そのため処理回路の製造コストを増
加させる。
【０００５】
【発明が解決しようとする課題】従って、マルチメディ
ア信号の一つのセクションからのデータを保持して、こ
のデータが、シリアル・データ・ストリームにおいて後
で受信される別のセクションからのデータといっしょに
処理できるようにする、改善された回路および方法が必
要とされる。
ア信号の一つのセクションからのデータを保持して、こ
のデータが、シリアル・データ・ストリームにおいて後
で受信される別のセクションからのデータといっしょに
処理できるようにする、改善された回路および方法が必
要とされる。
【０００６】
【実施例】ＭＰＥＧ−２データ・ストリームの典型的な
音声部分の簡略フレームを、ステレオ・チャネルＴ１，
Ｔ２のステレオ・データとともにヘッダ１に制御情報を
収容するステレオ・セクションを含んで、図１に示す。
ステレオ・セクションの次には、チャネルＴ３，Ｔ４，
Ｔ５のサラウンド・サウンド・データとともにヘッダ２
に制御情報を収容するサラウンド・サウンド・セクショ
ンが続く。ステレオおよびサラウンド・サウンド出力信
号は同時に聞くことを意図しているので、これらは、た
とえサラウンド・サウンド・データがステレオ・データ
よりも後に受信されても、同時に処理しなければならな
い。さらに、高品位な音声出力を与えて、スピーカや他
の出力装置を駆動するために、処理は連続的かつ途切れ
なく行われなければならない。
音声部分の簡略フレームを、ステレオ・チャネルＴ１，
Ｔ２のステレオ・データとともにヘッダ１に制御情報を
収容するステレオ・セクションを含んで、図１に示す。
ステレオ・セクションの次には、チャネルＴ３，Ｔ４，
Ｔ５のサラウンド・サウンド・データとともにヘッダ２
に制御情報を収容するサラウンド・サウンド・セクショ
ンが続く。ステレオおよびサラウンド・サウンド出力信
号は同時に聞くことを意図しているので、これらは、た
とえサラウンド・サウンド・データがステレオ・データ
よりも後に受信されても、同時に処理しなければならな
い。さらに、高品位な音声出力を与えて、スピーカや他
の出力装置を駆動するために、処理は連続的かつ途切れ
なく行われなければならない。
【０００７】図２は、マルチメディア・データ・ストリ
ーム・データを、モニタ２２または他のディスプレイ装
置を駆動するためのビデオ信号と、スピーカ２４または
他の音声装置を駆動するための音声信号とに変換するた
めのマルチメディア・データ処理回路１０のブロック図
である。説明を簡単にするために、データ処理回路１０
は、一つのスピーカを備えて示されているが、データ処
理回路１０によって生成される音声データの各チャネル
毎に一つのスピーカがあるのが一般的である。データ
は、図１に示すＭＰＥＧ−２規格に従って圧縮され、フ
ォーマット化される。
ーム・データを、モニタ２２または他のディスプレイ装
置を駆動するためのビデオ信号と、スピーカ２４または
他の音声装置を駆動するための音声信号とに変換するた
めのマルチメディア・データ処理回路１０のブロック図
である。説明を簡単にするために、データ処理回路１０
は、一つのスピーカを備えて示されているが、データ処
理回路１０によって生成される音声データの各チャネル
毎に一つのスピーカがあるのが一般的である。データ
は、図１に示すＭＰＥＧ−２規格に従って圧縮され、フ
ォーマット化される。
【０００８】マルチメディア・データ処理回路１０は、
ＤＶＤまたは他の入力装置から３２ビット入力バス３０
上でシリアル方式でデータを受信するデータ・フロー回
路２６を含む。データはビデオ部分および音声部分に仕
分けされ、これらの部分は、数フレーム分のデータを格
納するための大きなダイナミック・ランダム・アクセス
・メモリ（ＤＲＡＭ）を有するバッファ格納回路２８の
個別の領域にシリアル方式で格納される。データ・フロ
ー回路２６は、ポインタとともにビデオおよび音声領域
の位置を記録し、制御バス４０上で送出されるビデオ・
プロセッサ３４および音声プロセッサ３６からのメモリ
要求に応答して、３２ビット・データ・バス３８上でデ
ータの転送を制御・監視する。
ＤＶＤまたは他の入力装置から３２ビット入力バス３０
上でシリアル方式でデータを受信するデータ・フロー回
路２６を含む。データはビデオ部分および音声部分に仕
分けされ、これらの部分は、数フレーム分のデータを格
納するための大きなダイナミック・ランダム・アクセス
・メモリ（ＤＲＡＭ）を有するバッファ格納回路２８の
個別の領域にシリアル方式で格納される。データ・フロ
ー回路２６は、ポインタとともにビデオおよび音声領域
の位置を記録し、制御バス４０上で送出されるビデオ・
プロセッサ３４および音声プロセッサ３６からのメモリ
要求に応答して、３２ビット・データ・バス３８上でデ
ータの転送を制御・監視する。
【０００９】ビデオ・プロセッサ３４は、展開(decompr
essing)および色補正，画素補間(pixel interpolation)
などの他のビデオ処理のために、３２ビット・バス３８
上でバッファ格納回路２８からデータのビデオ部分を受
信する。モニタがアナログ・ビデオ信号を受信するよう
に構成されている場合、ビデオ・プロセッサ３４はデジ
タル・ビデオ・データをアナログ・ビデオ信号に変換
し、かつアナログ・ビデオ信号を増幅するための回路を
内蔵する。
essing)および色補正，画素補間(pixel interpolation)
などの他のビデオ処理のために、３２ビット・バス３８
上でバッファ格納回路２８からデータのビデオ部分を受
信する。モニタがアナログ・ビデオ信号を受信するよう
に構成されている場合、ビデオ・プロセッサ３４はデジ
タル・ビデオ・データをアナログ・ビデオ信号に変換
し、かつアナログ・ビデオ信号を増幅するための回路を
内蔵する。
【００１０】ビデオ信号が処理され、ビデオ画像がモニ
タ２２上に表示されると、新たなデータへの要求がバス
４０上でデータ・フロー回路２６に送られる。しかし、
データ・フロー回路２６，バッファ格納回路２８および
バス３８は、ビデオ・プロセッサ３４への連続的かつ途
切れのないビデオ・データの供給を確保するために、こ
のような要求に対して必ずしも即座に応答できるわけで
はない。例えば、データ・フロー回路２６および／また
はバス３８は、新たなデータを受信したり、音声データ
を音声プロセッサ３６に転送したり、あるいはバス３８
に結合された他のシステム・デバイス（図示せず）と交
信するなど、他のシステム・タスクの実行でビジーであ
る場合がある。モニタ２２を駆動するビデオ出力信号の
中断を防ぐため、ビデオ・プロセッサ３４は、ビデオ処
理をしばらく続けられるデータが即座にないような期間
を吸収するためのローカル・メモリを内蔵する。
タ２２上に表示されると、新たなデータへの要求がバス
４０上でデータ・フロー回路２６に送られる。しかし、
データ・フロー回路２６，バッファ格納回路２８および
バス３８は、ビデオ・プロセッサ３４への連続的かつ途
切れのないビデオ・データの供給を確保するために、こ
のような要求に対して必ずしも即座に応答できるわけで
はない。例えば、データ・フロー回路２６および／また
はバス３８は、新たなデータを受信したり、音声データ
を音声プロセッサ３６に転送したり、あるいはバス３８
に結合された他のシステム・デバイス（図示せず）と交
信するなど、他のシステム・タスクの実行でビジーであ
る場合がある。モニタ２２を駆動するビデオ出力信号の
中断を防ぐため、ビデオ・プロセッサ３４は、ビデオ処
理をしばらく続けられるデータが即座にないような期間
を吸収するためのローカル・メモリを内蔵する。
【００１１】同様に、音声プロセッサ３６は、バス３８
上でデータ・フロー回路２６から受信されたデータの音
声部分を展開する。音声データは、サラウンド・サウン
ド音声チャネルを含むようにフォーマット化されるの
で、音声プロセッサ３６は、スピーカ２４を駆動するた
め、ステレオ・チャネルＴ１〜Ｔ２をサラウンド・サウ
ンド・チャネルＴ３〜Ｔ５とインタリーブする。音声プ
ロセッサ３４は、音声データに対してデジタル／アナロ
グ変換を行い、かつ必要に応じて変換されたアナログ音
声信号を増幅・濾波するための回路を内蔵する。
上でデータ・フロー回路２６から受信されたデータの音
声部分を展開する。音声データは、サラウンド・サウン
ド音声チャネルを含むようにフォーマット化されるの
で、音声プロセッサ３６は、スピーカ２４を駆動するた
め、ステレオ・チャネルＴ１〜Ｔ２をサラウンド・サウ
ンド・チャネルＴ３〜Ｔ５とインタリーブする。音声プ
ロセッサ３４は、音声データに対してデジタル／アナロ
グ変換を行い、かつ必要に応じて変換されたアナログ音
声信号を増幅・濾波するための回路を内蔵する。
【００１２】音声データが処理されると、音声プロセッ
サ３６は制御バス４０上で新たなデータへの要求をデー
タ・フロー回路２６に発行する。ビデオ・データの場合
と同様に、データ・フロー回路２６および／またはバス
３８が他のシステム・タスクで占められている場合、新
たな音声データは要求時に即座に転送されないことが多
い。スピーカ２４が途切れのない音声信号で駆動される
ことを確保するため、音声プロセッサ３６は、データ・
フロー回路２６およびバス３８が新たな音声データを転
送できないような期間で連続的な処理を確保するために
十分な音声データを格納するためのローカル・メモリを
内蔵する。
サ３６は制御バス４０上で新たなデータへの要求をデー
タ・フロー回路２６に発行する。ビデオ・データの場合
と同様に、データ・フロー回路２６および／またはバス
３８が他のシステム・タスクで占められている場合、新
たな音声データは要求時に即座に転送されないことが多
い。スピーカ２４が途切れのない音声信号で駆動される
ことを確保するため、音声プロセッサ３６は、データ・
フロー回路２６およびバス３８が新たな音声データを転
送できないような期間で連続的な処理を確保するために
十分な音声データを格納するためのローカル・メモリを
内蔵する。
【００１３】一つの回路に対するデータが転送中で、デ
ータ・フロー回路２６，バッファ格納回路２８またはバ
ス３８がビジーの場合、他の回路はこの転送が完了する
まで待たなければならない。従って、ビデオ・プロセッ
サ３４および音声プロセッサ３６におけるローカル・メ
モリのサイズは、他の回路に転送されるデータの量によ
って決定される。待ち状態を低減するため、一般にロー
カル・メモリはデュアル・ポート・ランダム・アクセス
・メモリとして構成される。しかし、デュアル・ポート
・ランダム・アクセス・メモリは集積回路ダイ上の大き
な面積を占め、そのためシステム・コストを増加させる
ため、データ転送のサイズを小さくするか、あるいは待
ち状態を吸収するために必要なローカル・メモリの量を
小さくすることが望ましい。
ータ・フロー回路２６，バッファ格納回路２８またはバ
ス３８がビジーの場合、他の回路はこの転送が完了する
まで待たなければならない。従って、ビデオ・プロセッ
サ３４および音声プロセッサ３６におけるローカル・メ
モリのサイズは、他の回路に転送されるデータの量によ
って決定される。待ち状態を低減するため、一般にロー
カル・メモリはデュアル・ポート・ランダム・アクセス
・メモリとして構成される。しかし、デュアル・ポート
・ランダム・アクセス・メモリは集積回路ダイ上の大き
な面積を占め、そのためシステム・コストを増加させる
ため、データ転送のサイズを小さくするか、あるいは待
ち状態を吸収するために必要なローカル・メモリの量を
小さくすることが望ましい。
【００１４】図３は、バス３８上で受信された音声デー
タをデコードして処理し、スピーカ２４を駆動するため
の連続的な音声信号を生成する音声プロセッサ３４の更
なる詳細を示す概略図である。音声プロセッサ３４は、
メモリ回路６２，６４，メモリ制御回路６６，マルチプ
レクサ６８，展開回路７０および音声回路７２を含む。
タをデコードして処理し、スピーカ２４を駆動するため
の連続的な音声信号を生成する音声プロセッサ３４の更
なる詳細を示す概略図である。音声プロセッサ３４は、
メモリ回路６２，６４，メモリ制御回路６６，マルチプ
レクサ６８，展開回路７０および音声回路７２を含む。
【００１５】メモリ回路６２，６４は、バス３８から新
たなデータを受信し、書き込みながら、格納済みデータ
をそれぞれの出力に与えることができるデュアル・ポー
ト・メモリとして構成される。メモリ回路６２，６４
は、最悪の場合の待ち状態を吸収する、すなわち、新た
な音声データが受信されるのを待ちながら連続的な音声
処理を確保するために十分なデータを保持する、のに十
分な格納容量を有する。バッファ格納回路２８からのス
テレオ・データ（Ｔ１〜Ｔ２）はメモリ回路６２を介し
て中継され、サラウンド・サウンド・データ（Ｔ３〜Ｔ
５）はメモリ回路６４を介して中継される。このデータ
はバッファ格納回路２８内で利用可能なので、処理され
る際に、完全なフレームとしてではなく、小さなパケッ
トで転送できる。２つのメモリ回路６２，６４を利用
し、音声データの完全なフレームを格納する必要を省く
ことにより、本発明は従来に比べて小さなメモリ回路を
利用できる。
たなデータを受信し、書き込みながら、格納済みデータ
をそれぞれの出力に与えることができるデュアル・ポー
ト・メモリとして構成される。メモリ回路６２，６４
は、最悪の場合の待ち状態を吸収する、すなわち、新た
な音声データが受信されるのを待ちながら連続的な音声
処理を確保するために十分なデータを保持する、のに十
分な格納容量を有する。バッファ格納回路２８からのス
テレオ・データ（Ｔ１〜Ｔ２）はメモリ回路６２を介し
て中継され、サラウンド・サウンド・データ（Ｔ３〜Ｔ
５）はメモリ回路６４を介して中継される。このデータ
はバッファ格納回路２８内で利用可能なので、処理され
る際に、完全なフレームとしてではなく、小さなパケッ
トで転送できる。２つのメモリ回路６２，６４を利用
し、音声データの完全なフレームを格納する必要を省く
ことにより、本発明は従来に比べて小さなメモリ回路を
利用できる。
【００１６】例えば、上記の実施例では、メモリ回路６
２，６４は約１，０００ビットの格納容量を有するが、
これは従来技術で必要とされる２６，０００ビットから
大幅に低減されている。このように小さいメモリ・サイ
ズは、ダイ面積および回路製造コストを大幅に節減す
る。
２，６４は約１，０００ビットの格納容量を有するが、
これは従来技術で必要とされる２６，０００ビットから
大幅に低減されている。このように小さいメモリ・サイ
ズは、ダイ面積および回路製造コストを大幅に節減す
る。
【００１７】メモリ制御回路６６は、リード／ライト・
ライン８０，８２で、メモリ回路６２，６４とのデータ
転送を制御する。メモリ制御回路６６は、メモリ回路６
２に現在格納中のステレオ・データの量を監視するため
のポインタを含み、このポインタは新たなステレオ・デ
ータが受信されるとインクリメントされ、またデータが
メモリ回路６２の出力で与えられ、マルチプレクサ６８
によって選択されるとデクリメントされる。同様なサラ
ウンド・サラウンド・ポインタは、メモリ回路６４に現
在格納中のサラウンド・サウンド・データの量を監視す
る。サラウンド・サウンド・ポインタは、サラウンド・
サウンド・データがメモリ回路６４に転送されるとイン
クリメントし、メモリ回路６４から転送されるとデクリ
メントする。メモリ回路６２または６４に格納されたデ
ータの量が所定のレベル以下に低下すると、メモリ制御
回路６６はバス４０上で新たなステレオ・データまたは
サラウンド・サウンド・データの要求をデータ・フロー
回路２６に送出する。
ライン８０，８２で、メモリ回路６２，６４とのデータ
転送を制御する。メモリ制御回路６６は、メモリ回路６
２に現在格納中のステレオ・データの量を監視するため
のポインタを含み、このポインタは新たなステレオ・デ
ータが受信されるとインクリメントされ、またデータが
メモリ回路６２の出力で与えられ、マルチプレクサ６８
によって選択されるとデクリメントされる。同様なサラ
ウンド・サラウンド・ポインタは、メモリ回路６４に現
在格納中のサラウンド・サウンド・データの量を監視す
る。サラウンド・サウンド・ポインタは、サラウンド・
サウンド・データがメモリ回路６４に転送されるとイン
クリメントし、メモリ回路６４から転送されるとデクリ
メントする。メモリ回路６２または６４に格納されたデ
ータの量が所定のレベル以下に低下すると、メモリ制御
回路６６はバス４０上で新たなステレオ・データまたは
サラウンド・サウンド・データの要求をデータ・フロー
回路２６に送出する。
【００１８】マルチプレクサ６８は、展開回路７０から
の選択信号に応答して、メモリ回路６２とメモリ回路６
４との間で選択して、その出力にてインタリーブされた
信号を生成する。一例として、展開回路７０が音声デー
タ・ストリームを展開するために、Ｔ１〜Ｔ２データの
パケットと、それに続くＴ３〜Ｔ５データのパケットを
必要とすると仮定する。展開回路７０は、メモリ６２に
格納されたＴ１〜Ｔ２パケットをマルチプレクサ６８の
出力に中継するために、マルチプレクサ６８の制御入力
にて第１選択信号を生成する。次に、展開回路７０は、
メモリ６２に格納されたＴ３〜Ｔ５パケットをマルチプ
レクサ６８の出力に、Ｔ１〜Ｔ２，Ｔ２〜Ｔ５順序で中
継するために、第２選択信号を生成する。従って、Ｔ１
〜Ｔ２パケットはＴ３〜Ｔ５パケットとインタリーブさ
れる。
の選択信号に応答して、メモリ回路６２とメモリ回路６
４との間で選択して、その出力にてインタリーブされた
信号を生成する。一例として、展開回路７０が音声デー
タ・ストリームを展開するために、Ｔ１〜Ｔ２データの
パケットと、それに続くＴ３〜Ｔ５データのパケットを
必要とすると仮定する。展開回路７０は、メモリ６２に
格納されたＴ１〜Ｔ２パケットをマルチプレクサ６８の
出力に中継するために、マルチプレクサ６８の制御入力
にて第１選択信号を生成する。次に、展開回路７０は、
メモリ６２に格納されたＴ３〜Ｔ５パケットをマルチプ
レクサ６８の出力に、Ｔ１〜Ｔ２，Ｔ２〜Ｔ５順序で中
継するために、第２選択信号を生成する。従って、Ｔ１
〜Ｔ２パケットはＴ３〜Ｔ５パケットとインタリーブさ
れる。
【００１９】ステレオ・データおよびサラウンド・サウ
ンド・データは、個別の交互ビットとしてではなく、展
開回路７０で用いられるアルゴリズムに従ってパケット
単位で一般に選択・展開される。従って、メモリ回路６
２に格納されたデータは、メモリ回路６４に格納された
データとは異なるレート９にて処理できる。ステレオ・
データまたはサラウンド・サウンド・データがマルチプ
レクサ６８によって選択されると、展開回路７０は制御
信号をメモリ制御回路６６に送出し、メモリ回路６２，
６４に現在格納中のデータの量を更新するために適切な
ポインタをデクリメントする。
ンド・データは、個別の交互ビットとしてではなく、展
開回路７０で用いられるアルゴリズムに従ってパケット
単位で一般に選択・展開される。従って、メモリ回路６
２に格納されたデータは、メモリ回路６４に格納された
データとは異なるレート９にて処理できる。ステレオ・
データまたはサラウンド・サウンド・データがマルチプ
レクサ６８によって選択されると、展開回路７０は制御
信号をメモリ制御回路６６に送出し、メモリ回路６２，
６４に現在格納中のデータの量を更新するために適切な
ポインタをデクリメントする。
【００２０】このように、展開回路７０は音声データを
展開して、出力８４に展開済み音声データ・ストリーム
を与える。展開済み音声データ・ストリームは、２つの
ステレオ・チャネルや３つのサラウンド・サウンド・チ
ャネルへのデコードや、アナログ音声信号への変換や、
増幅や、濾波などの更なる処理のために音声回路７２に
印加される。音声回路７２の５線出力は、スピーカ２４
および／または他の音声装置（図示せず）を駆動する。
展開して、出力８４に展開済み音声データ・ストリーム
を与える。展開済み音声データ・ストリームは、２つの
ステレオ・チャネルや３つのサラウンド・サウンド・チ
ャネルへのデコードや、アナログ音声信号への変換や、
増幅や、濾波などの更なる処理のために音声回路７２に
印加される。音声回路７２の５線出力は、スピーカ２４
および／または他の音声装置（図示せず）を駆動する。
【００２１】以上、本発明はデータ・ストリームをイン
タリーブする回路および方法であって、インタリーブさ
れるデータがデータ・ストリームの個別のセクションに
収容される、回路および方法を提供することが理解され
よう。バッファ格納回路は、このデータ・ストリームを
受信し、格納する。データ・ストリームの第１セクショ
ンは第１メモリ回路に転送され、データ・ストリームの
第２セクションは第２メモリ回路に転送される。第１メ
モリ回路および第２メモリ回路の出力にそれぞれ結合さ
れた第１および第２入力を有するマルチプレクサ回路
は、選択信号に応答してデータ・ストリームの第１セク
ションと第２セクションとの間で選択し、インタリーブ
された出力信号を生成する。
タリーブする回路および方法であって、インタリーブさ
れるデータがデータ・ストリームの個別のセクションに
収容される、回路および方法を提供することが理解され
よう。バッファ格納回路は、このデータ・ストリームを
受信し、格納する。データ・ストリームの第１セクショ
ンは第１メモリ回路に転送され、データ・ストリームの
第２セクションは第２メモリ回路に転送される。第１メ
モリ回路および第２メモリ回路の出力にそれぞれ結合さ
れた第１および第２入力を有するマルチプレクサ回路
は、選択信号に応答してデータ・ストリームの第１セク
ションと第２セクションとの間で選択し、インタリーブ
された出力信号を生成する。
【図１】ＭＰＥＧ−２音声データのフレームの図であ
る。
る。
【図２】マルチメディア・データ処理回路のブロック図
である。
である。
【図３】音声プロセッサのブロック図である。
１０ マルチメディア・データ処理回路 ２２ モニタ ２４ スピーカ ２６ データ・フロー回路 ２８ バッファ格納回路 ３０ ３２ビット入力バス ３４ ビデオ・プロセッサ ３６ 音声プロセッサ ３８ ３２ビット・データ・バス ４０ ビデオ・バス ６２，６４ メモリ回路 ６６ メモリ制御回路 ６８ マルチプレクサ ７０ 展開回路 ７２ 音声回路 ８０，８２ リード／ライト・ライン ８４ 出力
───────────────────────────────────────────────────── フロントページの続き (72)発明者 パトリック・ジェイ・オマレイ アメリカ合衆国アリゾナ州チャンドラー、 ウエスト・ラフリン・ドライブ1221
Claims (3)
- 【請求項１】 データ・ストリームをインタリーブする
回路であって：前記データ・ストリームを受信し、格納
するために結合された入力を有するバッファ格納回路
（２８）；前記データ・ストリームの第１セクションを
受信するために、前記バッファ格納回路の出力に結合さ
れた入力（３８）を有する第１メモリ回路（６２）；前
記データ・ストリームの第２セクションを受信するため
に、前記バッファ格納回路の出力に結合された入力を有
する第２メモリ回路（６４）；および選択信号に応答し
て、前記第１セクションと第２セクションとの間で選択
し、出力にてインタリーブされた出力信号を与えるた
め、前記第１および第２メモリ回路の出力にそれぞれ結
合された第１および第２入力を有するマルチプレクサ回
路（６８）；によって構成されることを特徴とする回
路。 - 【請求項２】 データ・ストリームをインタリーブする
方法であって：前記データ・ストリームを格納する段
階；前記データ・ストリームの第１セクションを第１メ
モリ位置にコピーする段階；前記データ・ストリームの
第２セクションを第２メモリ位置にコピーする段階；お
よび前記第１メモリ位置と前記第２メモリ位置との間で
選択して、インタリーブされた出力信号を生成する段
階；によって構成されることを特徴とする方法。 - 【請求項３】 集積回路であって：マルチメディア・デ
ータ・ストリームを受信し、格納するために結合された
入力を有するバッファ格納回路（２８）；前記マルチメ
ディア・データ・ストリームの第１セクションを受信す
るために、前記バッファ格納回路の出力に結合された入
力を有する第１メモリ回路（６２）；前記マルチメディ
ア・データ・ストリームの第２セクションを受信するた
めに、前記バッファ格納回路の出力に結合された入力を
有する第２メモリ回路（６４）；および選択信号に応答
して、前記第１セクションと第２セクションとの間で選
択して、出力にてインタリーブされた出力信号を与える
ために、前記第１および第２メモリ回路の出力にそれぞ
れ結合された第１および第２入力を有するマルチプレク
サ回路（６８）；によって構成されることを特徴とする
集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US997622 | 1992-12-28 | ||
| US08/997,622 US6895596B1 (en) | 1997-12-23 | 1997-12-23 | Circuit and method for interleaving a data stream |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11317721A true JPH11317721A (ja) | 1999-11-16 |
| JP4263290B2 JP4263290B2 (ja) | 2009-05-13 |
Family
ID=25544217
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36460598A Expired - Fee Related JP4263290B2 (ja) | 1997-12-23 | 1998-12-22 | データ・ストリームをインタリーブするための回路および方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6895596B1 (ja) |
| JP (1) | JP4263290B2 (ja) |
| KR (1) | KR100647446B1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101400954B1 (ko) * | 2007-09-10 | 2014-05-30 | 삼성전자주식회사 | 디지털 방송 시스템에서 타임 디인터리빙 방법 및 장치 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4694426A (en) * | 1985-12-20 | 1987-09-15 | Ncr Corporation | Asynchronous FIFO status circuit |
| US4852090A (en) * | 1987-02-02 | 1989-07-25 | Motorola, Inc. | TDMA communications system with adaptive equalization |
| US5781480A (en) * | 1997-07-29 | 1998-07-14 | Motorola, Inc. | Pipelined dual port integrated circuit memory |
-
1997
- 1997-12-23 US US08/997,622 patent/US6895596B1/en not_active Expired - Lifetime
-
1998
- 1998-12-22 JP JP36460598A patent/JP4263290B2/ja not_active Expired - Fee Related
- 1998-12-23 KR KR1019980057464A patent/KR100647446B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JP4263290B2 (ja) | 2009-05-13 |
| KR19990063351A (ko) | 1999-07-26 |
| US6895596B1 (en) | 2005-05-17 |
| KR100647446B1 (ko) | 2007-04-26 |
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