JP2007506381A - 論理ゲート機能及びラッチ機能を提供するための回路 - Google Patents

Abstract

本発明は、差動信号入力手段と、組合せステージと、判別ステージと、差動信号出力手段とを備える電子回路に関する。判別ステージは、４つのトランジスタ（Ｑ８、Ｑ９、Ｑ１０、Ｑ１１）を備え、各トランジスタが、第１の電極（８３、９３、１０３、１１３）と、第２の電極（８１、９１、１０１、１１１）と、それぞれのゲート電極（８２、９２、１０２、１１２）とを有する。前記４つのトランジスタの第１の電極が、共通ノードに接続される。組合せステージは、差動入力信号を、前記４つのトランジスタのいくつかのゲート電極にそれぞれ印加されるゲート信号に変換するように構成される。

Description

本発明は、電子回路に関し、特に、低電源電圧の下で高速に動作する論理ゲートを提供するための電子回路に関する。

例えば電力消費を低減するために、論理回路の動作電圧を低下させる必要性が高まっている。これは、論理回路において差動ペアをスタックしないことによって達成されることができる。米国特許第５７５１１６９号は、第１の差動ペアが、第１の差動入力に応じて増幅レベル・シフト出力を提供し、第２の差動ペアが、第２の差動入力に応じて増幅出力を提供し、これら２つの出力が、比較器ステージによって処理される「排他的」信号を提供する、当該回路を記述する。トランジスタの差動ペアの当該ただ１つのスタックを使用することは、必要な動作電圧を低減することを可能にする。それにも関わらず、その特許では、第１の対でのレベル・シフトにより、「排他的」信号が対称でない。その結果、比較器ステージが差動モードで制御されないので、論理回路の動作速度が制限される。

本発明の目的は、低電源電圧の下で論理ゲート機能を提供することが可能な電子回路を提供することである。

本発明は、差動信号入力手段と、組合せステージと、判別ステージと、差動信号出力手段とを備える電子回路であって、判別ステージが４つのトランジスタを備え、各トランジスタが、それぞれの第１及び第２の電極と、前記第１及び第２の電極の間の電流を制御するためのそれぞれのゲート電極とを有し、前記４つのトランジスタの第１の電極が共通ノードに接続され、差動信号出力手段が１対の差動出力端子を備え、各差動出力端子が、前記４つのトランジスタの第２の電極の少なくとも１つに接続され、組合せステージが、差動信号入力手段によって受信された差動入力信号を、前記４つのトランジスタのうち少なくともいくつかのトランジスタの前記ゲート電極にそれぞれ印加されるゲート信号に変換するように構成された電子回路を提供する。

差動信号出力手段を提供するかかる電子回路は、低電源電圧状態の下でさえ効率の良い動作を可能にする。

本発明の特定の実施形態は、従属クレームにおいて定義される。

請求項２の特徴は、判別ステージのトランジスタの中でトランジスタの対を選択することを可能にする。

請求項３の特徴は、簡単な判別を可能にする。

請求項４の特徴は、判別ステージのトランジスタのただ１つが最高ベース・レベルを有することを確実にする。

請求項５は、判別器ステージ回路のゲート電極に適切な信号を提供するための組合せステージを提示する。

請求項６に記載された特定の実施形態では、ＡＮＤ又はＮＯＲゲートが提供される。

請求項７に記載された特定の実施形態では、ＯＲ又はＮＡＮＤゲートが提供される。

請求項８に記載された特定の実施形態では、ＸＯＲゲートが提供される。

請求項９の実施形態では、組合せステージ及び判別ステージが、ラッチ回路を提供するように構成される。

請求項１０に記載された特定の実施形態では、回路が、ラッチ信号に従って入力信号からのデータをラッチする。

請求項１１の実施形態によれば、論理ゲートを組み合わせて、複雑な論理回路を実現することが可能である。

本発明のこれら及びその他の態様は、図面を参照して本明細書で以後説明される実施形態から明らかになり、その実施形態を参照して解明されよう。

本発明は、図１に示されるような判別ステージ回路を使用することによって実施される。判別ステージ回路は、トランジスタＱ８及びＱ１１からなるトランジスタの第１の対と、トランジスタＱ９及びＱ１０からなるトランジスタの第２の対とを備える。好ましくは、全てのトランジスタが同一であり、同じタイプ及びサイズのものである。それらのトランジスタは、例えば、図１に示されるようなｎｐｎ型バイポーラ・トランジスタであってよい。この実施形態では、各トランジスタＱ８、Ｑ９、Ｑ１０、及びＱ１１が、エミッタ８３、９３、１０３、１１２と、コレクタ８１、９１、１０１、１１１と、ベース８２、９２、１０２、１１２とをそれぞれ含み、コレクタ・エミッタ経路に沿って電流をゲート制御する。４つのエミッタは共通ノードに一緒に接続される。電流シンク１が、そのノードとＶ_ｄｄ電源端子との間に接続される。ＤＣ電圧Ｖ_ｃｃ−Ｖ_ｄｄが、その端子と、図１に示されていないＶ_ｃｃ電源端子との間に印加される。また、Ｖ_ｃｃ電源端子と、４つのトランジスタＱ８、Ｑ９、Ｑ１０、Ｑ１１のコレクタ８１、９１、１０１、１１１との間に接続された抵抗器も、図１に示されていない。これらの抵抗器は、整合された抵抗値を有する。それらの抵抗器の正確な接続は、回路の用途に依存する。例がさらに説明される。

いくつかのトランジスタが共通エミッタ端子によって一緒に接続されるとき、電流は、最高ベース電圧レベルを有するトランジスタのみを通って流れる。かかる回路を論理回路の判別ステージとして使用するために、４つのトランジスタの１つのみが、比較されるべき２つの入力信号の全ての可能な組合せに関して最高（又は最低）ベース電圧を有することを保証する必要がある。これは、本明細書で以後説明される本発明によって達成される。

判別ステージの２対のトランジスタのベースは、以下のようにして駆動される。第１の差動入力信号が、２つの対のどちらが導電トランジスタを含むことになるかを判別するために使用される。第２の差動入力信号が、第１の差動入力信号によって選択された対の２つのトランジスタを判別するために使用される。また、同時に、第２の差動入力信号が、他方の対の２つのトランジスタを判別する。

判別ステージのトランジスタのベース８２、９２、１０２、１１２は、図２に例示されるような３状態電圧信号によって駆動されることがある。これらの信号は、入力差動信号ａ−ａｑ及びｂ−ｂｑから導出され、ここで、ｘｑはｘの論理補完を示す。図２ａで、第１の入力信号ｂが実線として示され、補完信号ｂｑが点線として示される。図２ｂで、第２の入力信号ａが実線として示され、補完信号ａｑが点線として示される。各信号は、信号が搬送する論理値に応じて高レベル及び低レベルを交互に有する。

入力信号は、組合せステージにおいて組み合わせられ、組合せステージの一例は、判別ステージのトランジスタが、図２ｃ及び２ｄに示されるような第１及び第２の入力信号ｂ、ａと補完信号ｂｑ、ａｑとの合成信号によって駆動されるそれらのそれぞれのベースを有するように、
図３に与えられている。

トランジスタＱ９、Ｑ１０のベース９２、１０２が、図２ｃに実線及び点線でそれぞれ示されている。（一点鎖線での）それらのベースの共通部分は、第２の差動入力信号（ａ−ａｑ）に比例し、それらのベースの差動部分は、第１の差動入力信号（ｂ−ｂｑ）に比例する。

トランジスタＱ１１、Ｑ８のベース１１２、８２が、図２ｄに実線及び点線でそれぞれ示されている。（一点鎖線での）それらのベースの共通部分は、第１の差動入力信号（ｂ−ｂｑ）に比例し、それらのベースの差動部分は、第２の差動入力信号（ａ−ａｑ）に比例する。

トランジスタ・ベースに印加される信号の３つの電圧レベルは、Ｖ_ｃｃ、Ｖ_ｃｃ−ＲＩ、及びＶ_ｃｃ−２ＲＩであり、ここでＲ及びＩは、所定の抵抗及び電流値である。

図３に示される組合せステージは、第１の入力信号ｂ及びその補完入力信号ｂｑと、第２の入力信号ａ及びその補完入力信号ａｑとに基づいて、図４のそれぞれのトランジスタＱ８、Ｑ９、Ｑ１０、Ｑ１１のベース８２、９２、１０２、及び１１２に３状態電圧レベルを印加するように構成される。

入力信号ａ及びｂの全ての可能な組合せが、図２ａ及び２ｂに示されている。

図２ｃで、トランジスタＱ１０のベース１０２は、両方の差動入力信号がハイであるときに、その最高ベース電圧レベルＶ_ｃｃを有するようになる。差動入力信号の１つがローである場合、トランジスタＱ１０のベース１０２の電圧レベルは、ＲＩだけ低下して、Ｖ_ｃｃ−ＲＩになる。両方の差動入力信号がローである場合、トランジスタＱ１０のベース１０２の電圧レベルは、再びＲＩだけ低下して、Ｖ_ｃｃ−２ＲＩになる。

引き続き図２ｃで、トランジスタＱ９のベース９２は、ａ−ａｑがハイであり、ｂ−ｂｑがローであるときに、その最高ベース電圧レベルＶ_ｃｃを有するようになる。ａ−ａｑ及びｂ−ｂｑのいずれか一方が電圧レベルを変える場合、トランジスタＱ９のベース９２の電圧レベルは、ＲＩだけ低下して、Ｖ_ｃｃ−ＲＩになる。第２の差動入力信号ａ−ａｑの電圧レベルがローであり、第１の差動入力信号ｂ−ｂｑの電圧レベルがハイである場合、トランジスタＱ９のベース９２の電圧レベルは、再びＲＩだけ低下して、Ｖ_ｃｃ−２ＲＩになる。

図２ｄで、トランジスタＱ１１のベース１１２は、ｂ−ｂｑがハイであり、ａ−ａｑがローであるときに、その最高ベース電圧レベルＶ_ｃｃを有するようになる。ａ−ａｑ及びｂ−ｂｑのいずれか一方が電圧レベルを変える場合、トランジスタＱ１１のベース１１２の電圧レベルは、ＲＩだけ低下して、Ｖ_ｃｃ−ＲＩになる。第２の差動入力信号ａ−ａｑの電圧レベルがハイであり、第１の差動入力信号ｂ−ｂｑの電圧レベルがローである場合、トランジスタＱ１１のベース１１２の電圧レベルは、再びＲＩだけ低下して、Ｖ_ｃｃ−２ＲＩになる。

引き続き図２ｄで、トランジスタＱ８のベース８２は、ａ−ａｑとｂ−ｂｑとの両方がローであるときに、その最高ベース電圧レベルＶ_ｃｃを有するようになる。差動入力信号の１つがハイである場合、トランジスタＱ８のベース８２の電圧レベルは、ＲＩだけ低下して、Ｖ_ｃｃ−ＲＩになる。両方の差動入力信号がハイである場合、トランジスタＱ８のベース８２の電圧レベルは、再びＲＩだけ低下して、Ｖ_ｃｃ−２ＲＩになる。

従って、４つのトランジスタ・ベースの１つのみが、入力信号ａとｂの所与の組合せに関して最高電圧レベルにあり、判別ステージの導電トランジスタを選択する。

図３の回路は、判別ステージのトランジスタの第１の対が、１つの差動入力信号によって駆動される共通モードと、第２の差動入力信号によって駆動される差動モードとを有する信号によって駆動され、その一方で、判別ステージのトランジスタの第２の対が、第２の差動入力信号によって駆動される共通モードと、第１の差動入力信号によって駆動される差動モードとを有する信号によって駆動されるように、組合せを実施するのに適切な様式の単に例示的な例である。

かかる判別ステージは、論理回路を提供するために使用されることができる。２つの入力信号が比較されると仮定すると、第１の出力端子に接続された判別ステージのトランジスタの所与の組の１つのトランジスタが、所望の比較が肯定である場合にそのベースを最高電圧値で有するようになり、第２の出力端子に接続された判別ステージのトランジスタの別の組の１つのトランジスタが、比較が否定である場合にそのベースを最高電圧レベルで有するようになることを保証しなければならない。単に例示的な例が以下に与えられる。電源と、判別ステージのトランジスタのコレクタとの間に接続された抵抗器により、ＯＮトランジスタのコレクタの電圧レベルは、判別ステージの他のトランジスタのコレクタの電圧レベルよりも低くなる。

図４は、単純化されたＡＮＤ論理回路を提供する判別ステージを表す。トランジスタＱ８、Ｑ９、及びＱ１１は、第１の差動出力端子ｏに接続された共通コレクタ端子８１を有し、その一方で、トランジスタＱ１０は、第２の差動出力端子ｏｑに接続された個別のコレクタ端子１０１を有する。抵抗器Ｒ５が、値Ｖ_ｃｃの電圧レベルを提供する電源２と、トランジスタＱ８、Ｑ９、及びＱ１１に関する共通コレクタ端子との間に接続される。抵抗器Ｒ６が、電源２と、トランジスタＱ１０のコレクタ端子との間に接続される。

判別ステージのトランジスタのベースの電圧レベルは、（図３での）組合せ回路によって、以下のようにして定義される。
−第１及び第２の差動入力信号ａ−ａｑ及びｂ−ｂｑがハイである場合、トランジスタＱ１０が最高ベース電圧レベルを有するようになり、電流はＱ１０を通って流れるようになる。第２の差動出力端子が電圧レベルＶ_ｃｃ−ＲＩを有するようになる。その間に、第１の差動出力端子は電圧レベルＶを有する。
−ａ−ａｑ及びｂ−ｂｑのいずれかがローである場合、トランジスタＱ８、Ｑ９、及びＱ１１の１つが最高ベース電圧レベルを有するようになり、電流はＱ１０を通って流れなくなる。第１の差動出力端子が電圧レベルＶ_ｃｃ−ＲＩを有するようになる。その間に、第２の差動出力端子は電圧レベルＶを有する。

そうするために、図３の組合せステージは以下のように構成される。
−トランジスタＱ０及びＱ１のベース端子が、第１の入力信号ｂを受信し、
−トランジスタＱ２及びＱ３のベース端子が、第１の補完入力信号ｂｑを受信し、
−トランジスタＱ４及びＱ６のベース端子が、第２の入力信号ａを受信し、
−トランジスタＱ５及びＱ７のベース端子が、第２の補完入力信号ａｑを受信し、
−Ｑ０、Ｑ１、Ｑ２、及びＱ３が、２Ｉ電流シンク５に接続された共通エミッタ端子を共有し、
−Ｑ４、Ｑ５、Ｑ６、及びＱ７が、２Ｉ電流シンク６に接続された共通エミッタ端子を共有し、
−第１の抵抗器Ｒ１が、電源４と、トランジスタＱ０及びＱ４に関する共通コレクタ端子との間に接続され、
−第２の抵抗器Ｒ２が、電源４と、トランジスタＱ１及びＱ５に関する共通コレクタ端子との間に接続され、
−第３の抵抗器Ｒ３が、電源４と、トランジスタＱ２及びＱ６に関する共通コレクタ端子との間に接続され、
−第４の抵抗器Ｒ４が、電源４と、トランジスタＱ３及びＱ７に関する共通コレクタ端子との間に接続され（Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、及びＲ６は、例えば、Ｒに等しい整合された抵抗値を有する）、
−トランジスタＱ８のベースが、トランジスタＱ０及びＱ４の共通コレクタ端子４１に接続され、
−トランジスタＱ９のベースが、トランジスタＱ２及びＱ６の共通コレクタ端子６１に接続され、
−トランジスタＱ１０のベースが、トランジスタＱ３及びＱ７の共通コレクタ端子７１に接続され、
−トランジスタＱ１１のベースが、トランジスタＱ１及びＱ５の共通コレクタ端子５１に接続される。

第１の差動入力信号ｂ−ｂｑがハイである場合、トランジスタＱ２及びＱ３はオフになり、従ってそれらのコレクタ端子の電圧レベルがより高くなる。トランジスタＱ２及びＱ３のコレクタ端子にベースがそれぞれ接続されている判別ステージのトランジスタＱ９、Ｑ１０の対が選択される。次いで、第２の差動入力信号ａ−ａｑがハイである場合、トランジスタＱ７もまたオフになり、電流は抵抗器Ｒ４を通って全く流れない。トランジスタＱ７及びＱ３の共通コレクタ端子に接続されたトランジスタＱ１０のベース端子が、判別ステージの全ての４つのトランジスタの最高電圧レベルを有する。

実際、第１及び第２の差動入力信号がハイである場合、Ｑ７及びＱ３がオフであり、電流は抵抗器Ｒ４を通って流れず、トランジスタＱ７のコレクタ端子と、トランジスタＱ１０のベース端子とがレベルＶにある。トランジスタＱ６はオンであり、トランジスタＱ２はオフであり、従ってトランジスタＱ９のベース端子はレベルＶ−ＲＩにある。同様に、トランジスタＱ０及びＱ４はオンであり、従ってトランジスタＱ８のベース端子はレベルＶ−２ＲＩにある。トランジスタＱ１がオンであり、トランジスタＱ５がオフであり、従ってトランジスタＱ１１のベース端子はレベルＶ−ＲＩにある。

従って、電流はトランジスタＱ１０を通って流れ、第２の差動出力端子が電圧レベルＶ−ＲＩを有し、第１及び第２の差動入力信号がどちらもハイであることを示す。第１及び第２の差動入力信号のいずれかがローである場合、表１で見られるように、Ｑ８、Ｑ９、又はＱ１１のいずれかが、最高ベース電圧レベルを有するトランジスタになる。第１の出力端子は電圧レベルＶ−ＲＩを有し、第１又は第２の差動入力信号のいずれか、或いはその両方がローであることを示す。従って、同様の回路によってＮＯＲ論理ゲートが容易に達成される。

全ての論理関数が、図３の同様の組合せステージを使用して容易に達成されることがある。図５は、本発明の教示による論理ＯＲを提供する例示的な判別ステージを示す。図４からの論理ＡＮＤと比較されると、判別ステージにおいていくつかの変更のみが行われ、判別ステージは、第１又は第２の差動入力信号のいずれかがハイである場合に、第２の差動出力端子が電圧レベルＶ−ＲＩを有するように構成される。そうするために、トランジスタＱ８とＱ１０のベースの接続が交換され、それにより、両方の差動入力信号がローであるときに、Ｑ１０がより高いベース電圧レベルを得る。従って、同様の回路によってＮＡＮＤゲートが容易に達成される。

図４及び図５の判別ステージは、出力端子ｏｑ及びｏで、抵抗素子としてのみ使用される２つの追加の受動コレクタをそれぞれ接続することによって、対称にされることができる。

図６は、論理ＸＯＲを提供する例示的な判別ステージを示す。図５からの論理ＯＲと比較されると、判別ステージにおいていくつかの変更のみが行われ、判別ステージは、第１及び第２の差動入力信号が同時にハイ又はローである場合に、トランジスタＱ８又はＱ９の一方のベースがより高い電圧レベルを有するようになり、その一方で、他の場合には、トランジスタＱ１０又はＱ１１の一方のベースがより高い電圧レベルを有するようになるように構成される。本発明の追加の特徴として、ここで提供される論理ＸＯＲは、従来技術ＸＯＲとは異なり、２つの差動入力に関して完全に対称である。

従って、本発明の回路は、多くの論理回路において使用されてもよく、それらの論理回路のうち、本明細書で上述された回路はほんの数例である。

また、この回路は、ラッチ回路を実現するために使用されてもよく、その一例が図７に与えられる。
−トランジスタＱ０、Ｑ１、Ｑ２、及びＱ３が、２Ｉ電流シンク５に接続された共通エミッタ端子を共有し、
−ラッチ制御信号ｃｌｋが、トランジスタＱ０及びＱ１のベース端子に入力され、
−補完ラッチ制御信号ｃｌｋｑが、トランジスタＱ２及びＱ３のベース端子に入力され、
−抵抗器Ｒ１、Ｒ２が、電源４と、トランジスタＱ０及びＱ１のコレクタ端子との間にそれぞれ接続され、
−抵抗器Ｒ３、Ｒ４が、電源２と、トランジスタＱ２及びＱ３のコレクタ端子との間にそれぞれ接続され、
−トランジスタＱ４及びＱ５が、Ｉ電流シンク６に接続された共通エミッタ端子を有し、
−トランジスタＱ４及びＱ５のベース端子が、入力データ信号（ｄ）及び補完入力データ信号（ｄｑ）をそれぞれ受信し、
−抵抗器Ｒ１及びＲ２が、トランジスタＱ４及びＱ５のコレクタ端子を電源４にそれぞれ接続する。従って、トランジスタＱ４及びＱ５が、それぞれトランジスタＱ０及びＱ１と共通コレクタ端子を共有し、
−トランジスタＱ８、Ｑ９、Ｑ１０、及びＱ１１が、Ｉ電流シンク１に接続された共通エミッタ端子を有し、
−抵抗器Ｒ３が、補完出力信号が取られるトランジスタＱ８及びＱ９の共通コレクタ端子を電源２に接続し、
−抵抗器Ｒ４が、出力信号が取られるトランジスタＱ１０及びＱ１１の共通コレクタ端子を電源２に接続し、
−トランジスタＱ９及びＱ１０のベース端子が、出力信号及び補完出力信号を、トランジスタＱ１１及びＱ８のコレクタ端子からそれぞれ受信し、
−トランジスタＱ８及びＱ１１のベース端子が、信号を、トランジスタＱ５及びＱ４のコレクタ端子からそれぞれ受信する。

従って、差動ラッチ制御信号の第１の状態では、組合せステージによってトランジスタＱ８及びＱ１１のベース端子に入力される信号は、判別ステージ自体によってトランジスタＱ９及びＱ１０のベースに入力される信号よりも高い電圧レベルを有する。差動ラッチ制御信号の第２の状態では、組合せステージによってトランジスタＱ８及びＱ１１のベースに入力される信号は、判別ステージ自体によってトランジスタＱ９及びＱ１０のベースに入力される信号よりも低い電圧レベルを有する。その状態では、差動入力データ信号を変化させることが、Ｑ８、Ｑ９、Ｑ１０、及びＱ１１から導電トランジスタを変更しない。従って、ラッチ制御信号の状態が変わるまでデータがラッチされている。

いくつかの複雑な論理関数では、判別ステージは、図８の非限定的な例に示されるような次ステージ・ドライバとして使用されてもよい。この実施形態では、判別ステージに印加されるゲート信号は、２つ以上の差動入力信号のより複雑な組合せになることがある。図８は、図６の回路と同一の第１の事前判別ステージを含む。差動入力信号１ｂ−１ｂｑ及び１ａ−１ａｑは、既に述べたようにして第１の事前判別ステージに入力され、組み合わせられた信号は、第１の事前判別ステージの４つのトランジスタＱ１８、Ｑ１９、Ｑ１１０、及びＱ１１１のそれぞれのベースに入力される。Ｒ３１、Ｒ３２、Ｒ３３、及びＲ３４から取られる２つの異なる抵抗器が、電源３４と、これらの各トランジスタのコレクタ端子との間にそれぞれ接続される。トランジスタＱ１８及びＱ１９のコレクタ端子は、第１（３ａ’）及び第３（３ａｑ’’）の中間端子にそれぞれ接続され、トランジスタＱ１１０及びＱ１１１のコレクタ端子は、第２（３ａ’）及び第４（３ａ’’）の中間端子にそれぞれ接続される。

また、回路は、図６のステージと同一の第２の事前判別ステージも含む。差動入力信号２ｂ−２ｂｑ及び２ａ−２ａｑは、既に述べたようにして第２の事前判別ステージに入力され、組み合わされた信号は、第２の事前判別ステージの４つのトランジスタＱ２８、Ｑ２９、Ｑ２１０、及びＱ２１１のそれぞれのベースに入力される。Ｒ３１、Ｒ３２、Ｒ３３、及びＲ３４から取られる２つの異なる抵抗器が、電源３４と、これらの各トランジスタのコレクタ端子との間にそれぞれ接続される。トランジスタＱ２８及びＱ２９のコレクタ端子は、第１（３ａｑ’）及び第２（３ａ’）の中間端子にそれぞれ接続される。トランジスタＱ２１０及びＱ２１１のコレクタ端子は、第３（３ａｑ’’）及び第４（３ａ’’）の中間端子にそれぞれ接続される。

判別ステージは、この例では、図５のＸＯＲゲートに関して使用される様式で接続された４つのトランジスタＱ８、Ｑ９、Ｑ１０、Ｑ１１を含む。判別ステージの４つのトランジスタのベース端子は、中間端子のそれぞれの１つに接続される。

１ａ−１ａｑ及び１ｂ−１ａｑがハイである場合、第１の事前判別ステージのトランジスタＱ１７及びＱ１３は遮断され、Ｑ１１１が最高ベース電圧レベルを有するようになる。電流はＱ１１１を通って流れ、Ｑ１１１は、抵抗器Ｒ３２及びＲ３４を介して中間端子３ａ’及び３ａ’’に接続されており、３ａ’及び３ａ’’の電圧レベルは低下することになる。

２ａ−２ａｑ及び２ｂ−２ｂｑがハイである場合、第２の事前判別ステージのＱ２７及びＱ２３は遮断され、Ｑ２１１が最高ベース電圧レベルを有するようになる。電流はＱ２１１を通って流れ、Ｑ２１１は、抵抗器Ｒ３２及びＲ３４を介して中間端子３ａｑ’’及び３ａ’’に接続されており、３ａｑ’’及び３ａ’’の電圧レベルは低下することになる。

従って、電流は、信号３ａｑ’に関連付けられた抵抗器Ｒ３１を通って流れておらず、信号３ａｑ’を受信する中間端子に接続されたＱ１０のベース端子が、最高電圧レベルを有するようになる。従って、Ｑ１０はオンであり、電流はＱ１０を通って流れるようになる。従って、出力端子ｏの電圧レベルは、第２の出力端子ｏｑの電圧レベルよりも低くなる。

入力信号１ａ、１ｂ、２ａ、及び２ｂの他の状態は、差動出力端子において異なる差動出力信号を提供する。従って、第１及び第２の事前判別ステージにおける、且つ判別ステージにおける接続を変更することによって、２つ以上の入力信号に関して任意の論理回路が提供されることができる。

特定の構成が提示されているが、同様の回路が、前述されたような任意の種類の論理又はラッチ・ゲートを組み合わせて、低電源電圧の下でさえ高速での３つ以上の差動入力信号の合成論理関数にすることができる。

判別ステージの概略図である。 図１の回路に関する信号波形の概略図である。 本発明による組合せステージの回路図である。 本発明によるＡＮＤ関数を実施する判別ステージの回路図である。 本発明によるＯＲ関数を実施する判別ステージの回路図である。 本発明によるＸＯＲ関数を実施する判別ステージの回路図である。 本発明によるラッチ回路の回路図である。 より複雑な論理回路の概略図である。

符号の説明

２、４ 電源
５、６ 電流シンク
８１、９１、１０１、１１１ コレクタ
８２、９２、１０２、１１２ ベース
８３、９３、１０３、１１３ エミッタ
Ｑ８、Ｑ９、Ｑ１０、Ｑ１１ トランジスタ
Ｒ１、Ｒ２、Ｒ３、Ｒ４ 抵抗器

Claims (11)

1. 差動信号入力手段と、組合せステージと、判別ステージと、差動信号出力手段とを備える電子回路であって、前記判別ステージが４つのトランジスタを備え、各前記トランジスタが、それぞれの第１及び第２の電極と、前記第１及び第２の電極の間の電流を制御するためのそれぞれのゲート電極とを有し、前記４つのトランジスタの前記第１の電極が共通ノードに接続され、前記差動信号出力手段が１対の差動出力端子を備え、各前記差動出力端子が、前記４つのトランジスタの前記第２の電極の少なくとも１つに接続され、前記組合せステージが、前記差動信号入力手段によって受信された差動入力信号を、前記４つのトランジスタのうち少なくともいくつかのトランジスタの前記ゲート電極にそれぞれ印加されるゲート信号に変換するように構成された電子回路。
2. 少なくとも前記ゲート電極の第１の対が前記ゲート信号を受信し、前記ゲート信号が、第１の差動入力信号によって駆動される共通モードと、第２の差動入力信号によって駆動される差動モードとを有する請求項１記載の電子回路。
3. 前記判別ステージの前記４つのトランジスタの前記それぞれのゲート電極に印加される前記ゲート信号が、前記差動信号入力手段によって受信された前記差動入力信号から選択される、前記ゲート電極のうちただ１つの電極が最大又は最小電圧値を有するように設計された３状態電圧信号である請求項１又は２記載の電子回路。
4. 前記ゲート電極の第２の対が前記ゲート信号を受信し、前記ゲート信号が、前記第２の差動入力信号によって駆動される共通モードと、前記第１の差動入力信号によって駆動される差動モードとを有する請求項２又は３記載の電子回路。
5. 前記差動信号入力手段が、差動入力データ信号の第１及び第２の対をそれぞれ受信するための２対の差動入力端子を含み、
   前記組合せステージが、４つの組み合ったトランジスタの第１及び第２のグループと、第１のノードと第１の電源端子との間に第１の電流を発生するための第１の電流発生器手段と、第２のノードと前記第１の電源端子との間に第２の電流を発生するための第２の電流発生器手段と、第１、第２、第３、及び第４の抵抗器とを含み、各前記抵抗器が、前記第１の電源端子に接続されたそれぞれの第１の端部と、それぞれの第２の端部とを有し、
   各前記組み合ったトランジスタが、それぞれの第１及び第２の電極と、前記第１及び第２の電極の間の電流を制御するためのそれぞれのゲート電極とを有し、
   前記第１のグループの前記４つの組み合ったトランジスタの前記第１の電極が、前記第１のノードに共通して接続され、前記第２のグループの前記４つの組み合ったトランジスタの前記第１の電極が、前記第２のノードに共通して接続され、
   差動入力データ信号の前記第１の対が、前記第１のグループの２つの組み合ったトランジスタの前記ゲート電極に印加される信号を含み、前記組み合ったトランジスタが、前記第１及び第２の抵抗器の前記第２の端部にそれぞれ接続された第２の電極を有し、さらに、差動入力データ信号の前記第１の対が、前記第１のグループの２つの他の組み合ったトランジスタの前記ゲート電極に印加される信号を含み、前記他の組み合ったトランジスタが、前記第３及び第４の抵抗器の前記第２の端部にそれぞれ接続された第２の電極を有し、
   差動入力データ信号の前記第２の対が、前記第２のグループの２つの組み合ったトランジスタの前記ゲート電極に印加される信号を含み、前記第２のグループの前記組み合ったトランジスタが、前記第１及び第３の抵抗器の前記第２の端部にそれぞれ接続されたそれらの第２の電極を有し、さらに、差動入力データ信号の前記第２の対が、前記第２のグループの２つの他の組み合ったトランジスタの前記ゲート電極に印加される信号を含み、前記第２のグループの前記他の組み合ったトランジスタが、前記第２及び第４の抵抗器の前記第２の端部にそれぞれ接続された第２の電極を有し、
   前記第１、第２、第３、及び第４の抵抗器の前記第２の端部が、前記判別ステージの前記４つのトランジスタの前記ゲート電極にそれぞれ接続された、
   論理ゲート機能を提供するための請求項１、２、３、又は４記載の電子回路。
6. 差動出力端子の前記対が、前記判別ステージの前記４つのトランジスタのうち３つのトランジスタの前記第２の電極に接続された第１の端子を有し、前記トランジスタが、前記第１、第２、及び第３の抵抗器の前記第２の端部に接続されたそれぞれのゲート電極を有し、さらに、前記差動出力端子の前記対が、前記判別ステージの前記４つのトランジスタのもう１つの他のトランジスタの前記第２の電極に接続された第２の端子を有し、前記他のトランジスタが、前記第４の抵抗器の前記第２の端部に接続された格子電極を有する、論理ＡＮＤ又はＮＯＲ関数を提供するための請求項５記載の電子回路。
7. 差動出力端子の前記対が、前記判別ステージの前記４つのトランジスタのうち１つのトランジスタの前記第２の電極に接続された第１の端子を有し、前記トランジスタが、前記第１の抵抗器の前記第２の端部に接続されたそのゲート電極を有し、さらに、前記差動出力端子の前記対が、前記判別ステージの前記４つのトランジスタの３つの他のトランジスタの前記第２の電極に接続された第２の端子を有し、前記３つのトランジスタが、前記第２、第３、及び第４の抵抗器の前記第２の端部に接続されたそれぞれの格子電極を有する、論理ＯＲ又はＮＡＮＤ関数を提供するための請求項５記載の電子回路。
8. 差動出力端子の前記対が、前記判別ステージの前記４つのトランジスタのうち２つのトランジスタの前記第２の電極に接続された第１の端子を有し、前記２つのトランジスタが、前記第２及び第３の抵抗器の前記第２の端部に接続されたそれぞれのゲート電極を有し、さらに、前記差動出力端子の前記対が、前記判別ステージの前記４つのトランジスタのうち他の２つのトランジスタの前記第２の電極に接続された第２の端子を有し、前記他の２つのトランジスタが、前記第１及び第４の抵抗器の前記第２の端部に接続されたそれぞれの格子電極を有する、論理ＥＸＣＬＵＳＩＶＥ ＯＲ関数を提供するための請求項５記載の電子回路。
9. 前記差動信号入力手段が、差動ラッチ制御信号を受信するための差動入力端子の対を含み、前記差動出力端子が、前記４つのトランジスタのうち２つのトランジスタの前記ゲート電極にそれぞれ接続されて、前記ゲート電極に、前記回路の差動出力信号に対応するそれぞれの前記ゲート信号を印加し、前記組合せ及び判別ステージが、前記組合せステージによって提供される前記ゲート信号が、前記差動ラッチ制御信号の第１の状態で前記差動出力信号よりも高く、前記差動ラッチ制御信号の第２の状態で前記差動出力信号よりも低い電圧レベルを有するように構成された、ラッチ機能を提供するための請求項１又は２記載の電子回路。
10. 前記差動信号入力手段が、１対の差動入力データ信号を受信するための１対の差動入力端子をさらに含み、
    前記組合せステージが、４つの組み合ったトランジスタの第１のグループと、２つの組み合ったトランジスタの第２のグループと、第１のノードと第１の電源端子との間に第１の電流を発生するための第１の電流発生器手段と、第２のノードと前記第１の電源端子との間に第２の電流を発生するための第２の電流発生器手段と、第１及び第２の抵抗器とを含み、各前記抵抗器が、第１の電源端子に接続されたそれぞれの第１の端部と、それぞれの第２の端部とを有し、
    前記判別ステージが、第２の電源端子に接続されたそれぞれの第１の端部と、差動出力端子の前記対にそれぞれ接続された第２の端部とを有する第３及び第４の抵抗器をさらに含み、
    各前記組み合ったトランジスタが、それぞれの第１及び第２の電極と、前記第１及び第２の電極の間の電流を制御するためのそれぞれのゲート電極とを有し、
    前記第１のグループの前記４つの組み合ったトランジスタの前記第１の電極が、前記第１のノードに共通して接続され、前記第２のグループの前記２つの組み合ったトランジスタの前記第１の電極が、前記第２のノードに共通して接続され、
    差動ラッチ制御信号の前記対が、前記第１のグループの２つの組み合ったトランジスタの前記ゲート電極に印加される信号を含み、前記組み合ったトランジスタが、前記第１及び第２の抵抗器の前記第２の端部にそれぞれ接続された第２の電極を有し、さらに、前記差動ラッチ制御信号の前記対が、前記第１のグループの２つの他の組み合ったトランジスタの前記ゲート電極に印加される信号を含み、前記他の組み合ったトランジスタが、前記第３及び第４の抵抗器の前記第２の端部にそれぞれ接続された第２の電極を有し、
    差動入力データ信号の前記対が、前記第２のグループの一方の組み合ったトランジスタの前記ゲート電極に印加される信号を含み、前記組み合ったトランジスタが、前記第１の抵抗器の前記第２の端部に接続された第２の電極を有し、さらに、前記差動入力データ信号の前記対が、前記第２のグループの他方の組み合ったトランジスタの前記ゲート電極に印加される信号を含み、前記他方の組み合ったトランジスタが、前記第２の抵抗器の前記第２の端部に接続された第２の電極を有し、
    前記判別ステージの前記４つのトランジスタが、前記第２の抵抗器の前記第２の端部に接続されたゲート電極、及び前記第３の抵抗器の前記第２の端部に接続された第２の電極を有するトランジスタと、前記第４の抵抗器の前記第２の端部に接続されたゲート電極、及び前記第３の抵抗器の前記第２の端部に接続された第２の電極を有するトランジスタと、前記第３の抵抗器の前記第２の端部に接続されたゲート電極、及び前記第４の抵抗器の前記第２の端部に接続された第２の電極を有するトランジスタと、前記第１の抵抗器の前記第２の端部に接続されたゲート電極、及び前記第４の抵抗器の前記第２の端部に接続された第２の電極を有するトランジスタとを含む、請求項９記載の電子回路。
11. 前記組合せステージが、
    第１の事前組合せステージと、第１の事前判別ステージと、第１の差動信号中間手段とを備え、前記第１の事前判別ステージが４つのトランジスタを備え、各前記トランジスタが、それぞれの第１及び第２の電極と、前記第１及び第２の電極の間の電流を制御するためのそれぞれのゲート電極とを有し、前記４つのトランジスタの前記第１の電極が共通ノードに接続され、前記第１の差動信号中間手段が、前記４つのトランジスタの前記第２の電極のうち２つにそれぞれ接続された第１の差動中間端子の２つの対を備え、前記第１の事前組合せステージが、前記差動信号入力手段によって受信された差動入力信号の第１の対を、前記第１の事前判別ステージの前記４つのトランジスタのうち少なくともいくつかのトランジスタのゲート電極にそれぞれ印加されるゲート信号に変換するように構成され、
    第２の事前組合せステージと、第２の事前判別ステージと、第２の差動信号中間手段とを備え、前記第２の事前判別ステージが４つのトランジスタを備え、各前記トランジスタが、それぞれの第１及び第２の電極と、前記第１及び第２の電極の間の電流を制御するためのそれぞれのゲート電極とを有し、前記４つのトランジスタの前記第１の電極が共通ノードに接続され、前記第２の差動信号中間手段が、前記４つのトランジスタの前記第２の電極のうち少なくとも２つにそれぞれ接続された第２の差動中間端子の２つの対を備え、前記第２の事前組合せステージが、前記差動信号入力手段によって受信された差動入力信号の第２の対を、第２の判別ステージの前記４つのトランジスタのうち少なくともいくつかのトランジスタの前記ゲート電極にそれぞれ印加されるゲート信号に変換するように構成され、
    前記組合せステージが、前記第１及び第２の差動中間端子によって受信された中間信号を、判別ステージの前記４つのトランジスタのうち少なくともいくつかのトランジスタの前記格子電極にそれぞれ印加される前記ゲート信号に変換するように構成された、請求項１記載の電子回路。

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