JPH0561642A - 全加算回路 - Google Patents
全加算回路Info
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- JPH0561642A JPH0561642A JP14511391A JP14511391A JPH0561642A JP H0561642 A JPH0561642 A JP H0561642A JP 14511391 A JP14511391 A JP 14511391A JP 14511391 A JP14511391 A JP 14511391A JP H0561642 A JPH0561642 A JP H0561642A
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- transistor
- collector
- resistor
- emitter
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Abstract
(57)【要約】
【目的】 本発明は、入力した３つの信号を加算し、和
出力と桁上げ出力を生成する全加算回路に関し、素子数
を減少させた全加算回路を提供することを目的とする。 【構成】 ３つの抵抗を介してそれぞれ３つの入力端子
に、第４の抵抗を介して第１の電源に接続されたベース
と、該ベースに接続されたコレクタと、前記第１の電源
に接続されたエミッタとからなり、負性微分特性を有す
る第１のトランジスタと、前記第１のトランジスタの、
コレクタ電流、及びベース．エミッタ間電圧を検出する
回路とからなり、前記３つの入力端子から入力した信号
を加算し、前記電流を検出する回路から和信号を、前記
電圧を検出する回路から桁上がり信号をそれぞれ出力す
ることを特徴とする全加算回路。
出力と桁上げ出力を生成する全加算回路に関し、素子数
を減少させた全加算回路を提供することを目的とする。 【構成】 ３つの抵抗を介してそれぞれ３つの入力端子
に、第４の抵抗を介して第１の電源に接続されたベース
と、該ベースに接続されたコレクタと、前記第１の電源
に接続されたエミッタとからなり、負性微分特性を有す
る第１のトランジスタと、前記第１のトランジスタの、
コレクタ電流、及びベース．エミッタ間電圧を検出する
回路とからなり、前記３つの入力端子から入力した信号
を加算し、前記電流を検出する回路から和信号を、前記
電圧を検出する回路から桁上がり信号をそれぞれ出力す
ることを特徴とする全加算回路。
Description
【発明の詳細な説明】
【産業上の利用分野】本発明は、２つのデータ信号と１
つの桁上げ信号とを入力し、２進加算を行い、和出力と
桁上げ出力信号を生成する全加算回路に関する。この回
路は２進加算回路であり、３つの入力のうち２つの入力
に加算する２進数信号をそれぞれ入力し、残りの１つの
入力には前桁の桁上げ信号を入力するもので、３つの入
力を加算した２進数の和信号及び桁上げ信号を出力する
ものである。
つの桁上げ信号とを入力し、２進加算を行い、和出力と
桁上げ出力信号を生成する全加算回路に関する。この回
路は２進加算回路であり、３つの入力のうち２つの入力
に加算する２進数信号をそれぞれ入力し、残りの１つの
入力には前桁の桁上げ信号を入力するもので、３つの入
力を加算した２進数の和信号及び桁上げ信号を出力する
ものである。
【従来の技術】このような和信号及び桁上げ信号の論理
式を図２に示す。入力信号がＡ，Ｂ、前段からの桁上げ
入力信号がＣｉ、出力する和信号がＳ、桁上げ出力信号
がＣｏである。これを通常のバイポーラやＭＯＳ等のト
ランジスタを用いたＮＡＮＤゲートやＮＯＲゲートで構
成していた。
式を図２に示す。入力信号がＡ，Ｂ、前段からの桁上げ
入力信号がＣｉ、出力する和信号がＳ、桁上げ出力信号
がＣｏである。これを通常のバイポーラやＭＯＳ等のト
ランジスタを用いたＮＡＮＤゲートやＮＯＲゲートで構
成していた。
【発明が解決しようとする課題】ところが、通常のトラ
ンジスタでこの論理を構成すると、１０数個以上のトラ
ンジスタが必要であり、また、バイポーラトランジスタ
によるＥＣＬ回路の縦積みゲートを用いた場合では、比
較的トランジスタの数が少なくて済むがまだかなり多数
のトランジスタを必要とし、素子が多いため回路の高集
積化、動作の高速化の点で不利であった。本発明は、回
路を構成する素子数を大幅に減少させ、全加算回路の高
集積化及び動作の高速化に有利な全加算回路を提供する
ことを目的とする。
ンジスタでこの論理を構成すると、１０数個以上のトラ
ンジスタが必要であり、また、バイポーラトランジスタ
によるＥＣＬ回路の縦積みゲートを用いた場合では、比
較的トランジスタの数が少なくて済むがまだかなり多数
のトランジスタを必要とし、素子が多いため回路の高集
積化、動作の高速化の点で不利であった。本発明は、回
路を構成する素子数を大幅に減少させ、全加算回路の高
集積化及び動作の高速化に有利な全加算回路を提供する
ことを目的とする。
【課題を解決するための手段】図１は本発明の原理図で
ある。本発明は上記問題点に鑑み、以下のように構成さ
れる。本発明は、第１の抵抗Ｒ１を介して第１の入力端
子Ａに、第２の抵抗Ｒ２を介して第２の入力端子Ｂに、
第３の抵抗Ｒ３を介して第３の入力端子Ｃｉに、第４の
抵抗Ｒ４を介して第１の電源Ｖ１にそれぞれ接続された
ベースと、該ベースに接続されたコレクタと、前記第１
の電源Ｖ１に接続され、ベース・エミッタ間電圧に対し
てコレクタ電流が負性微分特性を有する第１のトランジ
スタと、ベースが前記第１のトランジスタのベースとコ
レクタとの接続点に接続され、コレクタが第５の抵抗Ｒ
５を介して第２の電源Ｖ２に接続され、エミッタが前記
第１の電源Ｖ１に接続され、ベース・エミッタ間電圧に
対してコレクタ電流が負性微分特性を有する第２のトラ
ンジスタと、ベースが前記第１のトランジスタのベース
とコレクタとの接続点に接続され、コレクタが第６の抵
抗Ｒ６を介して前記第２の電源Ｖ２に接続され、エミッ
タが前記第１の電源Ｖ１に接続された第３のトランジス
タとから構成され、前記第１乃至第３の入力端子Ａ，
Ｂ，Ｃｉに入力される２値化信号を加算し、前記第２の
トランジスタのコレクタと前記第５の抵抗Ｒ５との接続
点から和信号を、前記第３のトランジスタのコレクタと
前記第６の抵抗Ｒ６との接続点から桁上げ信号をそれぞ
れ出力することを特徴とする。
ある。本発明は上記問題点に鑑み、以下のように構成さ
れる。本発明は、第１の抵抗Ｒ１を介して第１の入力端
子Ａに、第２の抵抗Ｒ２を介して第２の入力端子Ｂに、
第３の抵抗Ｒ３を介して第３の入力端子Ｃｉに、第４の
抵抗Ｒ４を介して第１の電源Ｖ１にそれぞれ接続された
ベースと、該ベースに接続されたコレクタと、前記第１
の電源Ｖ１に接続され、ベース・エミッタ間電圧に対し
てコレクタ電流が負性微分特性を有する第１のトランジ
スタと、ベースが前記第１のトランジスタのベースとコ
レクタとの接続点に接続され、コレクタが第５の抵抗Ｒ
５を介して第２の電源Ｖ２に接続され、エミッタが前記
第１の電源Ｖ１に接続され、ベース・エミッタ間電圧に
対してコレクタ電流が負性微分特性を有する第２のトラ
ンジスタと、ベースが前記第１のトランジスタのベース
とコレクタとの接続点に接続され、コレクタが第６の抵
抗Ｒ６を介して前記第２の電源Ｖ２に接続され、エミッ
タが前記第１の電源Ｖ１に接続された第３のトランジス
タとから構成され、前記第１乃至第３の入力端子Ａ，
Ｂ，Ｃｉに入力される２値化信号を加算し、前記第２の
トランジスタのコレクタと前記第５の抵抗Ｒ５との接続
点から和信号を、前記第３のトランジスタのコレクタと
前記第６の抵抗Ｒ６との接続点から桁上げ信号をそれぞ
れ出力することを特徴とする。
【作用】本発明の回路の、負性微分特性を有する第１の
トランジスタのベースには、３つの入力のうち、Ｈの数
が０及び２の時、小さな電流出力が、１及び３の時、大
きな電流出力が現れる。即ち、この電流出力は３つの入
力の和信号を示している。また、この第１のトランジス
タのベースには、３つの入力のうちＨの数が０及び１の
時、Ｌレベルの出力信号が、２及び３の時、Ｈレベルの
出力信号が現れる。即ち、この出力信号は３つの入力の
桁上げ信号を示している。このように本発明では、基本
的に１個のトランジスタで和信号及び桁上げ信号が得ら
れており、従来に比べて格段に素子数を減少させること
ができる。また、前記電流出力を通常の論理レベルの和
信号出力信号に変換するために第２のトランジスタが、
さらに前記第１のトランジスタの出力信号を通常の論理
レベルの桁上げ信号に変換するために第３のトランジス
タが設けられている。そして、この第１，第２，第３の
トランジスタと抵抗で従来と同様の機能を有する全加算
器を構成することができ、構成素子数を削減することが
できる。
トランジスタのベースには、３つの入力のうち、Ｈの数
が０及び２の時、小さな電流出力が、１及び３の時、大
きな電流出力が現れる。即ち、この電流出力は３つの入
力の和信号を示している。また、この第１のトランジス
タのベースには、３つの入力のうちＨの数が０及び１の
時、Ｌレベルの出力信号が、２及び３の時、Ｈレベルの
出力信号が現れる。即ち、この出力信号は３つの入力の
桁上げ信号を示している。このように本発明では、基本
的に１個のトランジスタで和信号及び桁上げ信号が得ら
れており、従来に比べて格段に素子数を減少させること
ができる。また、前記電流出力を通常の論理レベルの和
信号出力信号に変換するために第２のトランジスタが、
さらに前記第１のトランジスタの出力信号を通常の論理
レベルの桁上げ信号に変換するために第３のトランジス
タが設けられている。そして、この第１，第２，第３の
トランジスタと抵抗で従来と同様の機能を有する全加算
器を構成することができ、構成素子数を削減することが
できる。
【実施例】図４は、本発明による全加算回路の一実施例
図である。この図において、図１と同じものには同一の
符号を付し、その説明を省略する。本実施例において
は、図１で示した第３のトランジスタＴｒは、原理的に
は従来のバイポーラトランジスタを用いてもよいが、製
造の便宜上、第１及び第２のトランジスタと同じ構造の
トランジスタを使用する。なお、負性微分特性を有する
トランジスタとして共鳴トンネリング・ホット・エレク
トロン・トランジスタ（以下、ＲＨＥＴと称する。）が
ある。このＲＨＥＴの構造及び動作については、例えば
特開昭６１−５８２６８に示されている。このトランジ
スタの電圧・電流特性を図３のグラフに示す。図３から
分かるように、このＲＨＥＴは、コレクタ電流Ｉｃがピ
ークを示すピーク電圧ＶP と、Ｉｃが極小値を示すバレ
イ電圧ＶV を有する、いわゆる負性微分特性を有してい
る。また、第３のトランジスタの素子面積は第１及び第
２のトランジスタの４倍とする。そして、ＲＨＥＴ１の
ベース・エミッタ間電圧を抵抗Ｒ７と抵抗Ｒ８で分圧す
ることにより、ＲＨＥＴの特性のうち、コレクタ電流が
０からピークまでのリニアな領域のみを使用している。
また、本実施例では、図１で示した回路の出力にエミッ
タフォロワ・トランジスタをそれぞれ接続して出力電流
を増幅し、次段の論理回路に対する駆動能力を高めてい
る。このエミッタフォロワのトランジスタには、製造の
便宜上、ＲＨＥＴを使用し、上述の第３のトランジスタ
同様、その素子面積は第１、第２のトランジスタの４倍
とする。そして、抵抗Ｒ５とＲ６の値をそれぞれ調整し
て特性がリニアな領域のみを使用して電流の増幅を行
う。出力ＮＳ側のエミッタフォロワ・トランジスタをＲ
ＨＥＴ４、出力ＮＣO 側のエミッタフォロワ・トランジ
スタをＲＨＥＴ５とし、それぞれのエミッタを出力端子
ＮＳ，ＮＣO とする。また、図３に示されている４本の
負荷線は、入力信号のＨレベルの数に対応しており、左
からＨの数が０，１，２，３の場合の回路の特性を示し
ている。そして、この負荷線とＲＨＥＴの特性を示すグ
ラフとの交点を動作点といい、回路はこの動作点におい
て動作する。ここで、図３に示されるように、左から２
番目及び３番目の負荷線がＲＨＥＴの特性のピーク部及
びバレイ部に接近しているが、負荷線の傾きはプロセス
条件により微妙に変動することがあるので、ＲＨＥＴの
特性を示す線と負荷線とが２点で交わり、ヒステリシス
を生ずる可能性がある。これを防ぐため、負荷線の傾き
を、ＲＨＥＴの特性のピーク部からバレイ部までの傾き
と同程度以上にする必要がある。一方、２番目と３番目
の負荷線に対応する動作点の電圧の差を大きくするに
は、負荷線の傾きは小さい方がよい。以上から、負荷線
の傾きはＲＨＥＴのピークからバレイまでの間の傾きと
ほぼ等しくすればよい。以上の条件を満たすように、ト
ランジスタＲＨＥＴ１〜５の特性、抵抗Ｒ１〜Ｒ８の抵
抗値、及び第１及び第２の電源の電圧をそれぞれ以下の
ように定める。
図である。この図において、図１と同じものには同一の
符号を付し、その説明を省略する。本実施例において
は、図１で示した第３のトランジスタＴｒは、原理的に
は従来のバイポーラトランジスタを用いてもよいが、製
造の便宜上、第１及び第２のトランジスタと同じ構造の
トランジスタを使用する。なお、負性微分特性を有する
トランジスタとして共鳴トンネリング・ホット・エレク
トロン・トランジスタ（以下、ＲＨＥＴと称する。）が
ある。このＲＨＥＴの構造及び動作については、例えば
特開昭６１−５８２６８に示されている。このトランジ
スタの電圧・電流特性を図３のグラフに示す。図３から
分かるように、このＲＨＥＴは、コレクタ電流Ｉｃがピ
ークを示すピーク電圧ＶP と、Ｉｃが極小値を示すバレ
イ電圧ＶV を有する、いわゆる負性微分特性を有してい
る。また、第３のトランジスタの素子面積は第１及び第
２のトランジスタの４倍とする。そして、ＲＨＥＴ１の
ベース・エミッタ間電圧を抵抗Ｒ７と抵抗Ｒ８で分圧す
ることにより、ＲＨＥＴの特性のうち、コレクタ電流が
０からピークまでのリニアな領域のみを使用している。
また、本実施例では、図１で示した回路の出力にエミッ
タフォロワ・トランジスタをそれぞれ接続して出力電流
を増幅し、次段の論理回路に対する駆動能力を高めてい
る。このエミッタフォロワのトランジスタには、製造の
便宜上、ＲＨＥＴを使用し、上述の第３のトランジスタ
同様、その素子面積は第１、第２のトランジスタの４倍
とする。そして、抵抗Ｒ５とＲ６の値をそれぞれ調整し
て特性がリニアな領域のみを使用して電流の増幅を行
う。出力ＮＳ側のエミッタフォロワ・トランジスタをＲ
ＨＥＴ４、出力ＮＣO 側のエミッタフォロワ・トランジ
スタをＲＨＥＴ５とし、それぞれのエミッタを出力端子
ＮＳ，ＮＣO とする。また、図３に示されている４本の
負荷線は、入力信号のＨレベルの数に対応しており、左
からＨの数が０，１，２，３の場合の回路の特性を示し
ている。そして、この負荷線とＲＨＥＴの特性を示すグ
ラフとの交点を動作点といい、回路はこの動作点におい
て動作する。ここで、図３に示されるように、左から２
番目及び３番目の負荷線がＲＨＥＴの特性のピーク部及
びバレイ部に接近しているが、負荷線の傾きはプロセス
条件により微妙に変動することがあるので、ＲＨＥＴの
特性を示す線と負荷線とが２点で交わり、ヒステリシス
を生ずる可能性がある。これを防ぐため、負荷線の傾き
を、ＲＨＥＴの特性のピーク部からバレイ部までの傾き
と同程度以上にする必要がある。一方、２番目と３番目
の負荷線に対応する動作点の電圧の差を大きくするに
は、負荷線の傾きは小さい方がよい。以上から、負荷線
の傾きはＲＨＥＴのピークからバレイまでの間の傾きと
ほぼ等しくすればよい。以上の条件を満たすように、ト
ランジスタＲＨＥＴ１〜５の特性、抵抗Ｒ１〜Ｒ８の抵
抗値、及び第１及び第２の電源の電圧をそれぞれ以下の
ように定める。
【表１】 このように設定することにより、図３で示したように、
入力される信号にＨレベルの数が０及び１のときは、し
きい電圧値ＶTHよりも小さなベース・エミッタ間電圧
に、２及び３のときは、しきい電圧値ＶTHよりも大きな
ベース・エミッタ間電圧に動作点が設定され、且つ、入
力される信号にＨレベルの数が０及び２のときは、しき
い電流値ＩTHよりも小さなコレクタ電流が、１及び３の
ときは、しきい電流値ＩTHよりも大きなコレクタ電流が
流れるように動作点が設定される。また、上記の設定に
より負荷線の傾きはＲＨＥＴのピークからバレイにかけ
ての傾きとほぼ等しくなる。次に、図４を参照しながら
回路動作を説明する。ＲＨＥＴ１とＲＨＥＴ２は、同一
の特性を有し、さらにベース同士、エミッタ同士がそれ
ぞれ接続されている、いわゆるカレントミラー回路を構
成しており、両者はベース・エミッタ間電圧が等しいの
で、ＲＨＥＴ２のコレクタ電流はＲＨＥＴ１のそれとほ
ぼ等しくなる。従って、入力信号のＨレベルの数が０及
び２のとき、図３に示したようにＲＨＥＴ１のコレクタ
電流はしきい電流値ＩTHよりも小さくなるのでＲＨＥＴ
２のコレクタ電流も小さくなり、それに従って抵抗Ｒ５
の電圧降下が小さくなるのでＲＨＥＴ４のベースにはＨ
レベルが入力される。そして、ＲＨＥＴ４のベース・エ
ミッタ間の電圧が約０．５Ｖなので出力端子ＮＳにはそ
のＨレベルよりも０．５Ｖ低いレベルが現れる。また、
入力信号のＨレベルの数が１及び３のとき、図３に示し
たようにＲＨＥＴ１のコレクタ電流はしきい電流値ＩTH
よりも大きくなるのでＲＨＥＴ２のコレクタ電流も大き
くなり、それに従って抵抗Ｒ５の電圧降下が大きくなる
のでＲＨＥＴ４のベースにはＬレベルが入力される。そ
して、ＲＨＥＴ４のベース・エミッタ間の電圧が約０．
５Ｖなので出力端子ＮＣO にはそのＬレベルよりも０．
５Ｖ低いレベルが現れる。一方、ＲＨＥＴ３では、ＲＨ
ＥＴ１のベース・エミッタ間電圧を抵抗Ｒ７及びＲ８に
より分圧して、その分圧した信号レベルが特性のピーク
を越えないようにしており、特性がリニアな領域のみを
使用しているので、ＲＨＥＴ３はＲＨＥＴ１のベース・
エミッタ間電圧に比例したコレクタ電流が流れる。従っ
て、ＲＨＥＴ１のベース・エミッタ間電圧がしきい電圧
値ＶTHよりも小さいとき、即ち、入力信号のＨレベルの
数が０と１のとき、ＲＨＥＴ３のコレクタ電流は小さく
なり、それに従って抵抗Ｒ６の電圧降下が小さくなるの
で、ＲＨＥＴ５のベースにはＨレベルが入力され、出力
端子ＮＣO にはそのＨレベルよりも０．５Ｖ低いレベル
が現れる。また、ＲＨＥＴ１のベース・エミッタ間電圧
がしきい電圧値ＶTHよりも大きいとき、即ち、入力信号
のＨレベルの数が２と３のとき、ＲＨＥＴ３のコレクタ
電流は大きくなり、それに従って抵抗Ｒ６の電圧降下が
大きくなるので、ＲＨＥＴ５のベースにはＬレベルが入
力され、出力端子ＮＣO にはそのＬレベルよりも０．５
Ｖ低いレベルが現れる。以上説明した、入力信号と出力
信号の関係をまとめると次のようになる。
入力される信号にＨレベルの数が０及び１のときは、し
きい電圧値ＶTHよりも小さなベース・エミッタ間電圧
に、２及び３のときは、しきい電圧値ＶTHよりも大きな
ベース・エミッタ間電圧に動作点が設定され、且つ、入
力される信号にＨレベルの数が０及び２のときは、しき
い電流値ＩTHよりも小さなコレクタ電流が、１及び３の
ときは、しきい電流値ＩTHよりも大きなコレクタ電流が
流れるように動作点が設定される。また、上記の設定に
より負荷線の傾きはＲＨＥＴのピークからバレイにかけ
ての傾きとほぼ等しくなる。次に、図４を参照しながら
回路動作を説明する。ＲＨＥＴ１とＲＨＥＴ２は、同一
の特性を有し、さらにベース同士、エミッタ同士がそれ
ぞれ接続されている、いわゆるカレントミラー回路を構
成しており、両者はベース・エミッタ間電圧が等しいの
で、ＲＨＥＴ２のコレクタ電流はＲＨＥＴ１のそれとほ
ぼ等しくなる。従って、入力信号のＨレベルの数が０及
び２のとき、図３に示したようにＲＨＥＴ１のコレクタ
電流はしきい電流値ＩTHよりも小さくなるのでＲＨＥＴ
２のコレクタ電流も小さくなり、それに従って抵抗Ｒ５
の電圧降下が小さくなるのでＲＨＥＴ４のベースにはＨ
レベルが入力される。そして、ＲＨＥＴ４のベース・エ
ミッタ間の電圧が約０．５Ｖなので出力端子ＮＳにはそ
のＨレベルよりも０．５Ｖ低いレベルが現れる。また、
入力信号のＨレベルの数が１及び３のとき、図３に示し
たようにＲＨＥＴ１のコレクタ電流はしきい電流値ＩTH
よりも大きくなるのでＲＨＥＴ２のコレクタ電流も大き
くなり、それに従って抵抗Ｒ５の電圧降下が大きくなる
のでＲＨＥＴ４のベースにはＬレベルが入力される。そ
して、ＲＨＥＴ４のベース・エミッタ間の電圧が約０．
５Ｖなので出力端子ＮＣO にはそのＬレベルよりも０．
５Ｖ低いレベルが現れる。一方、ＲＨＥＴ３では、ＲＨ
ＥＴ１のベース・エミッタ間電圧を抵抗Ｒ７及びＲ８に
より分圧して、その分圧した信号レベルが特性のピーク
を越えないようにしており、特性がリニアな領域のみを
使用しているので、ＲＨＥＴ３はＲＨＥＴ１のベース・
エミッタ間電圧に比例したコレクタ電流が流れる。従っ
て、ＲＨＥＴ１のベース・エミッタ間電圧がしきい電圧
値ＶTHよりも小さいとき、即ち、入力信号のＨレベルの
数が０と１のとき、ＲＨＥＴ３のコレクタ電流は小さく
なり、それに従って抵抗Ｒ６の電圧降下が小さくなるの
で、ＲＨＥＴ５のベースにはＨレベルが入力され、出力
端子ＮＣO にはそのＨレベルよりも０．５Ｖ低いレベル
が現れる。また、ＲＨＥＴ１のベース・エミッタ間電圧
がしきい電圧値ＶTHよりも大きいとき、即ち、入力信号
のＨレベルの数が２と３のとき、ＲＨＥＴ３のコレクタ
電流は大きくなり、それに従って抵抗Ｒ６の電圧降下が
大きくなるので、ＲＨＥＴ５のベースにはＬレベルが入
力され、出力端子ＮＣO にはそのＬレベルよりも０．５
Ｖ低いレベルが現れる。以上説明した、入力信号と出力
信号の関係をまとめると次のようになる。
【表２】 出力レベルの、Ｈを１、Ｌ ０と考えると次のようにな
る。
る。
【表３】 このように、入力信号のＨ ベルの数を２進 算した和
信号の負論理が出力端子ＮＳから、桁上げ信号の負論理
が出力端子ＮＣO からそれぞれ出力され、負論理出力全
加算回路が構成される。なお、このようにＲＨＥＴを用
いて排他的論理和回路を構成した例、及び多数決回路を
構成した例が既に本出願人より、特願平１−３１１６０
２、及び特願平１−３０９７０７として出願されてい
る。本発明は、前記２つの出願における回路をベースと
し、これに改良を加えて、より素子数の低減を図った全
加算器回路である。以上、本発明の一実施例を説明した
が、本発明はこれに限られるものではなく、ＲＨＥＴの
代わりに特開昭６２−１３０５６１に示されるような共
鳴トンネリング・バイポーラ・トランジスタを使用して
もよく、通常のトランジスタと負性微分特性を有するダ
イオードとを組み合わせたものを使用してもよい。ま
た、エミッタフォロワトランジスタ及び第３のトランジ
スタＴｒとして通常のトランジスタを用いてもよいのは
勿論である。
信号の負論理が出力端子ＮＳから、桁上げ信号の負論理
が出力端子ＮＣO からそれぞれ出力され、負論理出力全
加算回路が構成される。なお、このようにＲＨＥＴを用
いて排他的論理和回路を構成した例、及び多数決回路を
構成した例が既に本出願人より、特願平１−３１１６０
２、及び特願平１−３０９７０７として出願されてい
る。本発明は、前記２つの出願における回路をベースと
し、これに改良を加えて、より素子数の低減を図った全
加算器回路である。以上、本発明の一実施例を説明した
が、本発明はこれに限られるものではなく、ＲＨＥＴの
代わりに特開昭６２−１３０５６１に示されるような共
鳴トンネリング・バイポーラ・トランジスタを使用して
もよく、通常のトランジスタと負性微分特性を有するダ
イオードとを組み合わせたものを使用してもよい。ま
た、エミッタフォロワトランジスタ及び第３のトランジ
スタＴｒとして通常のトランジスタを用いてもよいのは
勿論である。
【発明の効果】以上説明したように、本発明によれば、
従来多数のトランジスタで構成された全加算回路を２個
のＲＨＥＴと１個のトランジスタを用いることにより構
成できるので、素子数の減少による高速化、高集積化が
可能となり、半導体素子の発達に大きく寄与することが
できる。
従来多数のトランジスタで構成された全加算回路を２個
のＲＨＥＴと１個のトランジスタを用いることにより構
成できるので、素子数の減少による高速化、高集積化が
可能となり、半導体素子の発達に大きく寄与することが
できる。
【図１】本発明による全加算回路の原理図，
【図２】和信号と桁上がり信号の論理式を示す図，
【図３】ＲＨＥＴの特性と負荷線との関係を示す図，
【図４】本発明により全加算回路の一実施例図，であ
る。
る。
Ａ，Ｂ，Ｃi ：入力端子 ＮＳ，ＮＣO ：出力端子 Ｒ１〜６ ：抵抗器 ＲＨＥＴ１，２ ：共鳴トンネリング・ホット・エレク
トロン・トランジスタ
トロン・トランジスタ
Claims (3)
- 【請求項１】 第１の抵抗（Ｒ１）を介して第１の入力
端子（Ａ）に、第２の抵抗（Ｒ２）を介して第２の入力
端子（Ｂ）に、第３の抵抗（Ｒ３）を介して第３の入力
端子（Ｃｉ）に、第４の抵抗（Ｒ４）を介して第１の電
源（Ｖ１）にそれぞれ接続されたベースと、該ベースに
接続されたコレクタと、前記第１の電源（Ｖ１）に接続
されたエミッタからなり、ベース・エミッタ間電圧に対
してコレクタ電流が負性微分特性を有する第１のトラン
ジスタと、 ベースが前記第１のトランジスタのベースとコレクタと
の接続点に接続され、コレクタが第５の抵抗（Ｒ５）を
介して第２の電源（Ｖ２）に接続され、エミッタが前記
第１の電源（Ｖ１）に接続され、ベース・エミッタ間電
圧に対してコレクタ電流が負性微分特性を有する第２の
トランジスタと、 ベースが前記第１のトランジスタのベースとコレクタと
の接続点に接続され、コレクタが第６の抵抗（Ｒ６）を
介して前記第２の電源（Ｖ２）に接続され、エミッタが
前記第１の電源（Ｖ１）に接続された第３のトランジス
タとから構成され、 前記第１乃至第３の入力端子（Ａ，Ｂ，Ｃｉ）に入力さ
れる２値化信号を加算し、前記第２のトランジスタのコ
レクタと前記第５の抵抗（Ｒ５）との接続点から和信号
を、前記第３のトランジスタのコレクタと前記第６の抵
抗（Ｒ６）との接続点から桁上げ信号をそれぞれ出力す
ることを特徴とする全加算回路。 - 【請求項２】 前記第３のトランジスタの代わりに、ベ
ースが第７の抵抗（Ｒ７）を介して前記第１のトランジ
スタのベースとコレクタとの接続点に接続され、且つ第
８の抵抗（Ｒ８）を介して前記第１の電源（Ｖ１）に接
続され、コレクタが前記第６の抵抗（Ｒ６）を介して前
記第２の電源（Ｖ２）に接続され、エミッタが前記第１
の電源（Ｖ１）に接続され、ベース・エミッタ間電圧に
対してコレクタ電流が負性微分特性を有するトランジス
タを設けたことを特徴とする請求項１記載の全加算回
路。 - 【請求項３】 前記第１乃至第３の入力端子に入力され
る２値化信号のうち、Ｈレベルの信号の数が０または１
のとき、前記第１及び第２のトランジスタのベース、エ
ミッタ間電圧が所定のしきい値電圧よりも低くなるよう
に、２または３のとき、該所定のしきい値電圧よりも高
くなるように、回路の条件が設定され、 また、Ｈレベルの信号の信号の数が０または２のとき、
前記第１及び第２のトランジスタのコレクタ電流が、所
定のしきい値電流よりも小さくなるように、１または３
のとき、該所定のしきい値電流よりも大きくなるよう
に、回路の条件が設定されていることを特徴とする請求
項１または２記載の全加算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14511391A JPH0561642A (ja) | 1991-06-18 | 1991-06-18 | 全加算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14511391A JPH0561642A (ja) | 1991-06-18 | 1991-06-18 | 全加算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0561642A true JPH0561642A (ja) | 1993-03-12 |
Family
ID=15377692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14511391A Withdrawn JPH0561642A (ja) | 1991-06-18 | 1991-06-18 | 全加算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0561642A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08254202A (ja) * | 1995-01-12 | 1996-10-01 | Mac Valves Inc | パイロット信号を制御するための方法及び弁組立体 |
-
1991
- 1991-06-18 JP JP14511391A patent/JPH0561642A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08254202A (ja) * | 1995-01-12 | 1996-10-01 | Mac Valves Inc | パイロット信号を制御するための方法及び弁組立体 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980903 |