JP2007336046A - 積層型フィルタ回路 - Google Patents

Abstract

【課題】大きな減衰傾度を得ることができる積層型フィルタ回路を提供すること。
【解決手段】本発明の積層型フィルタ回路１Ａは、共振インダクタンス２Ａ、直流阻止キャパシタ６Ａ、６Ｃ、共振用キャパシタ６Ｂ、６Ｄおよびトラップ用キャパシタ６Ｆを有している。共振用キャパシタ６Ａにおいては、第１の導体線路３Ａの入力端子側部分３Ａｈおよび第２の導体線路４Ａの接地側部分４Ａｇが相互に近接し、第１の導体線路３Ａの接地側部分３Ａｇおよび第２の導体線路４Ａの出力端子側部分４Ａｈが相互に近接している。トラップ用キャパシタ６Ｆは、入力端子７および出力端子８を直列に接続して得られる。これより、低周波数側減衰帯域および高周波数側減衰帯域の周波数であって通過帯域付近の周波数にそれぞれ減衰極が形成されるので、減衰傾度が大きくなる。
【選択図】図４

Description

本発明は、積層型フィルタ回路に係り、特に、インダクタンス素子やキャパシタなどが適宜配置された複数のＬＴＣＣ基板を積層させてなる積層型バンドパスフィルタなどに好適に利用することができる積層型フィルタ回路に関する。

従来より、入力された電気信号に帯域制限をかけたり、特定の周波数成分を取り出したりするため、インダクタンス素子とキャパシタとを組み合わせてなるフィルタ回路が用いられている。特に、ノート・パソコンや携帯電話機などの小型・携帯性を要求される機器においては、小型化・省スペース化が容易な積層型フィルタ回路が用いられている。

従来の積層型フィルタ回路１０１は、図９に示すように、ＬＴＣＣ基板（低温同時焼成セラミック積層基板）により形成される複数の誘電板１１１〜１２０の表面上に、インダクタンス素子１０３、１０４やキャパシタ１０６、１０６を適宜備えている。２つのインダクタンス素子１０３、１０４は、その線路長さをできる限り長くするため、同一の誘電板の表面上に波形状に形成されており、それらの一端はスルーホール１１０を介して接地導体１０９に接続されている。また、キャパシタ１０６、１０６は、その容量をできる限り大きくするため、インダクタンス素子１０３、１０４が形成されていない別の誘電板の表面上に配設されており、スルーホール１１０を介して２つのインダクタンス素子１０３、１０４に並列に接続されている。これにより、従来の積層型フィルタ回路１０１は、所望する周波数成分のみを取り出すことができるようになっていた（特許文献１を参照）。

また、図示はしないが、従来の他の積層型フィルタ回路においては、入力端子と出力端子とを接続させるトラップ用キャパシタを設けることにより、減衰帯域にトラップ（減衰極）を形成することができ、不要な周波数成分を除去することができるようになっていた（特許文献２を参照）。

特開平１１−０６７５８７号公報 特開平６−３５０３７４号公報

しかしながら、従来の積層型フィルタ回路１０１においては、トラップ用キャパシタを備えていたとしても、低周波数側減衰帯域および高周波数側減衰帯域における通過帯域付近にトラップを設けることが難しかったので、通過帯域以外の電気信号を通過させない理想的なフィルタ回路となるように、減衰傾度を所望する程度にまで大きくすることができないという問題があった。

また、図９に示すように、従来の積層型フィルタ回路１０１においては、２つのインダクタンス素子１０３、１０４およびキャパシタ１０６、１０６を異なる誘電板の表面上に形成し、それらを誘電板の積層方向に重ねるように配設させていたので、その積層方向に厚くなり易く、積層型フィルタ回路の薄型化が困難であった。

さらに、インダクタンス素子１０３、１０４は波形状に形成されていることから、その波形部分の間隔が小さく成り易く、各インダクタンス素子１０３、１０４の波形部分に不必要な線間容量が形成されてしまうという問題があった。各インダクタンス素子１０３、１０４に線間容量が形成されてしまうと、各インダクタンス素子１０３、１０４のインピーダンスが低下するので、積層型フィルタ回路のクオリティファクタＱが低下してしまうという問題が生じていた。

仮に、図１２（ａ）に示すように、インダクタンス素子１０３、１０４の形成面積をできる限り大きくし、その波形部分を伸ばして環状にするとともに、それらインダクタンス素子１０３、１０４を別の層に配設することにより、インダクタンス素子１０３、１０４による不必要な線間容量が形成されることを防止するような積層型フィルタ回路１０１を形成したとする。しかしながら、図１０に示すように、従来の積層型フィルタ回路１０１においては、誘電板となるＬＴＣＣ基板の加圧焼成時にＬＴＣＣ基板のマザー基板１３０がその中心から放射線状（図１０の矢印）に伸張するため、各ＬＴＣＣ基板はその面内方向（Ｘ方向およびＹ方向）にそれぞれずれやすい。そのため、図１２（ｂ）に示すように、インダクタンス素子１０３、１０４を別の層に配設すると、各ＬＴＣＣ基板のずれにより、インダクタンス素子１０３とインダクタンス素子１０４との適正配置関係がＬＴＣＣ基板の面内方向にずれてしまう。すると、インダクタンス素子１０３、１０４の対向面積は減少するので、それらインダクタンス素子１０３、１０４の電磁結合度が変化し、その伝送損失を悪化させてしまうという問題があった。

具体的に説明すると、図１２（ｂ）に示すように、インダクタンス素子１０３とインダクタンス素子１０４との適正配置関係がＸ方向およびＹ方向に±５０μｍずつずれたとすると、その伝送損失は図１１に示すように変化する。図１１に示すように、インダクタンス素子１０３、１０４の形成面積をできる限り大きくするためにそれらインダクタンス素子１０３、１０４を別の層に配設すると、インダクタンス素子１０３、１０４の対向面積が変化しやすくなり、それらインダクタンス素子１０３、１０４の電磁結合度が変化するため、その伝送損失を低下させてしまうという問題があった。

そこで、本発明はこれらの点に鑑みてなされたものであり、低周波数側減衰帯域および高周波数側減衰帯域の周波数であって通過帯域付近の周波数にそれぞれトラップ（減衰極）を設けて大きな減衰傾度を得ることができる積層型フィルタ回路を提供することをその目的としている。

また、本発明は、積層型フィルタ回路を薄型化することができる積層型フィルタ回路を提供することを他の目的としている。

さらに、本発明は、積層型フィルタ回路を大型化させることなくその性能を向上させることができる積層型フィルタ回路を提供することを他の目的としている。

そして、本発明は、共振インダクタンスに係る個々のインダクタンス素子が別の層に配設されていても、その共振インダクタンスの結合特性が変化するのを防止することができる積層型フィルタ回路を提供することを他の目的としている。

本発明の積層型フィルタ回路は、その第１の態様として、積層される複数の誘電板のうちの１枚の誘電板である第１の誘電板の表面上において環を形成している第１の導体線路と、第１の誘電板の上方側もしくは下方側に積層されている第２の誘電板の表面上において第１の導体線路に係る環に対向する環を形成している第２の導体線路と、複数の誘電板のうちの少なくとも１枚以上の誘電板の表面上においてそれぞれ１枚または２枚以上配設されている複数の平板電極と、複数の平板電極のうちの１枚または２枚以上の平板電極に接続されている入力端子および出力端子とを備えていることを特徴とする。また、複数の平板電極は、入力端子と第１の導体線路との間および出力端子と第２の導体線路との間において直列接続される直流阻止キャパシタならびに第１の導体線路および第２の導体線路にそれぞれ並列接続される共振用キャパシタを形成しており、第１の導体線路および第２の導体線路は、第１の導体線路もしくは第２の導体線路における入力端子側部分もしくは出力端子側部分が第２の導体線路もしくは第１の導体線路における接地側部分と相互に近接するように第１の導体線路および第２の導体線路を接地させることにより、共振インダクタンスを形成しており、入力端子もしくは出力端子に接続されている第１の平板電極および第２の平板電極は、相互に近接させることにより、トラップ用キャパシタを形成していることを特徴としている。

本発明の第２の態様の積層型フィルタ回路は、第１の態様の積層型フィルタ回路において、複数の平板電極は、複数の誘電板の積層方向からみて第１の導体線路に係る環の内側および第２の導体線路に係る環の内側となる表面上に、それぞれ配設されていることを特徴としている。

本発明の第３の態様の積層型フィルタ回路は、第１の態様または第２の態様の積層型フィルタ回路において、直流阻止キャパシタを形成する平板電極のうち入力端子もしくは出力端子に接続された平板電極は、第１の平板電極または第２の平板電極として用いられていることを特徴としている。

本発明の第４の態様の積層型フィルタ回路は、第１から第３のいずれか１の態様の積層型フィルタ回路において、第１の平板電極および第２の平板電極は、複数の誘電板のうちの同一の誘電板の表面上に配設されていることを特徴としている。

本発明の第５の態様の積層型フィルタ回路は、第１から第４のいずれか１の態様の積層型フィルタ回路において、第１の導体線路は、対向する二辺を第１の対辺として有する多角形環を形成しており、第２の導体線路は、第１の対辺とそれぞれ平行する二辺を第２の対辺として有する多角形環を形成しているとともに、第１の誘電板または第２の誘電板を介して第１の導体線路と積層方向に重なるように積層されており、第２の対辺の対向間隔は第１の対辺の対向間隔と異なっており、第２の対辺は積層方向において第１の対辺に重なりながら第１の対辺の内側もしくは外側のいずれか一方にずらして配列されていることを特徴としている。

本発明の第６の態様の積層型フィルタ回路は、第５の態様の積層型フィルタ回路において、第１の導体線路は、第１の対辺の対向方向と異なる方向において対向する二辺を第３の対辺として有する多角形環を形成しており、第２の導体線路は、第３の対辺とそれぞれ平行する二辺を第４の対辺として有する多角形環を形成しており、第４の対辺の対向間隔は、第３の対辺の対向間隔と異なっており、第４の対辺は積層方向において第３の対辺に重なりながら第３の対辺の内側もしくは外側のいずれか一方にずらして配列されていることを特徴としている。

本発明の第７の態様の積層型フィルタ回路は、第６の態様の積層型フィルタ回路において、第２の対辺が第１の対辺の内側にずらして配列される場合、第４の対辺は第３の対辺の外側にずらして配列されており、第２の対辺が第１の対辺の外側にずらして配列される場合、第４の対辺は第３の対辺の内側にずらして配列されていることを特徴としている。

本発明の第８の態様の積層型フィルタ回路は、第６または第７の態様の積層型フィルタ回路において、第１の導体線路および第２の導体線路は、第１の対辺および第３の対辺ならびに第２の対辺および第４の対辺の各対向方向をそれぞれ直交させてなる開いた略四角形環をそれぞれ形成していることを特徴としている。

本発明の第９の態様の積層型フィルタ回路は、第１から第８のいずれか１の態様の積層型フィルタ回路において、誘電板は低温同時焼成セラミック（ＬＴＣＣ）であることを特徴としている。

本発明の第１の態様の積層型フィルタ回路によれば、端子側および接地側を相互にそれぞれ近接させた共振インダクタンスおよび端子間トラップ用キャパシタを形成することにより、低周波数側減衰帯域および高周波数側減衰帯域における通過帯域付近にそれぞれ１つずつトラップを形成することができるので、インピーダンスの減衰傾度を大きくすることができる。

本発明の第２の態様の積層型フィルタ回路によれば、デッドスペースとなっていた第１の導体線路に係る環の内側および第２の導体線路に係る環の内側に各キャパシタを構成する複数の平板電極が配設されるので、第１の導体線路に係る環の外側または上方もしくは下方にキャパシタを配設していたスペース分だけ積層型フィルタ回路の薄型化を図ることができる。また、第１の導体線路に係る環および第２の導体線路に係る環の内側にキャパシタを形成する分だけ当該２つの環の内径が大きくなるので、第１の導体線路および第２の導体線路によって形成されてしまう線間容量を小さくすることができる。これにより、共振インダクタンスの伝送損失を少なくすることができ、積層型フィルタ回路のクオリティファクタＱを向上させることができるという効果を奏する。

本発明の第３の態様の積層型フィルタ回路によれば、１枚または２枚以上の平板電極を直流阻止キャパシタおよびトラップ用キャパシタにおける一部の平板電極として共用することができるので、平板電極の共用に係る減数分だけ積層型フィルタ回路の薄型化を図ることができる。

本発明の第４の態様の積層型フィルタ回路によれば、各誘電板がその面内方向にずれたとしても、各平板電極間の対向距離に変化が生じないので、トラップ用キャパシタの性能を安定させることができるという効果を奏する。

本発明の第５の態様の積層型フィルタ回路によれば、第１の誘電板が第１の対辺の対向方向の平行方向に伸縮したり、第２の誘電板が第２の対辺の対向方向の平行方向に伸縮したとしても、第２の対辺が第１の対辺と重なっている限りにおいては、第２の対辺の一方と第１の対辺の一方との対向面積が減少しても、第２の対辺の他方と第１の対辺の他方との対向面積が増加するので、第１の導体線路と第２の導体線路との対向面積はほとんど変化しない。そのため、第１の導体線路と第２の導体線路との電磁結合度の変化を防止することができるので、共振インダクタンスの結合特性が安定するという効果を奏する。

本発明の第６の態様の積層型フィルタ回路によれば、第１の対辺および第２の対辺の対向方向の平行方向だけでなく、第３の対辺および第４の対辺の対向方向の平行方向に第１の誘電板または第２の誘電板が伸縮したとしても、第４の対辺が第３の対辺と重なっている限りにおいては、第１の導体線路と第２の導体線路との対向面積はほとんど変化しない。そのため、第１の導体線路と第２の導体線路との電磁結合度の変化を防止することができるので、共振インダクタンスの結合特性が安定するという効果を奏する。

本発明の第７の態様の積層型フィルタ回路によれば、第２の対辺を第１の対辺の内側にずらして配列させた長さ分だけ第４の対辺を第３の対辺の外側にずらして配列させることができる。同様にして、第２の対辺を第１の対辺の外側にずらして配列させた長さ分だけ第４の対辺を第３の対辺の内側にずらして配列させることができる。そのため、第２の導体線路の長さを第１の導体線路の長さと同等にすることができるので、共振インダクタンスの結合特性が安定するという効果を奏する。

本発明の第８の態様の積層型フィルタ回路によれば、第１の対辺および第３の対辺に係る各々の対向方向の平行方向および第２の対辺および第４の対辺に係る各々の対向方向の平行方向が第１の誘電板および第２の誘電板の面内方向（Ｘ方向およびＹ方向）に対応しているので、第１の誘電板または第２の誘電板がその面内方向（Ｘ方向およびＹ方向）に伸縮して第１の導体線路と第２の導体線路との位置関係がずれたとしても、第２の導体線路が第１の導体線路と重なっている限りにおいて、第１の導体線路と第２の導体線路との対向面積がほとんど変化しない。そのため、第１の導体線路と第２の導体線路との電磁結合度の変化を防止することができ、共振インダクタンスの結合特性が安定するという効果を奏する。また、本発明の第７の態様の積層型フィルタ回路によれば、複雑な形状の多角形環を形成することなく、第１の導体線路と第２の導体線路との電磁結合度の変化を防止することができるので、積層型フィルタ回路の製造コストを低廉なものにすることができるという効果を奏する。

本発明の第９の態様の積層型フィルタ回路によれば、ＬＴＣＣ基板はＨＴＣＣ基板の焼成温度（１６００℃程度）と比較してその焼成温度が低い（９００℃程度）ので、第１の導体線路や第２の導体線路などの導体の材料として高電導かつ低融点のＣｕ、Ａｇ、Ａｕを用いることができる。そのため、積層型フィルタ回路の伝送抵抗を低くすることができるので、高周波回路においてその伝送抵抗によるエネルギーロスを少なくすることができるという効果を奏する。

以下、図１から図８を用いて、本発明の積層型フィルタ回路の実施形態を説明する。

図１は、本実施形態の積層型フィルタ回路１Ａの分解斜視図を示している。また、図２は、本実施形態の積層型フィルタ回路１Ａにおいてその誘電板１１Ａ〜１８Ａを除いて得た斜視図を示している。

本実施形態の積層型フィルタ回路１Ａは、図１に示すように、８枚の誘電板１１Ａ〜１８Ａを積層させて形成されている。この誘電板１１Ａ〜１８Ａとしては、ＨＴＣＣ（高温焼成セラミック）基板やＬＴＣＣ（低温同時焼成セラミック）基板などのセラミック系基板など絶縁性に優れる基板を用いることができるが、本実施形態においては、ＬＴＣＣ基板が用いられている。

また、図１および図２に示すように、各々の誘電板１１Ａ〜１８Ａの表面上には、良導電性材料であって誘電板１１Ａ〜１８Ａの加圧焼成温度（９００℃程度）よりも高融点となる銅や銀などの金属を用いて形成された入力端子７、出力端子８、接地導体９Ａ、９Ｂ、第１の導体線路３Ａ、第２の導体線路４Ａまたは１０枚の平板電極３３ａ〜３７ａ、３３ｂ〜３７ｂが適宜に分配配置されている。

ここで、８枚の層よりなる積層型フィルタ回路１Ａのうちの最上方層を第１の層と称すると、第１の層の誘電板１１Ａの表面上には、線路状の入力端子７および出力端子８が形成されている。

また、第１の層から下方に計数して第２番目の層を第２の層とすると、第２の層の誘電板１２Ａおよび第８の層の誘電板１８Ａの表面上には、平板状に形成された第１の接地導体９Ａおよび第２の接地導体９Ｂが形成されている。

そして、第６の層においては、第１の導体線路３Ａが形成された誘電板（以下、「第１の誘電板」という。）１６Ａが配設されている。また、第４の層においては、第２の導体線路４Ａが形成された誘電板（以下、「第２の誘電板」という。）１４Ａが配設されている。この第１の誘電板１６Ａの上方に第２の誘電板１４Ａを積層させることにより、本実施形態の第１の導体線路３Ａおよび第２の導体線路４Ａは共振インダクタンス２Ａを形成している。

図３は、積層型フィルタ回路１Ａの平面図を示している。また、図４は、積層型フィルタ回路１Ａの概略図を示している。

第１の導体線路３Ａは、図３に示すように、インダクタンス素子となる開いた四角形環を形成している。この四角形環は略長方形状に形成されることによりそれぞれ平行に対向している二辺（略四角形環が開いていることにより一部接続されていない辺２３Ａａも接続された一辺として考える。以下、第２の導体線路４Ａなどにおいても同様とする。）２１Ａａ、２１Ａｂ、２３Ａａ、２３Ａｂを２組の対辺として有している。これら２組の対辺２１Ａａ、２１Ａｂおよび２３Ａａ、２３Ａｂは、それらの対向方向の平行方向（Ｘ方向およびＹ方向）を互いに直交させるように形成されており、本発明の第１の対辺および第３の対辺として用いられている。

また、第１の導体線路３Ａの一端３Ａａは、図１および図２に示すように、スルーホール１０を介して、第８の層の誘電板１８Ａに配設された第２の接地導体９Ｂに接続されている。このため、図３および図４に示すように、辺２３Ａａのうち第１の導体線路３Ａの一端３Ａａを含む部分および第１の対辺２１Ａａ、２１Ａｂのうち第１の導体線路３Ａの一端３Ａａに近い一辺２１Ａａは、本発明の第１の導体線路３Ａにおける「接地側部分」３Ａｇとなる。それに対し、辺２３Ａａのうち第１の導体線路３Ａの一端３Ａａを含まない部分、すなわち第１の導体線路３Ａの他端３Ａｂを含む部分および第１の対辺２１Ａａ、２１Ａｂのうち第１の導体線路３Ａの他端３Ａｂに近い一辺２１Ａｂは、本発明の第１の導体線路３Ａにおける「入力端子側部分」３Ａｈとなる。

第２の導体線路４Ａは、図１から図３に示すように、第１の導体線路３Ａと同程度の線路幅および線路長さを有しており、第１の導体線路３Ａと同様、インダクタンス素子となる開いた四角形環を形成している。この第２の導体線路４Ａの一端４Ａａは、スルーホール１０を介して、第２の層の誘電板１２Ａに配設された第１の接地導体９Ａに接続されている。

また、第２の導体線路４Ａに係る四角形環の各辺は、第１の導体線路３Ａに係る四角形環の各辺２１Ａａ、２１Ａｂ、２３Ａａ、２３Ａｂとそれぞれ平行に配列されている。本実施形態においては、第１の対辺２１Ａａ、２１Ａｂとそれぞれ平行に配列されている対向する二辺２２Ａａ、２２Ａｂを本発明の第２の対辺とし、第３の対辺２３Ａａ、２３Ａｂとそれぞれ平行に配列されている対向する二辺２４Ａａ、２４Ａｂを本発明の第４の対辺として用いられている。これら第２の対辺２２Ａａ、２２Ａｂおよび第４の対辺２４Ａａ、２４Ａｂは、第１の対辺２１Ａａ、２１Ａｂおよび第３の対辺２３Ａａ、２３Ａｂにそれぞれ平行であることから、それらの各対向方向は互いに直交している。

ここで、図３および図４に示すように、辺２４Ａｂのうち第２の導体線路４Ａの一端４Ａａを含む部分および第２の対辺２２Ａａ、２２Ａｂのうち第２の導体線路４Ａの一端４Ａａに近い一辺２２Ａｂは、本発明の第２の導体線路４Ａにおける「接地側部分」４Ａｇとなる。これに対し、辺２４Ａｂのうち第２の導体線路４Ａの一端４Ａａを含まない部分、すなわち第２の導体線路４Ａの他端４Ａｂを含む部分および第２の対辺２２Ａａ、２２Ａｂのうち第２の導体線路４Ａの他端４Ａｂに近い一辺２２Ａａは、本発明の第２の導体線路４Ａにおける「出力端子側部分」４Ａｈとなる。

そして、第２の導体線路４Ａは、図１から図３に示すように、第２の誘電板１４Ａを介して、その積層方向において第１の導体線路３Ａと重なるように積層されている。具体的には、第２の導体線路４Ａにおける第２の対辺２２Ａａ、２２Ａｂの対向間隔は第１の対辺２１Ａａ、２１Ａｂの対向間隔よりも狭くなっており、第１の対辺２１Ａａ、２１Ａｂの各内側部分は第２の対辺２２Ａａ、２２Ａｂの各外側部分と重なっている。同様にして、第４の対辺２４Ａａ、２４Ａｂの対向間隔は第３の対辺２３Ａａ、２３Ａｂの対向間隔よりも広くなっており、第３の対辺２３Ａａ、２３Ａｂの各外側部分は第４の対辺２４Ａａ、２４Ａｂの各内側部分と重なっている。つまり、第２の導体線路４Ａにおける第２の対辺２２Ａａ、２２Ａｂは積層方向において第１の対辺２１Ａａ、２１Ａｂに重なりながら第１の対辺２１Ａａ、２１Ａｂの内側にずらして配列されており、第４の対辺２４Ａａ、２４Ａｂは積層方向において第３の対辺２３Ａａ、２３Ａｂに重なりながら第３の対辺２３Ａａ、２３Ａｂの外側にずらして配列されている。

このずらす量が大きくなれば、誘電板１１Ａ〜１８Ａの面内方向のずれを許容する範囲は大きくなる。しかし、ずらす量が大きくなると第１の導体線路３Ａと第２の導体線路４Ａとの対向面積が減少してその伝送損失が大きくなる可能性がある。そのため、このずらす量は、所望する共振インダクタンス２Ａの結合特性に応じて決定されている。

積層される１０枚の平板電極３３ａ〜３７ａ、３３ｂ〜３７ｂは、図１から図４に示すように、第３から第７の各層の誘電板１３Ａ〜１７Ａの表面上であって第１の導体線路３Ａに係る環および第２の導体線路４Ａに係る環の内側となる表面上に、それぞれ２枚ずつ矩形状に薄膜形成されている。これら１０枚の平板電極３３ａ〜３７ａ、３３ｂ〜３７ｂは、第１の導体線路３Ａ、第２の導体線路４Ａ、入力端子７、出力端子８および接地導体９Ａ、９Ｂに適宜接続されることにより、第１の直流阻止キャパシタ６Ａ、第１の共振用キャパシタ６Ｂ、第２の直流阻止キャパシタ６Ｃ、第２の共振用キャパシタ６Ｄおよびトラップ用キャパシタ６Ｆをそれぞれ形成している。以下、これら第１の直流阻止キャパシタ６Ａ、第１の共振用キャパシタ６Ｂ、第２の直流阻止キャパシタ６Ｃ、第２の共振用キャパシタ６Ｄおよびトラップ用キャパシタ６Ｆを具体的に説明する。

第１の直流阻止キャパシタ６Ａは、第３の層の誘電板１３Ａから第７の層の誘電板１７Ａに形成された１０枚の平板電極３３ａ〜３７ａ、３３ｂ〜３７ｂのうち積層方向に相互に重ねられた５枚の平板電極３３ａ〜３７ａ（図１および図２の手前側の平板電極）により形成されている。第４の層の誘電板１４Ａおよび第６の層の誘電板１６Ａに形成された２枚の平板電極３４ａ、３６ａは、スルーホール１０および入力側接続線路５ａを介して、入力端子７に接続されている。また、第３の層の誘電板１３Ａ、第５の層の誘電板１５Ａおよび第７の層の誘電板１７Ａに形成された３枚の平板電極３３ａ、３５ａ、３７ａは、スルーホール１０を介して、第１の導体線路３Ａの他端３Ａｂに接続されている。これら５枚の平板電極３３ａ〜３７ａにより、第１の直流阻止キャパシタ６Ａは、入力端子７と第１の導体線路３Ａの他端３Ａｂとの間に介在し、第１の導体線路３Ａに直列に接続される。

第１の共振用キャパシタ６Ｂは、第３の層の誘電板１３Ａに形成された平板電極３３ａおよび第２の層の誘電板１２Ａに形成された第１の接地導体９Ａにより、形成されている。同様にして、第１の共振用キャパシタ６Ｂは、第７の層の誘電板１７Ａに形成された平板電極３７ａおよび第８の層の誘電板１８Ａに形成された第２の接地導体９Ｂにより、形成されている。つまり、これら２個の第１の共振用キャパシタ６Ｂは、第１の直流阻止キャパシタ６Ａの配設位置の中心となる第５の層の誘電板１５Ａに形成された平板電極３５ａを基準として、誘電板１１Ａ〜１８Ａの積層方向に対称になる２つの位置にそれぞれ形成されている。また、前述したように、第３の層の誘電板１３Ａおよび第７の層の誘電板１７Ａに形成された２枚の平板電極３３ａ、３７ａはスルーホール１０を介して第１の導体線路３Ａの他端３Ａｂに接続されており、第１の直流阻止キャパシタ６Ａおよび第１の共振用キャパシタ６Ｂの一部を形成する平板電極として共用されている。このように、これら２枚の平板電極３３ａ、３７ａならびに２枚の接地導体９Ａ、９Ｂにより、２個の第１の共振用キャパシタ６Ｂは、第１の導体線路３Ａに並列に接続されている。

また、この２個の第１の共振用キャパシタ６Ｂの一部を形成する第１の接地導体９Ａおよび第２の接地導体９Ｂは、第１の共振用キャパシタ６Ｂの一部を構成する第３の層の平板電極３３ａおよび第７の層の平板電極３７ａと対向する部分に、トリミング装置によりトリミングされた容量調整開口部９Ａａ、９Ｂａを有している。

第２の直流阻止キャパシタ６Ｃは、第３の層の誘電板１３Ａから第７の層の誘電板１７Ａに形成された１０枚の平板電極３３ａ〜３７ａ、３３ｂ〜３７ｂのうち、第１の直流阻止キャパシタ６Ａおよび第１の共振用キャパシタ６Ｂに用いられていない５枚の平板電極３３ｂ〜３７ｂより形成されている。第４の層の誘電板１４Ａおよび第６の層の誘電板１６Ａに形成された２枚の平板電極３４ｂ、３６ｂは、スルーホール１０および出力側接続線路５ｂを介して、出力端子８に接続されている。また、第３の層の誘電板１３Ａ、第５の層の誘電板１５Ａおよび第７の層の誘電板１７Ａに形成された３枚の平板電極３３ｂ、３５ｂ、３７ｂは、スルーホール１０を介して、第２の導体線路４Ａの他端４Ａｂに接続されている。これら５枚の平板電極３３ｂ〜３７ｂにより、第２の直流阻止キャパシタ６Ｃは、出力端子８と第２の導体線路４Ａの他端４Ａｂとの間に介在し、第２の導体線路４Ａに直列に接続される。

第２の共振用キャパシタ６Ｄは、第３の層の誘電板１３Ａに形成された平板電極３３ｂおよび第２の層の誘電板１２Ａに形成された第１の接地導体９Ａにより、形成されている。同様にして、第２の共振用キャパシタ６Ｄは、第７の層の誘電板１７Ａに形成された平板電極３７ｂおよび第８の層の誘電板１８Ａに形成された第２の接地導体９Ｂにより、形成されている。つまり、これら２個の第２の共振用キャパシタ６Ｄは、第２の直流阻止キャパシタ６Ｃの配設位置の中心となる第５の層の誘電板１５Ａに形成された平板電極３５ｂを基準として、誘電板１１Ａ〜１８Ａの積層方向に対称になる２つの位置にそれぞれ形成されている。また、前述したように、第３の層の誘電板１３Ａおよび第７の層の誘電板１７Ａに形成された２枚の平板電極３３ｂ、３７ｂは、スルーホール１０を介して第２の導体線路４Ａの他端４Ａｂに接続されており、第２の直流阻止キャパシタ６Ｃおよび第２の共振用キャパシタ６Ｄの一部を形成する平板電極として共用されている。このように、これら２枚の平板電極３３ｂ、３７ｂならびに２枚の接地導体９Ａ、９Ｂにより、２個の第２の共振用キャパシタ６Ｄは、第２の導体線路４Ａに並列に接続されている。

また、この２個の第２の共振用キャパシタ６Ｄの一部を形成する第１の接地導体９Ａおよび第２の接地導体９Ｂは、第２の共振用キャパシタ６Ｄの一部を構成する第３の層の平板電極３３ｂおよび第７の層の平板電極３７ｂと対向する部分に、トリミング装置によりトリミングされた容量調整開口部９Ａａ、９Ｂａを有している。

そして、トラップ用キャパシタ６Ｆは、図１および図２に示すように、第４の層または第６の層のいずれか１の層に形成された同一面上の２枚の平板電極３４ａ、３４ｂもしくは３６ａ、３６ｂにより形成される。本実施形態においては、このトラップ用キャパシタ６Ｆは、第４の層の２枚の平板電極３４ａ、３４ｂにより形成されている。これら２枚の平板電極３４ａ、３４ｂのうちの１枚の平板電極３４ａは、直流阻止キャパシタ６Ａの一部を形成する平板電極のうち入力端子７に接続された一方の平板電極３４ａであり、本発明の第１の平板電極として用いられる。また、他の１枚の平板電極３４ｂは、直流阻止キャパシタ６Ｃの一部を形成する平板電極のうち出力端子８に接続された一方の平板電極３４ｂであり、本発明の第２の平板電極として用いられる。これら第１の平板電極３４ａおよび第２の平板電極３４ｂは、同一の層に形成された他の２枚組の平板電極３３ａ、３３ｂ、３５ａ、３５ｂ、３６ａ、３６ｂまたは３７ａ、３７ｂと比較して、互いに近接させて配設されている。

次に、本実施形態の積層型フィルタ回路１Ａの作用を説明する。

本実施形態の積層型フィルタ回路１Ａの誘電板１１Ａ〜１８Ａは、ＬＴＣＣ基板が用いられている。このＬＴＣＣ基板の焼成温度（９００℃程度）は、ＨＴＣＣ基板の焼成温度（１６００℃程度）と比較して低いので、第１の導体線路３Ａや第２の導体線路４Ａなどの導体の材料として高電導かつ低融点のＣｕ、Ａｇ、Ａｕを用いることができる。そのため、共振インダクタンス２Ａの伝送抵抗を低くすることができ、高周波回路においてその伝送抵抗によるエネルギーロスを少なくすることができる。

このＬＴＣＣ基板のマザー基板を加圧焼成する際、マザー基板の積層方向に圧縮され、それに伴い、そのマザー基板の中心から放射線状に伸縮する（図１０を参照）。そのため、各誘電板１１Ａ〜１８Ａはその面内方向において相互にずれやすくなるので、本実施形態の積層型フィルタ回路１Ａにおいては、図３に示すように、共振インダクタンス２Ａを形成する第２の導体線路４Ａの第２の対辺２２Ａａ、２２Ａｂおよび第４の対辺２４Ａａ、２４Ａｂを前述した所定の方向にずらして配列させている。これにより、誘電板１１Ａ〜１８Ａの加圧焼成時において、第１の誘電板１６Ａまたは第２の誘電板１４Ａが第１の対辺２１Ａａ、２１Ａｂまたは第２の対辺２２Ａａ、２２Ａｂの対向方向の平行方向（Ｙ方向）に伸縮したり、第３の対辺２３Ａａ、２３Ａｂまたは第４の対辺２４Ａａ、２４Ａｂの対向方向の平行方向（Ｘ方向）に伸縮したりしてそれらの面内方向（Ｘ方向およびＹ方向）にずれたとしても、第２の対辺２２Ａａ、２２Ａｂが第１の対辺２１Ａａ、２１Ａｂと重なっている限りにおいては、共振インダクタンス２Ａの結合特性はほとんど影響を受けない。

具体的に説明すると、図５に示すように、第１の誘電板１６Ａまたは第２の誘電板１４Ａがそれらの面内方向（第１の対辺２１Ａａ、２１Ａｂおよび第３の対辺２３Ａａ、２３Ａｂの各々の対向方向の平行方向または第２の対辺２２Ａａ、２２Ａｂおよび第４の対辺２４Ａａ、２４Ａｂの各々の対向方向の平行方向）に伸縮することにより、第１の導体線路３Ａと第２の導体線路４Ａとの位置関係がずれ、第２の導体線路４Ａに係る第２の対辺２２Ａａ、２２Ａｂの一方２２Ａｂと第１の導体線路３Ａに係る第１の対辺２１Ａａ、２１Ａｂの一方２１Ａｂとの対向面積が減少しても、第２の対辺２２Ａａ、２２Ａｂの他方２２Ａａと第１の対辺２１Ａａ、２１Ａｂの他方２１Ａａとの対向面積が増加するので、第１の導体線路３Ａと第２の導体線路４Ａとの対向面積はほとんど変化しない。同様に、第２の導体線路４Ａに係る第４の対辺２４Ａａ、２４Ａｂの一方２４Ａａと第１の導体線路３Ａに係る第３の対辺２３Ａａ、２３Ａｂの一方２３Ａａとの対向面積が減少しても、第４の対辺２４Ａａ、２４Ａｂの他方２４Ａｂと第３の対辺２３Ａａ、２３Ａｂの他方２３Ａｂとの対向面積が増加するので、第１の導体線路３Ａと第２の導体線路４Ａとの対向面積はほとんど変化しないことになる。そのため、第１の導体線路３Ａと第２の導体線路４Ａとの位置関係が第１の誘電板１６Ａまたは第２の誘電板１４Ａの面内方向にずれても、第１の導体線路３Ａと第２の導体線路４Ａとの電磁結合度の変化を防止することができるので、共振インダクタンス２Ａの結合特性が安定する。

また、図３に示すように、本実施形態の共振インダクタンス２Ａにおいては、第２の対辺２２Ａａ、２２Ａｂを第１の対辺２１Ａａ、２１Ａｂの内側にずらして配列させ、第４の対辺２４Ａａ、２４Ａｂを第３の対辺２３Ａａ、２３Ａｂの外側にずらして配列させている。このことから、第２の対辺２２Ａａ、２２Ａｂを第１の対辺２１Ａａ、２１Ａｂの内側にずらして配列させた長さ分だけ第４の対辺２４Ａａ、２４Ａｂを第３の対辺２３Ａａ、２３Ａｂの外側にずらして配列させることができる。そのため、第２の導体線路４Ａを容易に長さ調整することができるので、第２の導体線路４Ａの長さを第１の導体線路３Ａの長さと同等にすることができ、インピーダンス・マッチングが行ない易くなるとともに、共振インダクタンス２Ａの結合特性を安定させることができる。

もちろん、上記と逆側にずらして配列させたとしても、第２の対辺２２Ａａ、２２Ａｂを第１の対辺２１Ａａ、２１Ａｂの外側にずらして配列させた長さ分だけ第４の対辺２４Ａａ、２４Ａｂを第３の対辺２３Ａａ、２３Ａｂの内側にずらして配列させることができるので、同様の効果を得ることができる。

図６は、本実施形態の共振インダクタンス２Ａの結合特性を示している。例えば、図５に示すように、第１の導体線路３Ａと第２の導体線路４Ａとの位置関係が誘電板１１Ａ〜１８Ａの面内方向（Ｘ方向およびＹ方向）にそれぞれ±５０μｍずつずれたとしても、図６と図１１（従来例）と比較すれば、共振インダクタンス２Ａの伝送損失に大きな変化が生じていないことは明らかである。これは、前述したように、第１の導体線路３Ａと第２の導体線路４Ａとの対向面積はほとんど変化しないことに起因している。このことからも、本実施形態の共振インダクタンス２Ａにおいては、第１の導体線路３Ａと第２の導体線路４Ａとの電磁結合度の変化を防止することができ、共振インダクタンス２Ａの結合特性を安定させることができるといえる。

また、本実施形態の積層型フィルタ回路１Ａにおいては、第１の導体線路３Ａに係る環の内側および第２の導体線路４Ａに係る環の内側に、各キャパシタ６Ａ〜６Ｄおよび６Ｆを構成する１０枚の平板電極３３ａ〜３７ａ、３３ｂ〜３７ｂが配設される。そのため、第１の導体線路３Ａに係る環の外側または上方もしくは下方にキャパシタ６Ａ〜６Ｄおよび６Ｆを配設していたスペース分だけ積層型フィルタ回路１Ａの薄型化を図ることができる。

ここで、第１の導体線路３Ａに係る環および第２の導体線路４Ａに係る環の内側に各キャパシタ６Ａ〜６Ｄおよび６Ｆを形成する場合、そのキャパシタ６Ａ〜６Ｄおよび６Ｆの配設スペース分だけ当該２つの環の内径を大きくする必要がある。言い換えると、そのキャパシタ６Ａ〜６Ｄの配設により当該２つの環の内径が従来の積層型フィルタ回路１０１よりも大きくなるので、無駄なスペースを増やすことなく第１の導体線路３Ａおよび第２の導体線路４Ａによって形成されてしまう線間容量を小さくすることができる。また、第１の導体線路３Ａおよび第２の導体線路４Ａにおける線間容量が小さくなると、共振インダクタンス２Ａの伝送損失を少なくすることができるので、積層型フィルタ回路１ＡのクオリティファクタＱを向上させることができる。

本実施形態においては、前述した１０枚の平板電極３３ａ〜３７ａ、３３ｂ〜３７ｂにより、第１の直流阻止キャパシタ６Ａおよび第２の直流阻止キャパシタ６Ｃが形成されるので、共振インダクタンス２Ａに直流成分が流入出されることを防止することができる。また、４枚の平板電極３３ａ、３３ｂ、３７ａ、３７ｂおよび２枚の接地導体９Ａ、９Ｂにより、積層型フィルタ回路１Ａを構成する第１の共振用キャパシタ６Ｂおよび第２の共振用キャパシタ６Ｄが形成される。そのため、これら４枚の平板電極３３ａ、３３ｂ、３７ａ、３７ｂの大きさを調整することにより、インピーダンス特性の制御を行なうことができる。

また、これら第１の接地導体９Ａおよび第２の接地導体９Ｂに対して容量調整開口部９Ａａ、９Ｂａが形成されている場合、接地導体９Ａ、９Ｂの容量調整開口部の大きさを調整することにより、第１の共振用キャパシタ６Ｂおよび第２の共振用キャパシタ６Ｄの容量を調整することができるので、インピーダンス特性の制御を容易に行なうことができる。第１の接地導体９Ａおよび第２の接地導体９Ｂは最上層または最下層の誘電板１１Ａ、１８Ａに近い誘電板１２Ａ、１８Ａの表面上に形成されるので、トリミング装置から照射されるレーザにより簡単に容量調整開口部の大きさを調整することができる。

さらに、本実施形態においては、図１から図４に示すように、第４の層に形成された第１の平板電極３４ａと第２の平板電極３４ｂとによりトラップ用キャパシタ６Ｆが形成されている。このトラップ用キャパシタ６Ｆは、図４に示すように、入力端子７および出力端子８を直列に接続している。このトラップ用キャパシタ６Ｆの形成により、少なくとも高周波数側の減衰帯域において、通過帯域付近にトラップ（減衰極）を形成することができる。

また、このトラップ用キャパシタ６Ｆは第４の層の誘電板１４Ａに形成されている。すなわち、トラップ用キャパシタ６Ｆは同一誘電板の平面内に形成されているので、各誘電板１１Ａ〜１８Ａが相互にその面内方向にずれたとしても、各平板電極間３４ａ、３４ｂの対向距離に変化が生じにくい。そのため、トラップ用キャパシタ６Ｆの性能を安定させることができる。

そのうえ、４枚の平板電極３３ａ、３３ｂ、３４ａ、３４ｂは、直流阻止キャパシタ６Ａ、６Ｃ、共振用キャパシタ６Ｂ、６Ｄおよびトラップ用キャパシタ６Ｆにおける一部の平板電極として共用されている。そのため、共用による平板電極の減数分だけ積層型フィルタ回路１Ａの薄型化を図ることができる。

そして、共振インダクタンス２Ａにおいては、図３および図４に示すように、第１の導体線路３Ａにおける入力端子側部分３Ａｈが第２の導体線路４Ａにおける接地側部分４Ａｇと近接し、第２の導体線路４Ａにおける出力端子側部分４Ａｈが第１の導体線路３Ａにおける接地側部分３Ａｇと近接するように、言い換えると、入力端子側部分３Ａｈもしくは出力端子側部分４Ａｈと各接地側部分３Ａｇ、４Ａｇとが相互に近接するように、第１の導体線路３Ａおよび第２の導体線路４Ａを接地させている。このように、トラップ用キャパシタ６Ｆを形成させつつ、第１の導体線路３Ａおよび第２の導体線路４Ａを前述のように接地させることにより、低周波数側減衰帯域および高周波数側減衰帯域における通過帯域付近にそれぞれ１つずつトラップを形成することができる。

以下、図７および図８を用いて、前述したトラップの形成を他の実施形態と比較して詳細に説明する。図７は、本実施形態の積層型フィルタ回路１Ａの等価回路図（図７（ｂ））と従来の実施形態の積層型フィルタ回路１Ｂ〜１Ｄの等価回路図（図７（ａ）〜（ｃ））とを示している。具体的には、図７（ａ）は、入力端子側部分３Ａｈおよび出力端子側部分４Ａｈ、ならびに各接地側部分３Ａｇ、４Ａｇを相互に近接させて得た共振インダクタンス（以下、「通常の共振インダクタンス」という。）２Ｂに対し、直流阻止キャパシタ６Ａ、６Ｃおよび共振用キャパシタ６Ｂ、６Ｄをそれぞれ接続して得た積層型フィルタ回路１Ｂの等価回路である。図７（ｂ）は、入力端子側部分３Ａｈもしくは出力端子側部分４Ａｈと各接地側部分３Ａｇ、４Ａｇとを相互に近接させて得た共振インダクタンス（以下、「本実施形態の共振インダクタンス」という。）２Ａに対し、直流阻止キャパシタ６Ａ、６Ｃおよび共振用キャパシタ６Ｂ、６Ｄをそれぞれ接続して得た積層型フィルタ回路１Ｃの等価回路である。図７（ｃ）は、図７（ｂ）の積層型フィルタ回路１Ｃの等価回路において、直流阻止キャパシタ６Ａ、６Ｃと共振用キャパシタ６Ｂ、６Ｄとの各接続点を接続するトラップ用キャパシタ６Ｅを設けて得た積層型フィルタ回路１Ｄの等価回路である。そして、図７（ｄ）は、図７（ｂ）の積層型フィルタ回路１Ｃの等価回路において、入力端子７と出力端子８とを接続するトラップ用キャパシタ６Ｆを設けて得た本実施形態の積層型フィルタ回路１Ａの等価回路である。

また、図８は、図７（ａ）〜（ｄ）に示した４つの積層型フィルタ回路１Ａ〜１Ｄの等価回路について、その周波数特性を示している。図８の（ａ）〜（ｄ）は、図７（ａ）〜（ｄ）の積層型フィルタ回路１Ａ〜１Ｄにおける周波数特性に対応している。

図８に示すように、図７（ａ）に示す積層型フィルタ回路１Ｂは、２〜３ＧＨｚ周辺の周波数帯域を通過帯域とし、その通過帯域の低周波数側および高周波数側を減衰帯域とする周波数特性が得られる。低周波数側減衰帯域および高周波数側減衰帯域にはトラップ（減衰極）が形成されておらず、また、通常の共振インダクタンス２Ｂのため、減衰帯域における減衰傾度は小さい。特に、高周波数側減衰帯域における減衰傾度が小さいことが明らかである。そのため、図７（ａ）に示す積層型フィルタ回路１Ｂにおいては、減衰帯域の周波数であって通過帯域付近の周波数の電気信号が通過しやすく、不要な周波数成分を効果的に除去することができない。

図７（ｂ）に示す積層型フィルタ回路１Ｃは、図７（ａ）に示す積層型フィルタ回路１Ｂと同様、２〜３ＧＨｚ周辺の周波数帯域を通過帯域とし、その通過帯域の低周波数側および高周波数側を減衰帯域とする周波数特性が得られる。この図７（ｂ）に示す積層型フィルタ回路１Ｃは、本実施形態の共振インダクタンス２Ａを有していることから、その特徴として、７．３ＧＨｚ付近の周波数にトラップ（減衰極）が形成される。しかし、トラップ周波数が通過帯域の周波数から離れているので、高周波数側減衰帯域における減衰傾度が未だに小さい。そのため、図７（ｂ）に示す積層型フィルタ回路１Ｃにおいては、減衰帯域の周波数であって通過帯域付近の周波数の電気信号が未だ通過しやすく、不要な周波数成分を効果的に除去することができない。

図７（ｃ）に示す積層型フィルタ回路１Ｄは、図７（ａ）に示す積層型フィルタ回路１Ｂと同様、２〜３ＧＨｚ周辺の周波数帯域を通過帯域とし、その通過帯域の低周波数側および高周波数側を減衰帯域とする周波数特性が得られる。この図７（ｃ）に示す積層型フィルタ回路１Ｄは、本実施形態の共振インダクタンス２Ａおよび所定のトラップ用キャパシタ６Ｅを有していることから、その特徴として、５．５ＧＨｚ付近の周波数にトラップ（減衰極）が形成されている。しかし、トラップ周波数が通過帯域の周波数から離れているので、図７（ｃ）の伝送損失曲線が矩形状の理想的な伝送損失曲線を示しておらず、高周波数側減衰帯域における減衰傾度が未だに小さいといえる。そのため、図７（ｃ）に示す積層型フィルタ回路１Ｄにおいては、減衰帯域の周波数であって通過帯域付近の周波数の電気信号が未だ通過しやすく、不要な周波数成分を効果的に除去することができない。

図７（ｄ）に示す積層型フィルタ回路１Ａは、図７（ａ）に示す積層型フィルタ回路１Ｂと同様、２〜３ＧＨｚ周辺の周波数帯域を通過帯域とし、その通過帯域の低周波数側および高周波数側を減衰帯域とする周波数特性が得られる。ここで、本実施形態の積層型フィルタ回路１Ａである図７（ｄ）に示す積層型フィルタ回路１Ａは、本実施形態の共振インダクタンス２Ａおよび本実施形態のトラップ用キャパシタ６Ｆを有していることから、その特徴として、１．２ＧＨｚ付近および４．０ＧＨｚ付近の周波数にそれぞれトラップ（減衰極）が形成されている。これら２つのトラップ周波数は、通過帯域の周波数（２〜３ＧＨｚ周辺）に近接してそれぞれ形成されているので、図７（ｄ）の積層型フィルタ回路１Ａの伝送損失曲線は、低周波数側減衰帯域および高周波数側減衰帯域における減衰傾度が大きくなり、矩形状の理想的な伝送損失曲線に近似した形状になっている。そのため、減衰帯域の周波数であって通過帯域付近の周波数の電気信号が通過しにくくなり、不要な周波数成分を効果的に除去することができる。

すなわち、本実施形態の積層型フィルタ回路１Ａによれば、入力端子側部分３Ａｈもしくは出力端子側部分４Ａｈおよび各接地側部分３Ａｇ、４Ａｇを相互にそれぞれ近接させた共振インダクタンス２Ａおよび各端子７、８間のトラップ用キャパシタ６Ｆを形成することにより、低周波数側減衰帯域および高周波数側減衰帯域における通過帯域付近にそれぞれ１つずつトラップを形成することができるので、インピーダンスの減衰傾度を大きくすることができ、不要な周波数成分を効果的に除去することができる。

なお、本発明は、前述した実施形態などに限定されるものではなく、必要に応じて種々の変更が可能である。

例えば、本実施形態の各キャパシタ６Ａ〜６Ｄ、６Ｆは、第４の誘電板１４Ａおよび第３の層の誘電板１３Ａに形成された４枚の平板電極３４ａ、３４ｂ、３３ａ、３３ｂならびに第１の接地導体９Ａのみにより、または、それらの対称位置に存在している第５の層の誘電板１５Ａおよび第６の誘電板１６Ａに形成された４枚の平板電極３５ａ、３５ｂ、３６ａ、３６ｂならびに第２の接地導体９Ｂのみにより形成しても良い。

本発明の本実施形態の積層型フィルタ回路を示す分解斜視図 本実施形態の積層型フィルタ回路を示す斜視図 本実施形態の積層型フィルタ回路を示す平面図 本実施形態の積層型フィルタ回路を示す概略図 本実施形態の相互インタクタンス素子において第２の導体線路が第１の導体線路に対してＸ方向に＋５０μｍ、Ｙ方向に−５０μｍずれた状態を示す平面図 本実施形態の共振インダクタンスの結合特性を示すグラフ 本実施形態の積層型フィルタ回路と他の積層型フィルタ回路とを比較するために用いる４つの等価回路図；（ａ）は通常の共振インダクタンスに対して直流阻止キャパシタおよび共振用キャパシタをそれぞれ接続して得た積層型フィルタ回路の等価回路、（ｂ）は、本実施形態の共振インダクタンスに対して直流阻止キャパシタおよび共振用キャパシタをそれぞれ接続して得た積層型フィルタ回路の等価回路、（ｃ）は（ｂ）の等価回路において直流阻止キャパシタと共振用キャパシタとの各接続点を相互に接続するトラップ用キャパシタを設けて得た積層型フィルタ回路の等価回路、（ｄ）は（ｂ）の等価回路において入力端子と出力端子とを接続するトラップ用キャパシタを設けて得た本実施形態の積層型フィルタ回路の等価回路 図７（ａ）〜（ｄ）の回路の周波数特性を示すグラフ 従来の積層型フィルタ回路を示す分解斜視図 ＬＴＣＣ基板のマザー基板を加圧焼成した際に生じる状態を示す斜視図 従来の共振インダクタンスの結合特性を示すグラフ 従来の共振インダクタンスを示す平面図；（ａ）は各インダクタンス素子が所望の位置に配設された状態を示し、（ｂ）はインタクタンス素子１０４がＸ方向に＋５０μｍ、Ｙ方向に−５０μｍずれた状態を示している

符号の説明

１Ａ 積層型フィルタ回路
２Ａ 共振インダクタンス
３Ａ 第１の導体線路
４Ａ 第２の導体線路
６Ａ、６Ｂ、６Ｃ、６Ｄ、６Ｆ キャパシタ
９Ａ、９Ｂ 接地導体
１１Ａ〜１８Ａ 誘電板
２１Ａａ、２１Ａｂ 第１の対辺
２２Ａａ、２２Ａｂ 第２の対辺
２３Ａａ、２３Ａｂ 第３の対辺
２４Ａａ、２４Ａｂ 第４の対辺
３３ａ〜３７ａ、３３ｂ〜３７ｂ 平板電極

Claims (9)

1. 積層される複数の誘電板のうちの１枚の誘電板である第１の誘電板の表面上において環を形成している第１の導体線路と、
   前記第１の誘電板の上方側もしくは下方側に積層されている第２の誘電板の表面上において前記第１の導体線路に係る環に対向する環を形成している第２の導体線路と、
   前記複数の誘電板のうちの少なくとも１枚以上の誘電板の表面上においてそれぞれ１枚または２枚以上配設されている複数の平板電極と、
   前記複数の平板電極のうちの１枚または２枚以上の平板電極に接続されている入力端子および出力端子と
   を備えているとともに、
   前記複数の平板電極は、前記入力端子と第１の導体線路との間および前記出力端子と第２の導体線路との間において直列接続される直流阻止キャパシタならびに前記第１の導体線路および前記第２の導体線路にそれぞれ並列接続される共振用キャパシタを形成しており、
   前記第１の導体線路および前記第２の導体線路は、前記第１の導体線路もしくは前記第２の導体線路における入力端子側部分もしくは出力端子側部分が前記第２の導体線路もしくは前記第１の導体線路における接地側部分と相互に近接するように前記第１の導体線路および前記第２の導体線路を接地させることにより、共振インダクタンスを形成しており、
   前記入力端子もしくは出力端子に接続されている第１の平板電極および第２の平板電極は、相互に近接させることにより、トラップ用キャパシタを形成している
   ことを特徴とする積層型フィルタ回路。
2. 前記複数の平板電極は、前記複数の誘電板の積層方向からみて前記第１の導体線路に係る環の内側および前記第２の導体線路に係る環の内側となる表面上に、それぞれ配設されている
   ことを特徴とする請求項１に記載の積層型フィルタ回路。
3. 前記直流阻止キャパシタを形成する平板電極のうち入力端子もしくは出力端子に接続された平板電極は、前記第１の平板電極または前記第２の平板電極として用いられている
   ことを特徴とする請求項１または請求項２に記載の積層型フィルタ回路。
4. 前記第１の平板電極および前記第２の平板電極は、前記複数の誘電板のうちの同一の誘電板の表面上に配設されている
   ことを特徴とする請求項１から請求項３のいずれか１項に記載の積層型フィルタ回路。
5. 前記第１の導体線路は、対向する二辺を第１の対辺として有する多角形環を形成しており、
   第２の導体線路は、前記第１の対辺とそれぞれ平行する二辺を第２の対辺として有する多角形環を形成しているとともに、前記第１の誘電板または前記第２の誘電板を介して前記第１の導体線路と積層方向に重なるように積層されており、
   前記第２の対辺の対向間隔は、前記第１の対辺の対向間隔と異なっており、
   前記第２の対辺は、前記積層方向において前記第１の対辺に重なりながら前記第１の対辺の内側もしくは外側のいずれか一方にずらして配列されている
   ことを特徴とする請求項１から請求項４のいずれか１項に記載の積層型フィルタ回路。
6. 前記第１の導体線路は、前記第１の対辺の対向方向と異なる方向において対向する二辺を第３の対辺として有する多角形環を形成しており、
   前記第２の導体線路は、前記第３の対辺とそれぞれ平行する二辺を第４の対辺として有する多角形環を形成しており、
   前記第４の対辺の対向間隔は、前記第３の対辺の対向間隔と異なっており、
   前記第４の対辺は、前記積層方向において前記第３の対辺に重なりながら前記第３の対辺の内側もしくは外側のいずれか一方にずらして配列されている
   ことを特徴とする請求項５に記載の積層型フィルタ回路。
7. 前記第２の対辺が前記第１の対辺の内側にずらして配列される場合、前記第４の対辺は前記第３の対辺の外側にずらして配列されており、
   前記第２の対辺が前記第１の対辺の外側にずらして配列される場合、前記第４の対辺は前記第３の対辺の内側にずらして配列されている
   ことを特徴とする請求項６に記載の積層型フィルタ回路。
8. 前記第１の導体線路および前記第２の導体線路は、前記第１の対辺および前記第３の対辺ならびに前記第２の対辺および前記第４の対辺の各対向方向をそれぞれ直交させてなる開いた略四角形環をそれぞれ形成している
   ことを特徴とする請求項６または請求項７に記載の積層型フィルタ回路。
9. 前記誘電板は低温同時焼成セラミック（ＬＴＣＣ）である
   ことを特徴とする請求項１から請求項８のいずれか１項に記載の積層型フィルタ回路。

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