JP2007312572A - 電源制御回路、電源制御回路を備えた電子制御装置、給電回路及び電源制御集積回路 - Google Patents

Abstract

【課題】電源の逆接続に対する内部回路の破壊の防止を可能としつつも、サージ電圧発生時に、前記サージ電圧によるスイッチング素子の発熱を抑制して、前記スイッチング素子の破壊を防止することができる電源制御回路、電源制御回路を備えた電子制御装置及び給電回路を提供する。
【解決手段】直流電源１０と負荷回路３１との間に接続され、ドレインとソース間に形成されるボディダイオードＤ３００が順方向となるように接続されたＭＯＳＦＥＴ６１と、前記直流電源１０からの給電停止時に前記ＭＯＳＦＥＴ６１のオン状態を所定時間維持する保持回路６２を備えている。
【選択図】図３

Description

本発明は、直流電源と負荷回路との間に接続され、ドレインとソース間に形成されるボディダイオードが順方向となるように接続されたＭＯＳＦＥＴと、前記直流電源からの給電停止時に前記ＭＯＳＦＥＴのオン状態を所定時間維持する保持回路を備えている電源制御回路並びに前記電源制御回路を備えた電子制御装置、給電回路及び電源制御集積回路に関する。

車両に搭載される電子制御装置等の電子機器に電力を供給する場合に、誤接続等によりバッテリー等の電源の極性が逆に接続されると、電子機器に搭載されている素子の破壊等によって電子機器が破壊する恐れがある。そこで、このような破壊を防止するために、保護回路を設けることが従来から行われている。

例えば、図１（ａ）に示すように、直流電源１０と電子制御装置３０の内部回路である負荷回路３１との間にダイオードＤ１００を順方向となるように直列に接続することで、前記直流電源１０の極性が逆に接続された場合には、逆方向となった前記ダイオードＤ１００によって電流の逆流が遮断されることから、前記負荷回路３１の素子の破壊は回避される。

また、図１（ｂ）に示すように、直流電源１０と電子制御装置３０の内部回路である負荷回路３１との間にヒューズ１１を直列に接続し、前記ヒューズ１１と前記負荷回路３１との間にダイオードＤ２００を逆方向となるように並列に接続することで、前記直流電源１０の極性が逆に接続された場合には、順方向となった前記ダイオードＤ２００を介して供給される過電流により前記ヒューズ１１が溶断されることから、前記負荷回路３１の素子の破壊は回避される。

しかし、図１（ａ）に示した方法では、ダイオードの挿入による電圧降下によって電子制御装置３０の動作電圧が低下するので、例えば、図１（ａ）に示した構成を車両に適用した場合には、バッテリー容量の低下時等に車両の始動性が悪化するという問題や、挿入したダイオードが前記電子制御装置３０に内蔵されていた場合や近接していた場合には、ダイオードの発熱によって前記電子制御装置３０が発熱するという問題があった。

また、図１（ｂ）に示した方法では、ヒューズ１１が溶断された後で電源接続を正常に戻しても、新たなヒューズ１１に交換されるまでは電子制御装置３０の機能は失われたままであり、通常のドライバーが容易にヒューズ１１の交換作業を行なえないという問題や、前記ヒューズ１１溶断のための必要電流や必要時間に対して、前記電子制御装置３０が破壊しないという保証が困難、つまり、電源電圧の状態や前記電子制御装置３０のインピーダンス次第では、前記ヒューズ１１が溶断される前に前記電子制御装置３０が破壊されてしまう可能性があるという問題があった。

上述のような問題に対処するための方法としては、図１（ｃ）に示すように、直流電源１０と電子制御装置３０の内部回路である負荷回路３１との間にスイッチング素子として、ｐチャネルのエンハンスメント形のＭＯＳＦＥＴ６１をボディダイオードＤ３００が順方向となるように接続し、前記ＭＯＳＦＥＴ６１のゲートソース間に、ツェナーダイオードＺＤ１をアノードが前記ＭＯＳＦＥＴ６１のゲート端子に接続されるように接続して、さらに、前記ＭＯＳＦＥＴ６１のゲート端子を抵抗Ｒ１を介してアース接地することで、前記直流電源１０が正常に接続されている場合は、前記ＭＯＳＦＥＴ６１をオン状態として電力を供給し、前記直流電源１０の極性が逆に接続された場合は、前記ＭＯＳＦＥＴ６１をオフ状態として電流の逆流を遮断することによって前記負荷回路３１の素子の破壊を回避する方法がある。

しかし、図１（ｃ）に示した方法では、前記ＭＯＳＦＥＴ６１がオフ状態のときに、電源供給ラインに大きな電流が流れる負のサージ電圧が発生した場合、前記ＭＯＳＦＥＴ６１のボディダイオードＤ３００の電圧耐量が一般的な単体のダイオードと比較して低いことから、前記ＭＯＳＦＥＴ６１が破損する可能性が高いという問題があった。

そこで、電源の極性の逆接続から内部回路を保護するスイッチング素子を設けると共に、負のサージ電圧の発生にも対処できる電源装置が提案されている。

前記電源装置は、ドレインソース間に存在するボディダイオードが順方向となるように直流電源と前記内部回路としての主回路との間に挿入されたスイッチング素子としてのエンハンスメント形のＭＯＳＦＥＴを備えており、前記直流電源の極性が逆極性である場合には、前記スイッチング素子をオフさせて前記主回路を保護すると共に、負のサージ電圧が印加された場合には、前記スイッチング素子のゲートドレイン間に接続された、ツェナーダイオードとダイオードとで構成されるスイッチング素子保護回路としてのアクティブクランプ回路で、前記スイッチング素子を強制的にオンするように構成されている。

特開平８−２２３９３５号公報

しかし、上述したようなアクティブクランプ回路を用いた場合、以下に示すような問題がある。

つまり、アクティブクランプ回路は、ＭＯＳＦＥＴを非飽和領域で使用することで、負のサージ電圧印加時に発生する負荷エネルギーを前記ＭＯＳＦＥＴの損失で逃そうという回路であり、前記ＭＯＳＦＥＴのドレインソース間に意図的に電位差を作り、前記電位差による損失エネルギーで前記負荷エネルギーを逃す。

前記電位差は、前記アクティブクランプ回路を構成するツェナーダイオードの逆方向電圧で決定されるのであるが、前記電位差が大きい程、前記負荷エネルギーを早期に逃すことができることから、通常、前記逆方向電圧は大きく設定される。

よって、上述した電源装置を用いた場合に負のサージ電圧が印加されると、前記ＭＯＳＦＥＴのドレインソース間には、アクティブクランプ回路を構成するツェナーダイオードの逆方向電圧によって決定された大きな電位差が発生するために、前記電位差によって前記ＭＯＳＦＥＴの消費電力が大きくなる、つまり、発熱が大きくなる。このとき、前記ＭＯＳＦＥＴは非飽和状態であって完全なオン状態とはなっていないため、前記発熱はさらに大きくなってしまう。

前記発熱の問題をさらに大きくする要因として、以下に示すフィールドディケイサージがある。詳述すると、車両において発生するサージ電圧の中で非常に大きなものとしてフィールドディケイサージがあり、前記フィールドディケイサージは、誘導性負荷に電流が通電している状態からスイッチをオフした場合に、前記誘導性負荷に応じた負サージエネルギーが発生する。車両には、前記誘導性負荷として、例えば、電動パワーステアリングやワイパー、および車両を構成する各種モーターが多数含まれており、電源装置が通電状態からスイッチをオフした場合に、前記フィールドディケイサージの発生は避けられない。

つまり、前記フィールドディケイサージは、電源装置が通電状態からスイッチをオフした場合に発生することから、その他のサージ電圧、例えば、ＥＳＤ（静電気放電）に起因するサージ電圧や、他の電源系から回り込んでくるサージ電圧等よりも発生頻度が高く、上述した発熱はより大きな問題となり、その結果、前記電源装置の動作は非効率なものとなったり、さらには前記電源装置の故障にもつながる。

本発明の目的は、上述した従来の問題点に鑑み、電源の逆接続に対する内部回路の破壊の防止を可能としつつも、サージ電圧発生時に、前記サージ電圧によるスイッチング素子の発熱を抑制して、前記スイッチング素子の破壊を防止することができる電源制御回路、電源制御回路を備えた電子制御装置、給電回路及び電源制御集積回路を提供する点にある。

上述の目的を達成するため、本発明による直流電源装置の第一の特徴構成は、特許請求の範囲の書類の請求項１に記載した通り、直流電源と負荷回路との間に接続され、ドレインとソース間に形成されるボディダイオードが順方向となるように接続されたＭＯＳＦＥＴと、前記直流電源からの給電停止時に前記ＭＯＳＦＥＴのオン状態を所定時間維持する保持回路を備えている点にある。

上述の構成によれば、前記直流電源からの給電停止時に、前記サージ電圧が発生する虞のある期間だけＭＯＳＦＥＴのオン状態を維持するように保持回路を構成することによって、前記保持回路によって前記ＭＯＳＦＥＴがオン状態となっている間は、前記ＭＯＳＦＥＴは完全なオン状態となり、前記ＭＯＳＦＥＴの内部抵抗が小さくなることから、前記ＭＯＳＦＥＴにおける消費電力を小さくすることができる。その結果、前記ＭＯＳＦＥＴの発熱を抑制することができるのである。

さらには、同請求項４に記載した通り、上述の第一特徴構成に加えて、前記直流電源装置は、前記ＭＯＳＦＥＴのドレインソース間電圧または電流に基づいて、前記保持回路の動作にかかわらず前記ＭＯＳＦＥＴをターンオフさせる強制オフ回路を備えていることが好ましい。

前記保持回路を備えた回路で逆接続が発生した場合に、前記保持回路の動作によって前記ＭＯＳＦＥＴがオン状態であると内部回路を破壊してしまう。そこで、前記ＭＯＳＦＥＴのドレインソース間電圧または電流が前記逆接続の発生を示すものである場合に、前記保持回路の動作にかかわらず前記ＭＯＳＦＥＴをターンオフさせることによって、電源の逆接続に対する内部回路の破壊を防止することができるのである。

以上説明した通り、本発明によれば、電源の逆接続に対する内部回路の破壊の防止を可能としつつも、サージ電圧発生時に、前記サージ電圧によるスイッチング素子の発熱を抑制して、前記スイッチング素子の破壊を防止することができる電源制御回路、電源制御回路を備えた電子制御装置、給電回路及び電源制御集積回路を提供することができるようになった。

以下に、本発明による電源制御回路を、複数の電子制御装置が協働して制御を行うシステムとしての車両に適用した実施形態について説明する。

図２に示すように、ＥＣＵ（電子制御ユニット）を搭載した複数の電子制御装置３０が協働して制御を行なうシステムとしての前記車両に、前記電源制御回路６０を適用した機能ブロック構成は、電子制御装置に電力を供給するためのバッテリー等の直流電源１０と、イグニッションスイッチ２０と、前記イグニッションスイッチ２０がオンとなったときのみ動作するＩＧオン制御装置３０Ａや前記イグニッションスイッチ２０の状態に係わらず動作する常時オン制御装置３０Ｂで構成される電子制御装置３０と、電動パワーステアリングやワイパー等、および車両を構成する各種モーターその他の負荷のうちの誘導性の負荷を示す誘導性負荷４０とを備えて構成されており、前記ＩＧオン制御装置３０Ａと常時オン制御装置３０Ｂとが、各々ＣＡＮ（コントローラエリアネットワーク）等のバス５０を介してネットワーク接続されることにより構成されている。

尚、前記ＩＧオン制御装置３０Ａは、例えば、エンジンや自動変速機等を制御する複数の電子制御装置３０で構成されており、前記常時オン制御装置３０Ｂは、例えば、セキュリティ等を制御する複数の電子制御装置３０で構成されている。そして、前記電子制御装置３０の各々は、図２に示すように、ＣＰＵ及びその周辺回路で構成される電子制御ブロックである負荷回路３１と、前記直流電源１０と前記負荷回路３１との間に接続される前記電源制御回路６０を備えて構成されている。

以下、前記電源制御回路６０の様々な実施形態について説明する。

前記電源制御回路６０の第一の実施形態は、図３に示すように、前記直流電源１０と前記負荷回路３１との間に接続され、ドレインソース間に形成されるボディダイオードＤ３００が順方向となるように接続されたｐチャネルのエンハンスメント形のＭＯＳＦＥＴ６１と、前記直流電源１０からの給電停止時に前記ＭＯＳＦＥＴ６１のオン状態を所定時間維持する保持回路６２と、前記ＭＯＳＦＥＴ６１のゲートソース間に、アノードをゲートに接続し、カソードをソースに接続したツェナーダイオードＺＤ１とを備えて構成されている。

前記ＭＯＳＦＥＴ６１と前記ツェナーダイオードＺＤ１の動作について詳述すると、前記直流電源１０の電圧よりも小さい逆方向電圧の前記ツェナーダイオードＺＤ１を使用することによって、前記直流電源１０が正常に接続されている場合は、前記ボディダイオードＤ３００を介して前記ツェナーダイオードＺＤ１に逆方向バイアスがかかることによって前記ツェナーダイオードＺＤ１には前記逆方向電圧がかかり、その結果、前記ＭＯＳＦＥＴ６１のゲート電圧はソース電圧よりも前記逆方向電圧分の低電位となるので、前記ＭＯＳＦＥＴ６１はオン状態となる。一方、前記直流電源１０が正常に接続されていない、例えば、極性が逆に接続されている場合は、前記ツェナーダイオードＺＤ１には順方向バイアスがかかり、前記ＭＯＳＦＥＴ６１のゲート電圧とソース電圧は同電位となるので、前記ＭＯＳＦＥＴ６１はオフ状態となる。

前記保持回路６２は、前記ＭＯＳＦＥＴ６１をオン作動する駆動回路６２１と、前記直流電源１０からの給電電圧を検出する電圧監視回路６２２と、前記電圧監視回路６２２による検出電圧に基づいて前記駆動回路６２１を所定時間作動させるタイマ回路６２３を備えて構成されている。

前記駆動回路６２１は、前記ＭＯＳＦＥＴ６１をオン作動するように構成されており、例えば、ｐチャネルのエンハンスメント形である前記ＭＯＳＦＥＴ６１のゲート電位をソース電位より低くするための降圧回路６２１Ａと、後述するタイマ回路６２３によるオンとオフの切替制御によって前記降圧回路６２１Ａを作動させるための降圧回路作動スイッチ６２１Ｂとを備えて構成されている。

前記電圧監視回路６２２は、前記直流電源１０からの給電電圧を検出するように構成されており、例えば、前記ＭＯＳＦＥＴ６１のドレイン電圧を検出する電圧計６２２Ａと、検出された前記ドレイン電圧が所定値ではない場合に、前記電源制御回路６０に負のサージ電圧がかかっているとして後述するタイマ回路６２３を作動させるタイマ回路作動スイッチ６２２Ｂとを備えて構成されている。尚、前記所定値は、例えば、前記直流電源１０が正常に接続された場合の電圧である。

前記タイマ回路６２３は、前記電圧監視回路６２２による検出電圧に基づいて作動し、詳述すると、前記給電電圧が所定電圧より低下したと検出されたときに前記降圧回路作動スイッチをオンとして前記ＭＯＳＦＥＴ６１のオン状態を保持し、所定期間経過後に前記降圧回路作動スイッチをオフとして前記ＭＯＳＦＥＴ６１をオフ状態とするように構成されている。

前記保持回路６２を用いることにより、前記負のサージ電圧が印加された場合に、前記負のサージ電圧を検出して、前記負のサージ電圧が存在している時間だけ前記ＭＯＳＦＥＴ６１をオン状態に維持するので、サージ電圧発生時に、前記負のサージ電圧による前記ＭＯＳＦＥＴ６１の発熱を抑制して、前記ＭＯＳＦＥＴ６１の破壊を防止することができるのである。

また、前記保持回路６２は、図４に示すように、前記駆動回路６２１と前記電圧監視回路６２２と前記タイマ回路６２３の代わりに、前記ＭＯＳＦＥＴ６１を前記所定時間でターンオフさせるＣＲ回路６２４を備えた構成であってもよい。詳述すると、本構成において前記ＣＲ回路６２４は、前記ＭＯＳＦＥＴ６１のゲートソース間に接続されたコンデンサＣ１と、一端を前記ＭＯＳＦＥＴ６１のゲートに接続して、他端をアース接地した抵抗Ｒ１とを備えており、前記コンデンサＣ１の電荷保持により前記ＭＯＳＦＥＴ６１のオン状態を所定時間保持するように構成されている。

詳述すると、前記直流電源１０がオン状態の間、つまり給電時に、前記コンデンサＣ１に電荷が保持され、前記直流電源１０がオン状態からオフ状態、つまり給電が停止されると、前記コンデンサＣ１に保持された電荷によって、前記ＭＯＳＦＥＴ６１のゲートソース間に電流が流れる。

このとき、前記直流電源１０がオン状態からオフ状態に切り替わったことで、前記電子制御装置３０には、車両に搭載されている前記誘導性負荷４０に起因した負サージエネルギー、つまり、フィールドディケイサージが発生している。前記フィールドディケイサージによる逆起電力によって、前記ＭＯＳＦＥＴ６１のゲート電圧は、前記逆起電力に伴う電圧から前記抵抗Ｒ１の分だけ電圧降下しており、前記ＭＯＳＦＥＴ６１のソース電圧は、前記逆起電力に伴う電圧から電圧降下していないことから、前記ＭＯＳＦＥＴ６１のゲート電圧はソース電圧よりも前記抵抗Ｒ１による電圧降下分だけ低電位となり、前記ＭＯＳＦＥＴ６１はオン状態となる。そして、前記コンデンサＣ１に保持されていた電荷が全て放出されると前記ＭＯＳＦＥＴ６１のゲートソース間に電流は流れなくなるので、前記ＭＯＳＦＥＴ６１のゲート電位とソース電位は同電位となり、前記ＭＯＳＦＥＴ６１はオフ状態となる。

尚、前記所定時間は、前記直流電源１０による給電が停止されてから、前記コンデンサＣ１に保持されていた電荷が全て放出されるまでの時間、つまり、前記コンデンサＣ１の容量と前記抵抗Ｒ１の抵抗値を乗算した時定数で規定されるので、前記コンデンサＣ１の容量と前記抵抗Ｒ１の抵抗値によって調整することができる。

上述の構成を用いることにより、前記保持回路６２を用いることにより、前記直流電源１０による給電が停止した際に、前記コンデンサＣ１の電荷保持により前記ＭＯＳＦＥＴ６１のオン状態を所定時間保持するので、前記直流電源１０による給電が停止した際に前記フィールドディケイサージが発生した場合も、前記ＭＯＳＦＥＴ６１のオン状態が維持されることから、前記フィールドディケイサージによる前記ＭＯＳＦＥＴ６１の発熱を抑制して、前記ＭＯＳＦＥＴ６１の破壊を防止することができるのである。

前記電源制御回路６０の第二の実施形態は、図５に示すように、第一の実施形態におけるＣＲ回路６２４を備えた構成において、前記ＭＯＳＦＥＴ６１のドレインソース間電圧または電流に基づいて、前記保持回路６２の動作に係わらず前記ＭＯＳＦＥＴ６１をターンオフさせる強制オフ回路６３を備えて構成されている。

以下、前記強制オフ回路６３の様々な実施形態について説明する。

前記強制オフ回路６３の第一の実施形態は、図５に示すように、前記ＭＯＳＦＥＴ６１のドレインソース間電圧を検出するＤ−Ｓ間電圧監視回路６３Ａと、検出された前記ドレインソース間電圧に基づいてオンとオフを切り替えるスイッチ６３Ｂとを備えて構成されており、詳述すると、検出された前記ドレインソース間電圧が逆起電力等の異常な電圧の発生を示すものである場合に、前記スイッチ６３Ｂをオンとすることによって、前記ＭＯＳＦＥＴ６１を強制的にオフとする。

例えば、前記フィールドディケイサージの発生時において、前記コンデンサＣ１の放電によって前記ＭＯＳＦＥＴ６１がオン状態を保持しているときに、前記直流電源１０が何らかの理由によって接地される（図５では接地回路７０として示す）と、前記接地によって発生する可能性がある他の電源系からの回りこみ電流が、前記負荷回路３１より前記ＭＯＳＦＥＴ６１を介して導通する、つまり逆起電力が発生することで、前記負荷回路３１が破壊されてしまうが、上述のように前記ＭＯＳＦＥＴ６１を強制的にオフとすることで、前記破壊を防止するように構成されている。

前記強制オフ回路６３の第二の実施形態は、前記ＭＯＳＦＥＴ６１のドレインソース間電圧または電流が少なくとも前記フィールドディケイサージにより生じる前記ドレインソース間電圧または電流より大となるときに前記ＭＯＳＦＥＴ６１をターンオフさせるように構成されており、詳述すると、前記ＭＯＳＦＥＴ６１がオン状態であるときの最大抵抗値と前記フィールドディケイサージのピーク電流との積によって算出される電圧を、前記フィールドディケイサージにより生じるドレインソース間電圧として、前記ＭＯＳＦＥＴ６１のドレインソース間電圧が、算出された前記フィールドディケイサージにより生じる前記ドレインソース間電圧より大となるときに、前記ＭＯＳＦＥＴ６１をターンオフさせるように構成されている。

上述の構成を用いることによって、前記ＭＯＳＦＥＴ６１のドレインソース間電圧が、フィールドディケイサージにより生じるＭＯＳＦＥＴ６１のドレインソース間電圧より大きい場合のみ、つまり、前記フィールドディケイサージ以外の要因による場合のみに、前記ＭＯＳＦＥＴ６１をターンオフさせるので、前記フィールドディケイサージの発生によって、前記ＭＯＳＦＥＴ６１が誤ってターンオフすることを防止することができる。

上述の前記強制オフ回路６３の第一または第二の実施形態を実現するための回路構成は、例えば、図６に示すように、前記強制回路６３が以下に示す素子で構成されている。即ち、前記ＭＯＳＦＥＴ６１のゲートソース間にはスイッチングトランジスタＴＲが、コレクタを前記ＭＯＳＦＥＴ６１のゲートと、エミッタを前記ＭＯＳＦＥＴ６１のソースと各々接続されており、前記スイッチングトランジスタＴＲのベースと前記ＭＯＳＦＥＴ６１のソースの間には、抵抗Ｒ２が接続されており、前記スイッチングトランジスタＴＲのベースと前記ＭＯＳＦＥＴ６１のドレインの間には、抵抗Ｒ３とツェナーダイオードＺＤ２が直列に接続されている。そして、前記抵抗Ｒ３の一端は前記スイッチングトランジスタＴＲのベースと、前記抵抗Ｒ３の他端は前記ツェナーダイオードＺＤ２のカソードと、前記ツェナーダイオードのアノードは前記ＭＯＳＦＥＴ６１のドレインと各々接続されている。

上述の強制オフ回路６３の動作について詳述する。始めに、前記ＭＯＳＦＥＴ６１のドレインソース間電圧が正常である最大電圧（規定値）を超える、つまり前記ドレインソース間に異常電圧がかかったときに、前記ツェナーダイオードＺＤ２に逆方向電流が流れるような逆方向電圧を有するツェナーダイオードを選別する。前記ＭＯＳＦＥＴ６１のドレインソース間電圧が規定値を超えると、前記ツェナーダイオードＺＤ２に逆方向電流が流れることによって、前記スイッチングトランジスタＴＲがオン状態となることから、前記ＭＯＳＦＥＴ６１のゲートソース間の電位差がなくなって、前記コンデンサＣ１の放電状態に係わらず前記ＭＯＳＦＥＴ６１は強制的にオフとなる。

前記強制オフ回路６３の第三の実施形態は、前記ドレインソース間電圧または電流が少なくともフィールドディケイサージにより生じるドレインソース間電圧または電流より大となる状態が所定時間継続したときに前記ＭＯＳＦＥＴ６１をターンオフさせるように構成されており、詳述すると、前記強制オフ回路６３は、図７に示すように、前記ＭＯＳＦＥＴ６１のドレインソース間電圧を検出するＤ−Ｓ間電圧監視回路６３Ａと、検出された前記ドレインソース間電圧に基づいてオンとオフを切り替えるスイッチ６３Ｂに加えて、フィールドディケイサージにより生じるドレインソース間電圧より大きな電圧が前記Ｄ−Ｓ間電圧監視回路６３Ａによって検出された場合に作動して、前記大きな電圧の状態が所定時間継続した後に前記スイッチ６３Ｂをオンとする強制オフタイマ回路６３Ｃを備えて構成されており、前記強制オフタイマ回路６３Ｃによって前記スイッチ６３Ｂをオンとすることによって、前記ＭＯＳＦＥＴ６１を強制的にオフとする。

上述の構成を用いることによって、前記ＭＯＳＦＥＴ６１のドレインソース間電圧が、フィールドディケイサージによる生じるＭＯＳＦＥＴ６１のドレインソース間電圧より大きい状態が一瞬のみ発生した場合に前記ＭＯＳＦＥＴ６１を強制的にオフ状態としてしまう等の誤作動の発生を防止することができ、さらに、前記強制オフタイマ回路６３Ｃによって、このような誤作動の発生を防止することができるので、フィールドディケイサージにより生じるドレインソース間電圧より大きな電圧、つまり、前記ＭＯＳＦＥＴ６１を強制的にオフ状態とする基準となる電圧をより小さく設定することができる。

以上説明した強制オフ回路６３は、前記ＭＯＳＦＥＴ６１のドレインソース間の電圧に基づいて前記ＭＯＳＦＥＴ６１を強制的にオフとする構成について説明したが、前記ＭＯＳＦＥＴ６１のドレインソース間に流れる電流に基づいて前記ＭＯＳＦＥＴ６１を強制的にオフとする構成であってもよい。詳述すると、前記ＭＯＳＦＥＴ６１のドレインソース間の延長経路上、例えば、図６に示す地点Ａと地点Ｂの間に抵抗を挿入して、前記抵抗を流れる電流を測定する構成であってもよいし、前記ＭＯＳＦＥＴ６１のドレインソース間を流れる電流を直接測定する構成であってもよい。

前記電源制御回路６０の第三の実施形態は、前記直流電源１０からの給電停止時に生じるサージ電圧により前記ＭＯＳＦＥＴ４２をオン作動させるアクティブクランプ回路６４を備えて構成されており、前記アクティブクランプ回路６４は、図８に示すように、前記ＭＯＳＦＥＴ６１のゲートドレイン間に、電流の逆流防止用のダイオードＤ１と、前記アクティブクランプ回路６４を作動させる電圧を決定するためのツェナーダイオードＺＤ３が直列に接続されている。そして、前記ダイオードＤ１のカソードが前記ＭＯＳＦＥＴ６１のドレインと接続されており、前記ダイオードＤ１のアノードが前記ツェナーダイオードＺＤ３のアノードと接続されており、前記ツェナーダイオードＺＤ３のカソードが前記ＭＯＳＦＥＴ６１のゲートと各々接続されている。

上述のアクティブクランプ回路６４の動作について詳述する。前記電源制御回路６０に負のサージ電圧が印加された場合に、前記負のサージ電圧が前記ツェナーダイオードＺＤ３の逆方向電圧より小さい場合は、前記アクティブクランプ回路６４に電流は流れないので、前記ＭＯＳＦＥＴ６１のゲート電圧とソース電圧は同電位であり前記ＭＯＳＦＥＴ６１はオフ状態となる。一方、前記負のサージ電圧が前記ツェナーダイオードＺＤ３の逆方向電圧より大きい場合は、前記アクティブクランプ回路６４に電流が流れて、前記ＭＯＳＦＥＴ６１のゲート電圧は、前記抵抗Ｒ１による電圧降下の分だけ前記ＭＯＳＦＥＴ６１のソース電圧よりも低くなるので、前記ＭＯＳＦＥＴ６１はオン状態となる。

上述の構成を用いることによって、前記電源制御回路６０は、フィールドディケイサージ以外のサージ電圧、例えば、ＥＳＤ（静電気放電）に起因するサージ電圧や、他の電源系から回り込んできたサージ電圧等といったサージ電圧であっても、スイッチング素子の発熱を抑制して、前記スイッチング素子の破壊を防止することができるのである。

前記電源制御回路６０の第四の実施形態は、前記直流電源１０からの給電停止時に生じるサージ電流をバイパスするダイオードＤ２を備えて構成されており、詳述すると、図９に示すように、前記ダイオードＤ２のアノードをアース接地し、前記ダイオードＤ２のカソードを前記ＭＯＳＦＥＴ４２のソースに接続、つまり、前記ダイオードＤ２を前記ＭＯＳＦＥＴ６１の後段に並列接続しており、負のサージ電流が発生した場合、前記負荷回路３１から前記直流電源１０の方向に逆方向電流が流れるが、前記ダイオードＤ２を接続することによって、前記逆方向電流の大部分は、前記負荷回路３１経由でなく前記ダイオードＤ２経由で流れる。

前記逆方向電流が前記負荷回路３１を流れると前記負荷回路３１の素子が破壊される恐れがあるが、上述の構成を用いることによって、前記負荷回路３１への大電流の流れを防止することで、前記負荷回路３１の破壊の防止することができる。

前記電源制御回路６０の第五の実施形態は、図１０に示すように、前記保持回路６２を前記ＭＯＳＦＥＴ６１のゲートソース間に接続されたコンデンサＣ１と前記コンデンサＣ１に蓄積された電荷を放電する前記抵抗Ｒ１で構成し、前記ＭＯＳＦＥＴ６１のゲートドレイン間にツェナーダイオードＺＤ３及び逆流防止用のダイオードＤ１が接続されたアクティブクランプ回路６４と、前記ドレインソース間電圧に基づいて前記ＭＯＳＦＥＴ６１のゲートソース間を短絡させるスイッチングトランジスタＴＲでなる強制オフ回路６３を備えて構成されており、前記スイッチングトランジスタＴＲと前記ゲート間に抵抗Ｒ４を接続している。

詳述すると、フィールドディケイサージが発生した場合には、前記コンデンサＣ１の電荷保持により前記ＭＯＳＦＥＴ６１のオン状態を所定時間保持し、前記直流電源１０の何らかの理由による接地による他の電源系からの回り込み電流等が発生した場合には、前記コンデンサＣ１の放電状態に係わらず前記スイッチングトランジスタＴＲにより前記ＭＯＳＦＥＴ６１を強制的にオフ状態とする。

そして、ＥＳＤ（静電気放電）に起因するサージ電圧や、他の電源系から回り込んできたサージ電圧等といったサージ電圧が発生した場合には、前記アクティブクランプ回路６４に電流が流れるのであるが、このとき前記抵抗Ｒ４がなければ、前記ＭＯＳＦＥＴ６１のゲート電圧は、前記抵抗Ｒ１によって電圧降下しても前記スイッチングトランジスタＴＲがオン状態であるために、前記ＭＯＳＦＥＴ６１のゲートとソースが短絡して前記ゲートとソースの電位は等しくなる。そこで、前記ＭＯＳＦＥＴ６１のゲート電圧をソース電圧より低くするために前記抵抗Ｒ４を挿入している。その結果、前記ＭＯＳＦＥＴ６１のゲート電圧がソース電圧よりも低くなるので、前記ＭＯＳＦＥＴ６１は強制的にオン状態とされるのである。

つまり、上述の構成を用いることによって、前記直流電源１０の何らかの理由による接地による他の電源系からの回り込み電流等からの負荷回路３１の破壊防止機能と、フィールドディケイサージ等のサージ電圧からの前記ＭＯＳＦＥＴ６１の破壊防止機能を両立できるのである。

前記電源制御回路６０の第六の実施形態は、図１１に示すように、前記コンデンサＣ１と前記ＭＯＳＦＥＴ６１のゲート間に抵抗Ｒ５を備えて構成されている。詳述すると、図１１に示すような前記抵抗Ｒ５を備えた回路の場合、給電が停止された状態で前記スイッチングトランジスタＴＲがオン状態となると、前記スイッチングトランジスタＴＲから前記抵抗Ｒ４と前記抵抗Ｒ５を経由して前記コンデンサＣ１へとスイッチ電流が流れるように構成されている。

つまり、前記抵抗Ｒ５を備えていない回路（例えば図５）の場合、前記直流電源１０がオン状態からオフ状態、つまり給電が停止されると、前記コンデンサＣ１に保持された電荷のみによって、前記コンデンサＣ１は放電されるが、図１１に示すような前記抵抗Ｒ５を備えた回路の場合、前記コンデンサＣ１は自身に保持された電荷に加えて前記スイッチ電流によっても放電されることから、前記コンデンサＣ１をより速く放電させることができるのである。

以下、別実施形態について説明する。上述の実施形態では、直流電源１０から負荷回路３１に給電される給電ラインが一系統設けられた構成について説明したが、前記直流電源１０から前記負荷回路３１に給電される給電ラインが複数設けられた給電回路に電源制御回路６０を適用した構成であってもよい。

例えば、図１２に示すように、二系統の給電ラインＬＡ、ＬＢと、各々の給電ラインＬＡ、ＬＢの電力のオン・オフを制御するイグニッションスイッチ２０Ａ、２０Ｂを備えてなる給電回路において、少なくとも一つの特定給電ラインＬＡに前記電源制御回路６０が設けられ、他の給電ラインＬＢから前記電源制御回路６０の後段にダイオードＤ３が順方向に接続されて構成されている。

詳述すると、給電ラインＬＡが何らかの理由によって接地される（図１２では接地回路７０として示す）と、ダイオードＤ３を経由して他の給電ラインＬＢから負荷回路３１に電力を供給することで、前記負荷回路３１の動作停止を防止する。その一方で、前記給電ラインＬＡには逆電流が流れるが、前記電源制御回路６０が作動することにより、内蔵されているＭＯＳＦＥＴ６１の破壊を防止する。

上述の構成を用いることによって、前記電源制御回路６０は、電源の多重化に対応することができる。また、前記ダイオードＤ３を用いることで、全ての給電ラインにダイオードよりコストが高い前記電源制御回路６０を用いる必要がなくなるのである。

また、前記給電回路は、図１３に示すように、前記直流電源１０から前記負荷回路３１に給電される給電ラインが複数設けられるとともに、各給電ラインに上述の電源制御回路６０（６０Ａと６０Ｂ）が設けられて構成されている。

詳述すると、何れかの給電ラインが事故等の何らかの理由によって接地される（図１３では接地回路７０として示す）地絡が発生すると、地絡が発生していない給電ラインから負荷回路３１に電力を供給することで、前記負荷回路３１の動作停止を防止する。また、何れかの給電ラインに逆電流が流れた場合は、前記電源制御回路６０（６０Ａまたは６０Ｂ）が作動することにより、前記負荷回路３１やＭＯＳＦＥＴ６１の破壊を防止する。

回路の最低動作電圧が高い場合や、電子制御装置３０が発熱に弱い回路で構成されている場合等、複数の給電ライン間の接続にダイオードを用いることができない場合に、上述の構成を用いることで、前記電源制御回路６０は、前記ダイオードを使用することなく、電源の多重化に対応することができるのである。

尚、図１２および図１３において、前記特定給電ラインＬＡと前記他の給電ラインＬＢは、共通の負荷回路３１と接続されているが、前記特定給電ラインＬＡと前記他の給電ラインＬＢは、各々異なる負荷回路と接続される構成であってもよい。

前記電源制御回路６０は、ディスクリート素子としての抵抗やコンデンサ等を備えた構成にであってもよく、半導体製造プロセスにより集積化されてなる電源制御集積回路で構成されるものであってもよい。例えば、前記電源制御集積回路は、インテリジェントパワーデバイス（ＩＰＤ）で構成されており、上述の構成を用いることによって、前記電源制御回路６０を小型化することができる。

車両や前記車両に搭載される電子制御装置は、電源端子に異常が発生しても致命的な動作とならないこと、つまりフェールセーフ性が特に要求されることから、上述の構成は本発明の好ましい適用例となる。

上述の実施形態では、電子制御装置３０の各々が電源制御回路６０を備えている構成について説明したが、前記電子制御装置３０の各々が前記電源制御回路６０を備えることなく、複数の前記電子制御装置３０に接続されている共通の給電ライン上に前記電源制御回路３１が備えられている構成であってもよい。

例えば、図２に示すように、前記電源制御回路３１は、イグニッションスイッチ２０とＩＧオンＥＣＵ３０Ａの間の給電ラインＬ１Ａ、および電源と常時オンＥＣＵ３０Ｂの間の給電ラインＬ１Ｂに各々備えられている構成や、二系統の給電ラインＬ１Ａ、Ｌ１Ｂの分岐点Ｌ１ＡＢの前段と前記直流電源１０との間の給電ラインＬ１に備えられている構成であってもよい。

上述の実施形態では、ＭＯＳＦＥＴ６１がｐチャネルである構成について説明したが、前記ＭＯＳＦＥＴ６１はｎチャネルであってもよい。前記ＭＯＳＦＥＴ６１としてｐチャネルを用いる場合は、例えば、図３に示すように、前記ＭＯＳＦＥＴ６１をオン状態とするために、前記ＭＯＳＦＥＴ６１のゲート電位をソース電位より低くするための降圧回路６２１Ａを備えていたが、前記ＭＯＳＦＥＴ６１としてｎチャネルを用いる場合は、前記ＭＯＳＦＥＴ６１をオン状態とするために、前記ＭＯＳＦＥＴ６１のゲート電位をソース電位より高くするための昇圧回路を、前記降圧回路６２１Ａの代わりに設ける。

上述の実施形態では、ＭＯＳＦＥＴ６１がエンハンスメント形である構成について説明したが、前記ＭＯＳＦＥＴ６１はディプレッション形であってもよい。

尚、上述した各実施形態は、本発明の一例に過ぎず、本発明の作用効果を奏する範囲において、各実施形態を適宜組み合わせることが可能であり、さらに各ブロックの具体的構成を適宜変更設計できることはいうまでもない。

（ａ）は、直流電源と負荷回路間にダイオードを挿入し、（ｂ）は、直流電源と負荷回路間にヒューズを挿入し、（ｃ）は、直流電源と負荷回路間にＭＯＳＦＥＴを挿入した電源制御回路の回路ブロック構成図 複数の電子制御装置が協働して制御を行なうシステムとしての車両に電源制御回路を適用した機能ブロック構成図 保持回路を備えてなる電源制御回路の回路ブロック構成図 保持回路がＣＲ回路を備えてなる電源制御回路の回路ブロック構成図 強制オフ回路を備えてなる電源制御回路の回路ブロック構成図 強制オフ回路がスイッチングトランジスタを備えてなる電源制御回路の回路ブロック構成図 強制オフ回路が強制オフタイマ回路を備えてなる電源制御回路の回路ブロック構成図 アクティブクランプ回路を備えてなる電源制御回路の回路ブロック構成図 サージ電流バイパス用のダイオードを備えてなる電源制御回路の回路ブロック構成図 強制オフ回路とアクティブクランプ回路を併用した電源制御回路の回路ブロック構成図 コンデンサ急速放電用の抵抗を備えてなる電源制御装置の回路ブロック構成図 二系統の給電ラインを備え、一方の給電ラインと他方の給電ラインがダイオードで接続されている給電回路の回路ブロック構成図 二系統の給電ラインを備え、双方の給電ラインに電源制御装置を備えてなる給電回路の回路ブロック構成図

符号の説明

１０：直流電源
２０：イグニッションスイッチ
３０：電子制御装置
３１：負荷回路
４０：誘導性負荷
６０：電源制御回路
６１：ＭＯＳＦＥＴ
６２：保持回路
６２１：駆動回路
６２２：電圧監視回路
６２３：タイマ回路
６２４：ＣＲ回路
６３：強制オフ回路
６４：アクティブクランプ回路
７０：接地回路

Claims (14)

1. 直流電源と負荷回路との間に接続され、ドレインとソース間に形成されるボディダイオードが順方向となるように接続されたＭＯＳＦＥＴと、前記直流電源からの給電停止時に前記ＭＯＳＦＥＴのオン状態を所定時間維持する保持回路を備えている電源制御回路。
2. 前記保持回路は、前記ＭＯＳＦＥＴをオン作動する駆動回路と、前記直流電源からの給電電圧を検出する電圧監視回路と、前記電圧監視回路による検出電圧に基づいて前記駆動回路を所定時間作動させるタイマ回路で構成されている請求項１記載の電源制御回路。
3. 前記保持回路は、前記ＭＯＳＦＥＴを前記所定時間でターンオフさせるＣＲ回路を備えて構成されている請求項１記載の電源制御回路。
4. 前記ＭＯＳＦＥＴのドレインソース間電圧または電流に基づいて、前記保持回路の動作にかかわらず前記ＭＯＳＦＥＴをターンオフさせる強制オフ回路を備えている請求項３記載の電源制御回路。
5. 前記強制オフ回路は、前記ドレインソース間電圧または電流が少なくともフィールドディケイサージにより生じるドレインソース間電圧または電流より大となるときに前記ＭＯＳＦＥＴをターンオフさせる請求項４記載の電源制御回路。
6. 前記強制オフ回路は、前記ドレインソース間電圧または電流が少なくともフィールドディケイサージにより生じるドレインソース間電圧または電流より大となる状態が所定時間継続したときに前記ＭＯＳＦＥＴをターンオフさせる請求項５記載の電源制御回路。
7. 前記直流電源からの給電停止時に生じるサージ電圧により前記ＭＯＳＦＥＴをオン作動させるアクティブクランプ回路を設けている請求項１から６の何れかに記載の電源制御回路。
8. 前記直流電源からの給電停止時に生じるサージ電流をバイパスするダイオードを前記ＭＯＳＦＥＴの後段に並列接続している請求項１から７の何れかに記載の電源制御回路。
9. 前記保持回路を前記ＭＯＳＦＥＴのゲートソース間に接続されたコンデンサと前記コンデンサに蓄積された電荷を放電する抵抗で構成し、前記ＭＯＳＦＥＴのゲートドレイン間にツェナーダイオード及び逆流防止用のダイオードが接続されたアクティブクランプ回路と、前記ドレインソース間電圧に基づいて前記ＭＯＳＦＥＴのゲートソース間を短絡させるスイッチングトランジスタでなる強制オフ回路を備え、前記スイッチングトランジスタと前記ゲート間に抵抗を接続している請求項１記載の電源制御回路。
10. 前記コンデンサと前記ゲート間に抵抗を接続している請求項９記載の電源制御回路。
11. 請求項１から１０の何れかに記載の電源制御回路が半導体製造プロセスにより集積化されてなる電源制御集積回路。
12. 請求項１から１０の何れかに記載の電源制御回路または請求項１１記載の電源制御集積回路が組み込まれてなる電子制御装置。
13. 直流電源から負荷回路に給電される給電ラインが複数設けられるとともに、少なくとも一つの特定給電ラインに請求項４から６の何れかに記載の電源制御回路が設けられ、他の給電ラインから前記電源制御回路の後段にダイオードが順方向に接続されている給電回路。
14. 直流電源から負荷回路に給電される給電ラインが複数設けられるとともに、各給電ラインに請求項４から６の何れかに記載の電源制御回路が設けられている給電回路。

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