JP2007305772A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

Info

Publication number
JP2007305772A
JP2007305772A JP2006132471A JP2006132471A JP2007305772A JP 2007305772 A JP2007305772 A JP 2007305772A JP 2006132471 A JP2006132471 A JP 2006132471A JP 2006132471 A JP2006132471 A JP 2006132471A JP 2007305772 A JP2007305772 A JP 2007305772A
Authority
JP
Japan
Prior art keywords
metal block
semiconductor device
insulating layer
manufacturing
ceramic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2006132471A
Other languages
English (en)
Other versions
JP2007305772A5 (ja
Inventor
Kenji Okamoto
健次 岡本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Device Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Device Technology Co Ltd filed Critical Fuji Electric Device Technology Co Ltd
Priority to JP2006132471A priority Critical patent/JP2007305772A/ja
Publication of JP2007305772A publication Critical patent/JP2007305772A/ja
Publication of JP2007305772A5 publication Critical patent/JP2007305772A5/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/4501—Shape
    • H01L2224/45012—Cross-sectional shape
    • H01L2224/45015—Cross-sectional shape being circular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/4901—Structure
    • H01L2224/4903—Connectors having different sizes, e.g. different diameters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Abstract

【課題】
電気的な絶縁性能、および、熱伝導性能が良好であることに加え、機械的にも強固な構造の電気絶縁部を形成して大電力に適用可能とした半導体装置を提供する。また、これら機能を実現するような半導体装置の製造方法を提供する。
【解決手段】
金属ブロック１３の下面にエアロゾルデポジション法またはプラズマ溶射法により、複数のセラミクス微粒子を衝突させることにより接合されて形成されたセラミクス層を形成するる。
【選択図】 図１

Description

本発明は、放熱能力の向上を図る半導体半導体装置に関する。
また、これらのような半導体装置の製造方法に関する。
電力変換機能を有する半導体装置は、家庭用エアコン・冷蔵庫などの民生機器、サーボコントローラなどの産業機器または電気自動車などの輸送機器にわたり、広範囲に適用されている。
このような半導体装置の従来技術は、例えば、半導体素子、絶縁基板、金属板による積層体を樹脂ケースでパッケージジングした構造体とし、さらにこの構造体を冷却体へ取付けたものが知られている。構造体と冷却体との固着には、サーマルコンパウンドを使用している。
また、熱抵抗を小さくするため、サーマルコンパウンドに代えて高熱伝導率を有するとともに電気的絶縁を確保できる樹脂シートを用いて構造体を冷却体に取り付ける半導体装置も知られている。
これら従来技術のうち樹脂シートを用いる半導体装置について図を参照しつつ説明する。図６は、従来技術の半導体装置を概念的に示した図である。
半導体装置１０００は、半導体素子１、半田２、金属板３、樹脂シート４、冷却体５を備えている。
発熱量が大きい半導体素子１が半田２を介して金属板３の上に機械的・熱的に接続されている。さらに、この金属板３は樹脂シート４を介して冷却体５の上に固着されている。この樹脂シート４は金属板３と冷却体５との電気的絶縁を確保する。また、樹脂シート４は熱抵抗が低く、熱伝導性に優れている。このような半導体装置１０００では、半導体素子１で発した熱が、半田２、金属板３、樹脂シート４を介して冷却体５へ伝わり、冷却体５が放熱する。これにより半導体装置１０００の温度上昇を抑えるものである。このような半導体装置１０００では熱抵抗が高いサーマルコンパウンドを使用しないため、放熱特性の向上を可能とする。
また、半導体装置によっては、特に放熱特性を高めた絶縁基板を用いることもある。このような絶縁基板について図を参照しつつ説明する。図７は、従来技術の絶縁基板の構造図である。
絶縁基板２０００は、セラミックス板６、下側回路パターン部７、上側回路パターン部８を備えている。
セラミックス板６は、アルミナ（Ａｌ２Ｏ３）、窒化珪素（Ｓｉ３Ｎ４）、窒化アルミニウム（ＡｌＮ）などを主材とする基板であり、厚さは０．２ｍｍ〜０．８ｍｍ程度である。 バルクの熱伝導率はアルミナ（Ａｌ２Ｏ３）で約２０Ｗ／ｍ・Ｋ、窒化アルミ（ＡｌＮ）で約１６０〜１８０Ｗ／ｍ・Ｋ、窒化珪素（Ｓｉ３Ｎ４）で約８０Ｗ／ｍ・Ｋ程度ある。
下側回路パターン部７は、セラミックス板６の下側に形成されるパターン部であり、銅やアルミニウムの金属箔で形成され、直接接合もしくはろう材によりセラミックス板６に接合される。通常は、回路パターンが形成されずに単なる一面ベタのプレート体となる。この下側回路パターン部７はアースに接続される。また、図示しない放熱ベースに半田接合される。放熱ベースはさらに、図６のように冷却体に固定される。
上側回路パターン部８は、セラミックス板６の上側に形成されるパターン部であり、銅やアルミニウムの金属箔で形成され、直接接合もしくはろう材によりセラミックス板６に接合される。上側は、通常の回路パターンである。上側を樹脂ケースにて囲み、樹脂ケースは外部導出端子を支持するとともに、樹脂ケース内にシリコーンゲルや無機充填剤を配合したエポキシ樹脂などを注入して封止している。
このような熱伝導率が高いセラミックス板６を挟んで両側に金属ブロックが形成された絶縁基板２０００では、上側回路パターン部８に搭載した図示しないパワー半導体で発生した熱をセラミックス板６→下側回路パターン部７と経由させて放熱させる。このような絶縁基板２０００では放熱特性を高めることができ、電流容量が大容量のパワー素子・パワー半導体を搭載した半導体装置とすることができる。
また、放熱特性の向上を図る半導体装置の他の従来技術として、例えば、特許文献１の発明が開示されている。この、特許文献１ではエアロゾルデポジション法により、導体基板の一方の面にセラミックス層を形成する技術が開示されている。
また、放熱特性の向上を図る半導体装置の他の従来技術として、例えば、特許文献２の発明が開示されている。この、特許文献２ではリードフレームとヒートシンクとの間に高熱伝導樹脂を充填する技術が開示されている。
特許文献２には、製造コストを低減するために、トランスファー成形によるフルモールド半導体モジュールが開示されている。
フルモールド半導体モジュールは、図８に示すように、リードフレーム１３の上にパワー半導体１１、その制御ＩＣ１１’を実装し、ワイヤ（接続部）１６にて相互に接続されている。このように接続が完了した時点で、図示しない金型にセットし、封止樹脂１５を注入・硬化させて樹脂封止し、フルモールド半導体モジュールを構成する。図９はフルモールド半導体モジュールの他の例で、ヒートシンク（冷却体）を備え、リードフレームをヒートシンク３３とともにモールドしたものである。また図１０には金属絶縁基板３０００上にパワー半導体，制御ＩＣを配置し、実装・接続した後、素子搭載面をモールドしたものである。金属絶縁基板は、金属ベース板上に絶縁層を介して回路パターンを形成したものであり、金属ベース板がヒートシンクの機能を備えるものである。
特開２００４−４７８６３号公報（段落番号００２６〜００３２、図１、図２、図３） 特開平９−１３９４６１号公報（段落番号００３８、図１、図２）
図６で示した従来技術の半導体装置１０００では、半導体素子１が半田２を介して金属板３に固着され、さらにこの金属板３が樹脂シート４を介して冷却体５に取付けられる構成を採用している。しかしながら、金属板３の角部周辺の縁辺部に金属バリがある場合、または、冷却体５への取付時に偏荷重が加わる場合、樹脂シート４へは集中した力が加わって容易に破れて、電気的絶縁が確保できなくなるおそれがあった。パワーデバイス・パッケージを構成する半導体装置１０００では、金属板３と冷却体５とが短絡するような事態は回避したいという要請があった。
また、図７で示す絶縁基板２０００では放熱特性を高めているが、構成が複雑になるだけでなく、金属絶縁基板やリードフレームを用いた構成に比べコストが増大するという課題があり、放熱特性を更に向上させたいという要請もあった。
また、製造コストを低減するためのフルモールド半導体モジュールでは、大容量化ができないという課題があった。すなわち、電流容量が５０Ａを超えると、パワー半導体での損失も大きくなるとともに、損失による発熱が大きくなってしまい、封止樹脂の冷却特性が不十分となってしまう。これに対し、図８のような構成では、底部の封止樹脂の厚さを薄くすればよいのであるが、成形樹脂の充填性を確保（充填後の割れ・はがれ等を防ぐ）するには、３００μｍ程度の厚みが必要となり、放熱を妨げていた。
図９のような構成とすれば、ヒートシンクとリードフレームとの封止樹脂の厚さを２００μｍ以下にすることができるが、このようなわずかな空間に封止樹脂を充填せねばならず、未充填部が生じて絶縁不良を引き起こし、未充填をなくすために樹脂注入圧力を高めるとワイヤの変形・断線の原因となってしまう。
図１０のように、金属絶縁基板を用いるとパワー半導体下部の熱抵抗を小さくすることができるが、金属絶縁基板を別途用意する必要があり、リードフレームを用いた構成に比べ工数が増えコストの増大を招いてしまうという問題があった。
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、電気的な絶縁性能、および、熱伝導性能が良好であることに加え、機械的にも強固な構造の絶縁層を形成して大電力に適用可能とした半導体装置、および、これら機能を実現するような半導体装置の製造方法を提供することにある。
また、複数の半導体素子を搭載した半導体モジュールについても同様である。
上記の課題を解決するため、請求項１にかかる発明の半導体装置は、上面と下面を有する金属ブロックと、前記金属ブロックの上面に接合された半導体素子と、前記金属ブロックの少なくとも下面に直接形成したセラミックスの絶縁層と、前記絶縁層を露出させて前記金属ブロックの少なくとも上面を封止する成型樹脂とからなるものとする。
また、請求項２にかかる発明の半導体装置は、請求項１に記載の半導体装置において、前記絶縁層は、前記金属ブロックの下面に連接する側面の一部または全部を覆うものとする。
また、請求項３にかかる発明の半導体装置は、請求項１または２に記載の半導体装置において、前記金属ブロックに電気的に接続されるリード端子を備え、該リード端子が外部に引き出された状態で前記金属ブロックの少なくとも上面を前記成型樹脂にて封止するものとする。
請求項４にかかる発明の半導体装置は、請求項３に記載の半導体装置において、前記半導体素子を接合した金属ブロックを複数組み合わせてなり、前記リード端子が外部に引き出された状態で前記成型樹脂にて前記複数の金属ブロックの少なくとも上面を前記成型樹脂にて一括して封止するものである。
請求項５にかかる発明の半導体装置は、請求項３または請求項４の何れか一項に記載の半導体装置において、前記絶縁層は、前記金属ブロックの下面および該金属ブロックの下面と略同一面にて連続する前記成型樹脂面を覆うことものである。
請求項６にかかる発明の半導体装置は、請求項３〜請求項５の何れか一項に記載の半導体装置において、半導体素子−金属ブロック間，金属ブロック−リード端子間，半導体素子−リード端子間のうち、所定の箇所に架設される接続部により配線（ワイヤボンディングなど）するものである。
請求項７にかかる発明の半導体装置は、請求項１〜請求項６の何れか一項に記載の半導体装置において、前記絶縁層は、熱伝導率が２〜２００Ｗ／ｍ・Ｋであり、かつ厚さが５０〜５００μｍとするものである。
請求項８にかかる発明の半導体装置は、請求項１〜請求項６の何れか一項に記載の半導体装置において、前記金属ブロックは、上面から下面までの厚さが１．０〜４．０ｍｍであるものとする。
請求項９にかかる発明の半導体装置は、請求項１〜請求項６の何れか一項に記載の半導体装置において、前記絶縁層は、酸化珪素，酸化アルミニウム，窒化珪素，窒化ホウ素，窒化アルミニウムの少なくとも１種のセラミックス層であるものとする。
請求項１０にかかる半導体装置の製造方法は、上面と下面を有する金属ブロックの下面に対し、エアロゾルデポジション法により、多数のセラミックス微粒子をガス中に分散させたエアロゾルをノズルから噴出して衝突させることにより、前記セラミックス微粒子を接合させたセラミックス層による絶縁層を形成する絶縁層形成工程と、前記金属ブロックの上面に半導体素子を接合する工程と、を備えるものとする。
請求項１１にかかる半導体装置の製造方法は、上面と下面を有する金属ブロックの下面に対し、エアロゾルデポジション法により、多数のセラミックス微粒子をガス中に分散させたエアロゾルをノズルから噴出して衝突させることにより、前記セラミックス微粒子を接合させたセラミックス層による絶縁層を形成する絶縁層形成工程と、前記金属ブロックの上面に半導体素子接合する接合工程と、前記絶縁層を外部に露出し、前記金属ブロックに接続されたリード端子を外部に引き出した状態で封止して樹脂パッケージを形成する封止工程と、を備えるものとする。
請求項１２にかかる半導体装置の製造方法は、上面と下面を有する金属ブロックの上面に半導体素子を接合するする接合工程と、前記金属ブロックの下面を外部に露出し、前記金属ブロックに接続されたリード端子を外部に引き出した状態で封止して樹脂パッケージを形成する封止工程と、エアロゾルデポジション法により、多数のセラミックス微粒子をガス中に分散させたエアロゾルをノズルから噴出して少なくとも回路パターン部の裏面に衝突させることにより、前記セラミックス微粒子を接合させたセラミックス層による絶縁層を形成する絶縁層形成工程と、を備えるものとする。
請求項１３にかかる半導体装置の製造方法は、請求項１２に記載の半導体装置の製造方法において、エアロゾルデポジション法により、多数のセラミックス微粒子をガス中に分散させたエアロゾルをノズルから噴出して、前記金属ブロックの下面および該金属ブロックの下面と略同一面にて連続する前記樹脂パッケージ面に衝突させることにより、前記セラミックス微粒子を接合させたセラミックス層による絶縁層を形成する絶縁層形成工程と、を備えるものとする。
請求項１４にかかる半導体装置の製造方法は、上面と下面を有する金属ブロックの下面に対し、プラズマ溶射法により、前記セラミックス微粒子を接合させたセラミックス層による絶縁層を形成する絶縁層形成工程と、前記金属ブロックの上面に半導体素子を接合する工程と、を備えるものとする。
請求項１５にかかる半導体装置の製造方法は、上面と下面を有する金属ブロックの下面に対し、プラズマ溶射法により、多数のセラミックス微粒子を接合させたセラミックス層による絶縁層を形成する絶縁層形成工程と、前記金属ブロックの上面に半導体素子接合する接合工程と、前記絶縁層を外部に露出し、前記金属ブロックに接続されたリード端子を外部に引き出した状態で封止して樹脂パッケージを形成する封止工程と、を備えるものとする。
請求項１６にかかる半導体装置の製造方法は、上面と下面を有する金属ブロックの上面に半導体素子を接合するする接合工程と、前記金属ブロックの下面を外部に露出し、前記金属ブロックに接続されたリード端子を外部に引き出した状態で封止して樹脂パッケージを形成する封止工程と、プラズマ溶射法により、多数のセラミックス微粒子を接合させたセラミックス層による絶縁層を形成する絶縁層形成工程と、を備えるものとする。
請求項１７にかかる半導体装置の製造方法は、請求項１６に記載の半導体装置の製造方法において、プラズマ溶射法により、多数のセラミックス微粒子を、前記金属ブロックの下面および該金属ブロックの下面と略同一面にて連続する前記樹脂パッケージ面に衝突させることにより、前記セラミックス微粒子を接合させたセラミックス層による絶縁層を形成する絶縁層形成工程と、を備えるものとする。
請求項１８にかかる半導体装置の製造方法は、請求項１０〜請求項１７の何れか一項に記載の半導体装置の製造方法において、半導体素子−金属ブロック間，金属ブロック−リード端子間，半導体素子−リード端子間のうち、所定の箇所をワイヤボンディングにより配線する工程をさらに含むものとする。
請求項１９にかかる半導体装置の製造方法は、請求項１０〜請求項１７の何れか一項に記載の半導体装置の製造方法において、前記金属ブロックは厚さが１．０ｍｍ〜４．０ｍｍのものを用いるものとする。
請求項２０にかかる半導体装置の製造方法は、請求項１０〜請求項１７の何れか一項に記載の半導体装置の製造方法において、前記絶縁層の熱伝導率が２０〜２００Ｗ／ｍ・Ｋであって、厚さが５０〜５００μｍとなるように成膜するものとする。
このような本発明によれば、電気的な絶縁性能、および、熱伝導性能が良好であることに加え、機械的にも強固な構造の電気絶縁部を形成して大電力に適用可能とした半導体モジュール、および、このような半導体モジュールを搭載した半導体装置を提供することができる。
また、これら機能を実現するような半導体モジュールの製造方法、および、半導体装置の製造方法を提供することができる。
続いて、本発明を実施するための最良の形態に係る半導体装置、および半導体装置の製造方法について、図を参照しつつ説明する。
図１は本形態の半導体装置の構成図である。この半導体装置は、詳しくはＩＧＢＴ（Insulated Gate Bipolar Transistor ）などのパワー半導体素子を搭載したパワー半導体装置であり、さらに複数のパワー半導体素子を搭載したパワーモジュールでの適用が好適である。以下において、複数のパワー半導体素子を搭載したものを半導体モジュールといい、半導体モジュールを例に説明する。
図１（ａ），（ｂ）において、１０は半導体モジュール、１１はＩＧＢＴなどの半導体素子、１２ははんだ、１３は金属ブロック、１４は絶縁層、１５は封止樹脂、１７はリード端子である。金属ブロック１３は上面及び下面を有する導電性，熱伝導性のよい金属である。金属ブロック１３は、１．０〜４．０ｍｍ程度の銅板を加工したものであり、ここでは２ｍｍの銅板をプレス加工により長方形に打ち抜いたものを用いた。銅板を切断加工してもよい。
ここで、金属ブロックの厚さを１．０ｍｍ〜４．０ｍｍとしたのは次の理由による。金属ブロックに接合される半導体素子は、通電により発熱する。この半導体素子が発する熱を速やかに半導体モジュールの外へ放出する必要がある。半導体素子が発する熱は、半田１２→金属ブロック１３→絶縁層１４の経路で図示しない外部のヒートシンクへ伝導する。このとき、金属ブロックが１・０ｍｍより薄いと、半導体素子から外部のヒートシンクまでの熱抵抗は小さくなるが、経路は半導体素子の面積にほぼ等しくなる。したがって、外部のヒートシンクに伝導してから横方向（半導体素子と金属ブロックの接合面の方向）へ伝導することにあるため、ヒートシンクの冷却能力を十分に生かすことができない。
金属ブロックの厚さが１．０ｍｍより大きいと、半導体チップが発する熱は、金属ブロック内でヒートシンクへ向かって（縦方向に）伝導するとともに横方向へも拡散するため、ヒートシンクには半導体素子の面積より大きな面積で熱が伝わることになり、ヒートシンクの冷却能力を有効に活用することができる。
ところで、金属ブロックの厚さが４．０ｍｍより大きくなると、半導体素子から外部のヒートシンクまでの熱抵抗が大きくなってしまい、かえって放熱を妨げることとなる。
同図（ａ）では、少なくとも金属ブロックの下面に絶縁層１４が形成され、同図（ｂ）では、半導体モジュールの下面全面に絶縁層が形成されている。
半導体素子１１は金属ブロック１３に電気的・機械的に接合されており、接合には半田１２が用いられている。接合に用いる部材としては他にろう材を用いたり、導電性の接着剤を用いることもできる。熱伝導性や導電性，製造コスト等を勘案すると、半田による接合が有利である。半導体素子１１と金属ブロック１３とを直接接合する場合はこれら接合のための層は不要となる。
半導体素子１１は、詳しくは下側の素子表面から上側の素子裏面まで電流が流れる縦型半導体素子である。半導体素子１１の素子裏面には図示しないが裏面電極が形成されている。縦型半導体素子とは、パワーデバイス・パワー半導体のように発熱が問題となる場合に採用されることが多い。半導体素子の上下方向に電流を流すことで電流経路を短くし、ジュール熱の発生の低減を図るものである。
複数の半導体素子を搭載した半導体モジュールでは、金属ブロック１３は、電気回路の一部を構成する。また、下面に熱伝導率が大きい絶縁層１４がそれぞれ形成される（絶縁層１４については後述する）。
半田１２は、半導体素子１１の裏面電極と、金属ブロック１３の電気回路とを電気的に接続する。これにより、金属ブロック１３による電気回路と半導体素子１１とによる電力変換回路が形成される。なお、ここでは図示しないが、上記の構成に加え、金属ブロック１３あるいはリード端子１７に前記半導体素子１１の駆動回路（ＩＣなど）を搭載し、ＩＰＭ（Intelligent Power Module）として構成することもできる。また、抵抗、コンデンサ、インダクタなどの機能を有した表面実装用のチップ・素子である電子部品も半田付けされて搭載することが可能である
また、半田１２は、半導体素子１１を金属ブロック１３に機械的に固着する機能も有している。
さらにまた、半田１２は、半導体素子１１と金属ブロック１３とを熱的に接続する経路の役割も果たしている。この機械的接続を強固にし、また、熱抵抗を小さくするため、半田１２は、可能な限り半導体素子１１の裏面の広い領域にわたり形成される。
金属ブロック１３に形成される絶縁層１４は、エアロゾルデポジション法またはプラズマ溶射法によりセラミックスを堆積させて形成したセラミックス層である。
エアロゾルデポジション法は微粒子，超微粒子原料をガスと混合してエアロゾル化し、ノズルを通して対象に噴射することにより皮膜を形成するものである。ガスにはヘリウムもしくは空気が用いられる。図示しないが、エアロゾル化チャンバー，成膜チャンバーからされる装置を用いる。成膜チャンバーは真空ポンプで５０Ｐａ〜１ｋＰａに減圧する。原料の微粒子，超微粒子は乾燥した状態でエアロゾル化チャンバー内でガスと攪拌・混合してエアロゾル化される。そして、エアロゾル化された原料は、エアロゾル化チャンバーと成膜チャンバーとの圧力差によって生じるガスの流れによって成膜チャンバーに搬送される。さらにノズルを通過することで加速される。ガス搬送された原料は、減圧された成膜チャンバー内のノズルを通過することで数百ｍ／ｓｅｃまで加速され、成膜対象である金属ブロックに噴射される。
原料の微粒子は、機械的に粉砕された粒径が５ｎｍ〜１μｍ程度である多数のセラミックス微粒子を用いる。成膜速度や成膜体の密度は使用されるセラミックス微粒子の粒径や凝集状態，乾燥状態などに大きく依存する。このため、エアロゾル化チャンバーと成膜チャンバーとの間には、所定の凝集状態，乾燥状態を保持するための凝集粒子の解砕器や分級装置が設置されている。
ノズルから噴射されたセラミックス微粒子が金属ブロックに高速で衝突さして堆積し、セラミックス層が形成される。粒径が数１０ｎｍ程度までのセラミックス微粒子が、衝突の衝撃により大きさが０．５ｎｍ〜２０ｎｍ程度に破砕・変形され、新生面が形成される。表面が活性化された破砕片同士が接合して緻密なセラミックス層を形成する。このセラミックス層では、粒界が判別できない程度にセラミックスが緻密に結合している。
このように形成された絶縁層１４は微細なセラミックス粒子が緻密に結合して形成されたセラミックス層であるため、厚さａ（金属ブロック１３の下面からの厚さ）は数μｍ〜５００μｍ程度まで薄くできる。
なお、数１０ｎｍ〜１μｍ程度のセラミックス微粒子としては、酸化アルミニウム，窒化珪素，窒化アルミニウム，窒化ホウ素，酸化珪素，の少なくとも１種によるセラミックス粒子を用いればよい。このように、少なくとも１種のセラミックス微粒子を用いることにより、粒界が判別できない程度の緻密な絶縁層を形成することができる。エアロゾルデポジション法は常温での作業化可能である。
あるいは、酸化珪素，酸化アルミニウムからなる第１の群の少なくとも１種と、窒化珪素，窒化ホウ素，窒化アルミニウムからなる第２の群の少なくとも１種と、によるセラミック粒子を用いてもよい。このように２つの群からそれぞれ少なくとも１種類のセラミックス微粒子を選択して用いることにより、第１の群のセラミックス微粒子と第２の群のセラミックス微粒子とが強固に結合し、粒界が判別できない程度の緻密な絶縁層を形成することができる。
あるいは、何れも表面に酸化アルミニウムの被膜が形成された窒化珪素，窒化ホウ素，窒化アルミニウムのうち少なくとも１種によるセラミック粒子や、何れも表面に酸化珪素の被膜が形成された窒化珪素，窒化ホウ素，窒化アルミニウムの少なくとも１種によるセラミック粒子を用いることもできる。このように表面に酸化アルミニウムもしくは酸化珪素の被膜が形成されたセラミックス微粒子を用いることにより、酸化アルミニウムもしくは酸化珪素と窒化珪素，窒化ホウ素，窒化アルミニウムの微粒子とが強固に結合し、粒界が判別できない程度の緻密な絶縁層を形成することができる。
このような金属ブロック１３に形成される絶縁層１４はエアロゾルデポジション法またはプラズマ溶射法によるセラミックス層であり、通常のセラミックス板（例えば図１０のセラミックス板６参照）よりも約１０倍以上高い電気的絶縁性能を有するという特徴がある。
仮に酸化アルミニウム（Ａｌ２Ｏ３）のセラミックス板６では、破壊電圧を考慮して一般に２５０〜６３５μｍ厚さの基板が使用されるが、本発明の絶縁層１４では破壊電圧が高くなるため、絶縁層の厚さを薄くすることができ、厚くとも５００μｍ程度の厚さがあれば、従来技術と同様の破壊電圧を確保できる。このため、金属ブロック１３および絶縁層１４を合わせた厚さを薄くできることとなり、金属ブロック１３および絶縁層１４の熱抵抗を大幅に低減できる。
続いて、この半導体モジュール１０の製造方法について図を参照しつつ説明する。図２は、半導体モジュール１０の製造方法を概念的に示した図である。ここでは、エアロゾルデポジション法を用いた場合について説明するが、絶縁層１４をプラズマ溶射法で形成する場合も、絶縁層の形成する工程が異なるだけで、他の工程は同じである。
まず、図２（ａ）で示すように、エアロゾルデポジション法により、径が５ｎｍ〜１μｍ程度である多数のセラミックス微粒子をガス中に分散させたエアロゾルをノズルから噴出して金属ブロック１３の下面に衝突させることにより、厚さが５０μｍ〜５００μｍ程度の常温衝撃固化膜のであるセラミックス層を成長させる。図２（ｂ）で示すように、セラミックス微粒子の粒界が破壊されセラミックスが接合された構造物のセラミックス層である絶縁層１４を形成する（絶縁部形成工程）。この工程では金属ブロック１３の下面のみ露出するように側面をマスキングした上でセラミックス微粒子を吹き付けることで、下面にのみ絶縁層１４が形成される。
図２に戻って説明する。図２（ｃ）で示すように、半導体素子１１の裏面電極と金属ブロック１３の上面との間を半田１２によって電気的に接続するとともに、半導体素子１１を金属ブロック１３に機械的に固着する（固着工程）。
続いて、図２（ｄ）の如く、半導体素子搭載面の所望の部位を樹脂封止する（封止工程）。このようにして半導体モジュール１０を完成させる。
このように本形態の半導体モジュール１０は、エアロゾルデポジション法またはプラズマ溶射法によるセラミックスの絶縁層１４を採用したため、以下のような利点がある。
（１）絶縁耐圧が向上する。
エアロゾルデポジション法では室温（常温）で成膜が可能であり、かつ音速レベルのスピードでサブミクロンオーダーのセラミックス微粒子を基板に衝突させるため、活性な新生面が露出したセラミックス微粒子が結合する。また、プラズマ溶射法によれっても同様である。いずれの方法においても、非常に緻密な電気絶縁膜であるセラミックス微粒子層を形成することが可能となり、膜内に空孔（ボイド）が含まれないため、従来の焼結法により形成されたセラミックス板よりも単位長さ当たりの破壊電圧が１０倍程度向上する。
（２）熱抵抗を低くする。
熱伝導率はバルクと同等であり、熱伝導率はアルミナ（Ａｌ２Ｏ３）で約２０Ｗ／ｍ・Ｋ、窒化アルミ（ＡｌＮ）で約１６０〜１８０Ｗ／ｍ・Ｋ、窒化珪素（Ｓｉ３Ｎ４）で約８０Ｗ／ｍ・Ｋ程度確保できる。これに加えて単位長さ当たりの破壊電圧が向上するため、絶縁層１４を薄く形成することができ、このため全体の熱抵抗が低くなる。
これら（１），（２）のように高絶縁と低熱抵抗とを共に確保することが可能となる。また、セラミックス微粒子を金属ブロックに堆積させるため、機械的に強固に固着させることができる。
例えば、半導体モジュール１０の具体例として１２００Ｖ耐圧系のＩＧＢＴモジュールについて検討する。このＩＧＢＴモジュールでは金属ブロック１３の下面にエアロゾルデポジション法またはプラズマ溶射法により絶縁層１４が形成される。
従来技術の図１０で示したセラミックス板６と本形態の絶縁層１４とを比較すると、同程度の絶縁性、曲げ強度を確保する場合、従来技術のセラミックス板６が２５０μｍ以上の厚さを必用とするのに対し、本形態の絶縁層１４では厚さを１／１０程度に薄くできる。
このため本形態の構造によるＩＧＢＴモジュールは、絶縁性、曲げ強度、熱抵抗等を共に向上させた低熱抵抗絶縁型ＩＧＢＴモジュールとすることができる。
＜金属ブロックの下面に先に絶縁層を形成する例＞
続いて、半導体モジュール１０のさらに詳しい製造工程を説明する。図３Ａ，図３Ｂは図１（ａ）に示した半導体モジュール１０の製造工程を示す図である。
図３Ａ（ａ）はリードフレーム状部材１３０の上面図、（ｂ）は同じく正面図、（ｃ）は（ａ）のＡ−Ａ線の矢視断面図である。
まず、図２（ｂ）で説明したように、金属ブロック１３ａ，１３ｂの下面に絶縁層１４を形成し、図２（ｃ）で説明したように、金属ブロック１３ａの上面にＩＧＢＴ１１ａ，ＦＷＤ（Free Wheeling Diode）１１ｃを、金属ブロック１３ｂの上面にＩＧＢＴ１１ｂ，ＦＷＤ１１ｄをそれぞれ半田にて接合する。半田接合は、金属ブロックと半導体素子との接合面の表面酸化膜を除去し、半田の濡れ性を向上させるために、例えば、水素還元雰囲気において行えばよい。このときの半田には、例えば、Ｓｎ−Ｐｂ−Ａｇからなる高温半田、あるいはＳｎ−Ａｇ−Ｃｕ系の鉛フリー半田を用いる。環境面への配慮からＰｂフリー半田の使用が望ましい。半導体素子と金属ブロックとの間の半田の中にボイドが残留すると、熱抵抗が高くなってしまうので、これを防ぐために半田が溶融している状態で１０Ｔｏｒｒ以下まで減圧するとよい。
図３Ａ（ａ）において、１７ａ〜１７ｅはリード端子であり、タイバー１３１により外枠１３２に保持されている。このような外枠付きのリードフレーム状部材は、例えば銅（Ｃｕ）やアルミニウム（Ａｌ）等の板をネスティングにより打抜き形成しても良い。例えば、０．３ｍｍ〜１ｍｍ程度の銅板を所定のパターンに打ち抜いて形成する。
図３Ａ（ａ）において、複数のリード端子１７が一体に構成されたリードフレーム状の部材１３０と、上記の工程を終えた金属ブロック１３ａ，１３ｂを所定の位置に配置する。
続いて図３Ａ（ａ）の上面図に示すように、ＩＧＢＴ１１ａ，１１ｂの裏面のコレクタ電極を金属ブロック１３ａ，１３ｂに半田接合し、表（おもて）面にはエミッタ電極とゲート電極が形成されている。同じくダイオード１１ｃ，１１ｄの裏面のカソード電極を金属ブロック１３ａ，１３ｂに半田接合している。
図３Ｄ（ａ）ではＩＧＢＴ１１ａのエミッタ電極とＦＷＤ１１ｃのアノード電極をアルミワイヤ１６でリード端子１７ｄにそれぞれワイヤボンディングで接続する。アルミワイヤには線径が１２５μｍ〜５００μｍ程度のものを超音波接合する。ＩＧＢＴの駆動ＩＣをさらに搭載してＩＰＭを構成する場合、駆動ＩＣには線径が１０μｍ程度の金ワイヤを用いる。このようにして、ＩＧＢＴ１１ａとＦＷＤ１１ｃの並列回路（第１並列回路）を形成する。同様に、ＩＧＢＴ１１ｂのエミッタ電極とＦＷＤ１１ｄのアノード電極を接続部としてのアルミワイヤ１６でリード端子１７ｂにそれぞれワイヤボンディングで接続し、ＩＧＢＴ１１ｂとＦＷＤ１１ｄの並列回路（第２並列回路）を形成する。また、ＩＧＢＴ１１ａ，１１ｂのゲート端子は同様にワイヤボンディングにてリード端子１７ａ，１７ｅにそれぞれ接続される。第１並列回路と第２並列回路はリード端子１３ｂにより直列に接続され、インバータなど電力変換装置に用いる１アームに相当する回路を構成する。ここで、リード端子１７ｂは、上記１アームの出力端子となる。等価回路を図３Ａ（ｃ）に示す。なお、ボンディングワイヤはアルミワイヤに限るものではないし、ワイヤボンディングに代えて、金属板による接続としても良い。図３Ａ（ｂ）は同図（ａ）のＡ−Ａの矢視断面図である。
上記のように、金属ブロック１３への半導体素子１１の接合・接続が完了し、さらにワイヤボンディングが完了した後、図示しない封止型にセットし、図３Ｂ（ａ）の上面図に点線で示す領域の下面の絶縁層１４が露出するように、所望の部分を封止樹脂１５にて樹脂封止する。封止型内の平坦な面に絶縁層１４を密着させて封止樹脂を注型することにより、図３Ｂ（ｂ）の断面図に示すように、金属ブロック１３の側面にも封止樹脂が流入する。
樹脂封止は、例えば次のように行う。まず金型を１７０℃〜１８０℃程度に保温しておき、リードフレーム状部材を金型にセットする。そして溶融したエポキシ樹脂をプランジャーより型内に流入させる。エポキシ樹脂には、酸化珪素，酸化アルミニウム，窒化珪素，窒化アルミニウム，窒化ホウ素からなるフィラー群の１種類以上が含まれ、熱伝導率は０．５〜５Ｗ／ｍ・Ｋのものを用いる。エポキシ樹脂は注型後数十秒で硬化する。その後金型から取り出して、恒温槽内で後硬化を行って封止を完了する。
このようにして、半導体モジュール１０の下面（底部）には、絶縁層１４と、封止樹脂１５一部が下面に露出し、下面は、金属ブロック１３がない隙間箇所へも樹脂が充填されて凹凸がない面となる。
そして、樹脂封止が完了した後、タイバー１３１を図３Ｂの一点差線で示す位置にて切断し、樹脂封止部分より外部へ導出されたリード端子１７を独立させる。そして、必用に応じて図３Ｂ（ｃ）に示すようにリード端子１７を折り曲げても良い。
なお、金属ブロック１３，リード端子１７の配置は図示の例に限るものではなく、適宜変更が可能である。以下の他の例についても同様である。
＜モールド後に絶縁層を形成する例＞
次に、半導体モジュールの製造方法の他の形態について説明する。図４は、半導体モジュール１０’の製造方法を概念的に示した図である。
まず、図４（ａ）で示すように、半導体素子１１の裏面電極と金属ブロック１３との間を半田１２によって電気的に接続するとともに、半導体素子１１を金属ブロック１３に機械的に固着する（固着工程）。
続いて、図４（ｂ）に示すように、半導体素子搭載面の所望の部位を樹脂封止する（封止工程）。そして、エアロゾルデポジション法により、径が５ｎｍ〜１μｍ程度である多数のセラミックス微粒子をガス中に分散させたエアロゾルをノズルから噴出して金属ブロック１３の下面に衝突させ、厚さが０．５ｎｍ〜５ｎｍ程度の粒界相を成長させ、図４（ｃ）に示すように、このような粒界相によりセラミックス微粒子を接合させた構造物のセラミックス微粒子層である絶縁層１４を形成する（絶縁部形成工程）。この工程では金属ブロック１３の下面のみ露出するように側面をマスキングした上でセラミックス微粒子を吹き付けることで、下面にのみ絶縁層１４が形成される。ここでは、エアロゾルデポジション法を用いた場合について説明するが、絶縁層１４をプラズマ溶射法で形成する場合も、絶縁層の形成する工程が異なるだけで、他の工程は同じである。
このように本形態の半導体モジュール１０’は、エアロゾルデポジション法またはプラズマ溶射法によるセラミックスの絶縁層１４を採用したため、前述の、半導体モジュール１０の場合と同様の利点がある。
続いて、半導体モジュール１０’のさらに詳しい製造工程を説明する。図５Ａ，図５Ｂは図１（ｂ）に示した半導体モジュール１０’の製造工程を示す図である。図３と同様の構成については同じ符号を付し、説明を省略する。
図５Ａ（ａ）において、複数のリード端子１７が一体に構成されたリードフレーム状の部材１３０を用いている点では図３に示した半導体モジュール１０と同様である。
図５Ａ（ａ）は上面図、（ｂ）は（ａ）のＡ−Ａ線の矢視断面図である。
まず、図４（ａ）で説明したように、金属ブロック１３ａの上面にＩＧＢＴ１１ａ，ＦＷＤ（Free Wheeling Diode）１１ｃを、金属ブロック１３ｂの上面にＩＧＢＴ１１ｂ，ＦＷＤ１１ｄをそれぞれ半田にて接合する。半田接合は、金属ブロックと半導体素子との接合面の表面酸化膜を除去し、半田の濡れ性を向上させるために、例えば、水素還元雰囲気において行えばよい。このときの半田には、例えば、Ｓｎ−Ｐｂ−Ａｇからなる高温半田、あるいはＳｎ−Ａｇ−Ｃｕ系の鉛フリー半田を用いる。環境面への配慮からＰｂフリー半田の使用が望ましい。半導体素子と金属ブロックとの間の半田の中にボイドが残留すると、熱抵抗が高くなってしまうので、これを防ぐために半田が溶融している状態で１０Ｔｏｒｒ以下まで減圧するとよい。
図５Ａの例では、半導体素子１１として、ＩＧＢＴ１１ａ，１１ｂとＦＷＤ１１ｃ，１１ｄを配置している。図５Ａ（ａ）に示す配置では、ＩＧＢＴ１１ａ，１１ｂの裏面のコレクタ電極を金属ブロック１３ａ，１３ｂに半田接合し、同じくダイオード１１ｃ，１１ｄの裏面のカソード電極を金属ブロック１３ａ，１３ｂに半田接合している。
図５Ａ（ａ）ではＩＧＢＴ１１ａのエミッタ電極とＦＷＤ１１ｃのアノード電極を接続部としてのアルミワイヤ１６でリードフレーム１７ｄにそれぞれワイヤボンディングで接続し、ＩＧＢＴ１１ａとＦＷＤ１１ｃの並列回路（第１並列回路）を形成し、同様に、ＩＧＢＴ１１ｂのエミッタ電極とＦＷＤ１１ｄのアノード電極をアルミワイヤ１６でリード端子１７ｂにそれぞれワイヤボンディングで接続し、ＩＧＢＴ１１ｂとＦＷＤ１１ｄの並列回路（第２並列回路）を形成する。また、ＩＧＢＴ１１ａ，１１ｂのゲート電極は同様にワイヤボンディングにてリード端子１７ａ，１７ｅにそれぞれ接続される。第１並列回路と第２並列回路はリード端子１７ｂにより直列に接続され、インバータなど電力変換装置に用いる１アームに相当する回路を構成する。ここで、リード端子１７ｂは、上記１アームの出力端子となる。等価回路は図３Ｄ（ｃ）に示したものと同じである。なお、ボンディングワイヤはアルミワイヤに限るものではないし、ワイヤボンディングに代えて、金属板による接続としても良い。
上記のように、金属ブロック１３への半導体素子１１の接合・接続が完了し、ワイヤボンディングが完了した後、図示しない封止型にセットし、図５Ａ（ａ）の上面図に点線で示す領域を金属ブロック１３の下面が露出するように、封止樹脂１５にて樹脂封止する。封止型内の平坦な面に金属ブロックの下面を密着させて封止樹脂を注型することにより、図５Ｂ（ａ）の断面図に示すように、金属ブロック１３の側面にも封止樹脂が流入する。したがって、樹脂封止後の下面には、金属ブロック１３の下面と、金属ブロック１３がない隙間箇所へも充填された樹脂が露出し、下面は凹凸がない面となる。
続いて、図５Ｂ（ｂ）の断面で示すように、少なくとも金属ブロック１３の下面側を露出するように開口部５１が形成された金属マスク５０を配置する。図５Ｂ（ｂ）の断面図に示すように、金属マスク５０には開口部５１と遮蔽部５２とが形成されており、金属ブロック１３の下面側にエアロゾルデポジション法またはプラズマ溶射法によりセラミックス微粒子を吹き付ける。
すると、図５Ｂ（ｂ）の断面に示すように、金属マスク５０の開口部５１を経てセラミックス微粒子が金属ブロック１３の下面および、下面に露出している封止樹脂上に堆積する。図５Ｂ（ｃ）の断面図に示すように、金属ブロック１３の下面側の領域の金属マスク５０で遮蔽されなかった部分全面に絶縁層１４が形成される。
そして、絶縁層１４が形成された後、タイバー１３１を図５Ｂ（ｃ）の一点差線で示す位置にて切断し、封止樹脂１５より外部へ導出されたリード端子１７を独立させる。そして、必用に応じて図５Ｂ（ｄ）に示すようにリード端子１７を折り曲げても良い。
本形態はＩＧＢＴモジュールで好適であると説明したが、ＩＧＢＴモジュールに限定したものでなく、変形形態としてＭＯＳＦＥＴなどの半導体装置やパワーモジュールで採用しても良く、放熱特性の向上が可能である。
また、パワーモジュール以外に、ＣＰＵ・ＣＣＤ・メモリなど信号を扱う半導体であっても、放熱特性が考慮される場合には適用しても良い。また、ＣＰＵ・ＣＣＤ・メモリの場合は横型半導体素子であることが一般的であるが、横型半導体素子であって例えば裏面電極が形成されてない場合でも、側面に突出して形成されている端子と電気回路とを半田で接続して熱経路・電気経路を形成すれば、本形態の効果を奏しうるものとなる。
上述した各実施形態において、金属ブロックとして銅を例に説明したが、材質はこれに限るものではない。ほかに、銅合金，アルミニウム，アルミニウム合金，モリブデン，タングステンなど種々の金属が適用可能である。
銅，銅合金，アルミニウム，アルミニウム合金は、導電性，熱伝導性に優れ、プレス加工で成型でき、また安価であるので、特性，加工性，低コストなど有利である。プレス加工によれば、金属ブロックのコーナ部をＲ形状とすることも容易である。
モリブデン，タングステンあるいはこれら金属と銅などの焼結体などは、熱膨張係数が半導体素子に近いため、半導体素子の発熱，冷却（ヒートサイクル）に伴う膨張時・収縮時に半導体素子と金属ブロックとの接合部に印加される応力が小さくなる。よって接合部分に亀裂や剥離が生じにくくなって信頼性の高い半導体モジュールを提供できる。なお、半田付け性やワイヤボンディング性を良好にするために、金属ブロックの表面に銅，ニッケルなどのめっきを施せばよい。
以上説明した本発明によれば、金属ブロックの半導体素子が接合される面とは反対の面に薄膜の絶縁層を形成することで、パッケージの絶縁と低熱抵抗との向上を実現する半導体モジュールの供給が可能となる。
また、半導体モジュールを高熱伝導樹脂を用い、冷却体に取付けることで、接触熱抵抗を排除でき、低Ｔｊを安定的に実現できる半導体装置の提供が可能となる。
本発明を実施するための最良の形態の半導体モジュールの構成図である。 半導体モジュールの製造方法を示す図である。 半導体モジュールの製造方法を示す図である。 半導体モジュールの製造方法を示す図である。 半導体モジュールの製造方法を示す図である。 半導体モジュールの製造方法を示す図である。 半導体モジュールの製造方法を示す図である。 従来の半導体装置を示す図である。 従来の絶縁基板の構成を示す図である。 従来の半導体モジュールを示す図である。 従来の半導体モジュールを示す図である。 従来の半導体モジュールを示す図である。
符号の説明
１０，１０’：半導体モジュール
１１，１１ａ，１１ｂ：半導体素子
１２：半田
１３，１３ａ，１３ｂ：金属ブロック
１４，：絶縁層
１５：封止樹脂
１６：ワイヤ
１７：リード端子

Claims (20)

  1. 上面と下面を有する金属ブロックと、
    前記金属ブロックの上面に接合された半導体素子と、
    前記金属ブロックの少なくとも下面に直接形成したセラミックスの絶縁層と、
    前記絶縁層を露出させて前記金属ブロックの少なくとも上面を封止する成型樹脂と、
    からなる半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記絶縁層は、前記金属ブロックの下面に連接する側面の一部または全部を覆うことを特徴とする半導体装置。
  3. 請求項１または請求項２に記載の半導体装置において、
    前記金属ブロックに電気的に接続されるリード端子を備え、
    該リード端子が外部に引き出された状態で前記金属ブロックの少なくとも上面を前記成型樹脂にて封止したことを特徴とする半導体装置。
  4. 請求項３に記載の半導体装置において、
    前記半導体素子を接合した金属ブロックを複数組み合わせてなり、
    前記リード端子が外部に引き出された状態で前記成型樹脂にて前記複数の金属ブロックの少なくとも上面を前記成型樹脂にて一括して封止したことを特徴とする半導体装置。
  5. 請求項３または請求項４の何れか一項に記載の半導体装置において、
    前記絶縁層は、前記金属ブロックの下面および該金属ブロックの下面と略同一面にて連続する前記成型樹脂面を覆うことを特徴とする半導体装置。
  6. 請求項３〜請求項５の何れか一項に記載の半導体装置において、
    半導体素子−金属ブロック間，金属ブロック−リード端子間，半導体素子−リード端子間のうち、所定の箇所に架設される接続部により配線したことを特徴とする半導体装置。
  7. 請求項１〜請求項６の何れか一項に記載の半導体装置において、
    前記絶縁層は、熱伝導率が２０〜２００Ｗ／ｍ・Ｋであり、かつ厚さが５０〜５００μｍであることを特徴とする半導体装置。
  8. 請求項１〜請求項６の何れか一項に記載の半導体装置において、
    前記金属ブロックは、上面から下面までの厚さが１．０〜４．０ｍｍであることを特徴とする半導体装置。
  9. 請求項１〜請求項６の何れか一項に記載の半導体装置において、
    前記絶縁層は、酸化珪素，酸化アルミニウム，窒化珪素，窒化ホウ素，窒化アルミニウムの少なくとも１種のセラミックス層であることを特徴とする半導体装置。
  10. 上面と下面を有する金属ブロックの下面に対し、エアロゾルデポジション法により、多数のセラミックス微粒子をガス中に分散させたエアロゾルをノズルから噴出して衝突させることにより、前記セラミックス微粒子を接合させたセラミックス層による絶縁層を形成する絶縁層形成工程と
    前記金属ブロックの上面に半導体素子を接合する工程と、
    を備えることを特徴とする半導体装置の製造方法。
  11. 上面と下面を有する金属ブロックの下面に対し、エアロゾルデポジション法により、多数のセラミックス微粒子をガス中に分散させたエアロゾルをノズルから噴出して衝突させることにより、前記セラミックス微粒子を接合させたセラミックス層による絶縁層を形成する絶縁層形成工程と、
    前記金属ブロックの上面に半導体素子接合する接合工程と、
    前記絶縁層を外部に露出し、前記金属ブロックに接続されたリード端子を外部に引き出した状態で封止して樹脂パッケージを形成する封止工程と、
    を備えることを特徴とする半導体装置の製造方法。
  12. 上面と下面を有する金属ブロックの上面に半導体素子を接合するする接合工程と、
    前記金属ブロックの下面を外部に露出し、前記金属ブロックに接続されたリード端子を外部に引き出した状態で封止して樹脂パッケージを形成する封止工程と、
    エアロゾルデポジション法により、多数のセラミックス微粒子をガス中に分散させたエアロゾルをノズルから噴出して少なくとも回路パターン部の裏面に衝突させることにより、前記セラミックス微粒子を接合させたセラミックス層による絶縁層を形成する絶縁層形成工程と、
    を備えることを特徴とする半導体装置の製造方法。
  13. 請求項１２に記載の半導体装置の製造方法において、
    エアロゾルデポジション法により、多数のセラミックス微粒子をガス中に分散させたエアロゾルをノズルから噴出して、前記金属ブロックの下面および該金属ブロックの下面と略同一面にて連続する前記樹脂パッケージ面に衝突させることにより、前記セラミックス微粒子を接合させたセラミックス層による絶縁層を形成する絶縁層形成工程と、
    を備えることを特徴とする半導体装置の製造方法。
  14. 上面と下面を有する金属ブロックの下面に対し、プラズマ溶射法により、前記セラミックス微粒子を接合させたセラミックス層による絶縁層を形成する絶縁層形成工程と
    前記金属ブロックの上面に半導体素子を接合する工程と、
    を備えることを特徴とする半導体装置の製造方法。
  15. 上面と下面を有する金属ブロックの下面に対し、プラズマ溶射法により、多数のセラミックス微粒子を接合させたセラミックス層による絶縁層を形成する絶縁層形成工程と、
    前記金属ブロックの上面に半導体素子接合する接合工程と、
    前記絶縁層を外部に露出し、前記金属ブロックに接続されたリード端子を外部に引き出した状態で封止して樹脂パッケージを形成する封止工程と、
    を備えることを特徴とする半導体装置の製造方法。
  16. 上面と下面を有する金属ブロックの上面に半導体素子を接合するする接合工程と、
    前記金属ブロックの下面を外部に露出し、前記金属ブロックに接続されたリード端子を外部に引き出した状態で封止して樹脂パッケージを形成する封止工程と、
    プラズマ溶射法により、多数のセラミックス微粒子を接合させたセラミックス層による絶縁層を形成する絶縁層形成工程と、
    を備えることを特徴とする半導体装置の製造方法。
  17. 請求項１６に記載の半導体装置の製造方法において、
    プラズマ溶射法により、多数のセラミックス微粒子を、前記金属ブロックの下面および該金属ブロックの下面と略同一面にて連続する前記樹脂パッケージ面に衝突させることにより、前記セラミックス微粒子を接合させたセラミックス層による絶縁層を形成する絶縁層形成工程と、
    を備えることを特徴とする半導体装置の製造方法。
  18. 請求項１０〜請求項１７の何れか一項に記載の半導体装置の製造方法において、
    半導体素子−金属ブロック間，金属ブロック−リード端子間，半導体素子−リード端子間のうち、所定の箇所をワイヤボンディングにより配線する工程をさらに含むことを特徴とする半導体装置の製造方法。
  19. 請求項１０〜請求項１７の何れか一項に記載の半導体装置の製造方法において、
    前記金属ブロックは厚さが１．０ｍｍ〜４．０ｍｍのものを用いたことを特徴とする半導体装置の製造方法。
  20. 請求項１０〜請求項１７の何れか一項に記載の半導体装置の製造方法において、
    前記絶縁層の熱伝導率が２０〜２００Ｗ／ｍ・Ｋであって、厚さが５０〜５００μｍとなるように成膜することを特徴とする半導体装置の製造方法。
JP2006132471A 2006-05-11 2006-05-11 半導体装置および半導体装置の製造方法 Pending JP2007305772A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2006132471A JP2007305772A (ja) 2006-05-11 2006-05-11 半導体装置および半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006132471A JP2007305772A (ja) 2006-05-11 2006-05-11 半導体装置および半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2007305772A true JP2007305772A (ja) 2007-11-22
JP2007305772A5 JP2007305772A5 (ja) 2009-05-07

Family

ID=38839452

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006132471A Pending JP2007305772A (ja) 2006-05-11 2006-05-11 半導体装置および半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP2007305772A (ja)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009146951A (ja) * 2007-12-11 2009-07-02 Denso Corp 樹脂モールドパッケージタイプの電子装置およびその製造方法
JP2011114010A (ja) * 2009-11-24 2011-06-09 Fuji Electric Holdings Co Ltd 半導体モジュールおよびその製造方法ならびに電気機器
JP2013034029A (ja) * 2008-04-09 2013-02-14 Fuji Electric Co Ltd 半導体装置
WO2013065316A1 (ja) * 2011-11-02 2013-05-10 富士電機株式会社 電力変換器
JP2014007294A (ja) * 2012-06-25 2014-01-16 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2014179415A (ja) * 2013-03-14 2014-09-25 Ngk Insulators Ltd 放熱基板の製造方法、及び当該方法によって製造される放熱基板
US9245832B2 (en) 2012-07-17 2016-01-26 Fuji Electric Co., Ltd. Semiconductor module
JP2016105523A (ja) * 2016-03-10 2016-06-09 三菱電機株式会社 半導体装置及びその製造方法
WO2017150572A1 (ja) 2016-03-01 2017-09-08 新日鐵住金株式会社 セラミックス積層体
US10483179B2 (en) 2017-01-17 2019-11-19 Fuji Electric Co., Ltd. Semiconductor device with sealing portion to suppress connection corrosion

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1187573A (ja) * 1997-09-02 1999-03-30 Goto Seisakusho:Kk ヒートシンクを備えた樹脂封止型半導体装置
JP2003078101A (ja) * 2001-09-06 2003-03-14 Hitachi Ltd 半導体装置とそれに用いられるリードフレームとその製造方法
JP2005005638A (ja) * 2003-04-15 2005-01-06 Fuji Electric Fa Components & Systems Co Ltd 半導体モジュールおよびその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1187573A (ja) * 1997-09-02 1999-03-30 Goto Seisakusho:Kk ヒートシンクを備えた樹脂封止型半導体装置
JP2003078101A (ja) * 2001-09-06 2003-03-14 Hitachi Ltd 半導体装置とそれに用いられるリードフレームとその製造方法
JP2005005638A (ja) * 2003-04-15 2005-01-06 Fuji Electric Fa Components & Systems Co Ltd 半導体モジュールおよびその製造方法

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009146951A (ja) * 2007-12-11 2009-07-02 Denso Corp 樹脂モールドパッケージタイプの電子装置およびその製造方法
JP2013034029A (ja) * 2008-04-09 2013-02-14 Fuji Electric Co Ltd 半導体装置
US8673691B2 (en) 2008-04-09 2014-03-18 Fuji Electric Co., Ltd. Method for manufacturing a semiconductor device
JP2011114010A (ja) * 2009-11-24 2011-06-09 Fuji Electric Holdings Co Ltd 半導体モジュールおよびその製造方法ならびに電気機器
WO2013065316A1 (ja) * 2011-11-02 2013-05-10 富士電機株式会社 電力変換器
JPWO2013065316A1 (ja) * 2011-11-02 2015-04-02 富士電機株式会社 電力変換器
JP2014007294A (ja) * 2012-06-25 2014-01-16 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPWO2014013705A1 (ja) * 2012-07-17 2016-06-30 富士電機株式会社 半導体モジュール
US9245832B2 (en) 2012-07-17 2016-01-26 Fuji Electric Co., Ltd. Semiconductor module
JP2014179415A (ja) * 2013-03-14 2014-09-25 Ngk Insulators Ltd 放熱基板の製造方法、及び当該方法によって製造される放熱基板
WO2017150572A1 (ja) 2016-03-01 2017-09-08 新日鐵住金株式会社 セラミックス積層体
KR20180116380A (ko) 2016-03-01 2018-10-24 신닛테츠스미킨 카부시키카이샤 세라믹스 적층체
US10889900B2 (en) 2016-03-01 2021-01-12 Nippon Steel Corporation Ceramic laminate
JP2016105523A (ja) * 2016-03-10 2016-06-09 三菱電機株式会社 半導体装置及びその製造方法
US10483179B2 (en) 2017-01-17 2019-11-19 Fuji Electric Co., Ltd. Semiconductor device with sealing portion to suppress connection corrosion

Similar Documents

Publication Publication Date Title
JP6332439B2 (ja) 電力変換装置
JP5757314B2 (ja) 半導体装置
JP2007305772A (ja) 半導体装置および半導体装置の製造方法
JP4023397B2 (ja) 半導体モジュールおよびその製造方法
KR102585450B1 (ko) 브레이징된 전기 전도성 층을 포함하는 칩 캐리어를 구비한 몰딩된 패키지
JP6004094B2 (ja) パワー半導体モジュールおよびその製造方法、電力変換器
JP2006179856A (ja) 絶縁基板および半導体装置
US9245832B2 (en) Semiconductor module
US7682875B2 (en) Method for fabricating a module including a sintered joint
EP2835823B1 (en) Power converter
JP3390661B2 (ja) パワーモジュール
JP5246143B2 (ja) 半導体モジュールおよびその製造方法ならびに電気機器
CN104051397B (zh) 包括非整数引线间距的封装器件及其制造方法
JP4784150B2 (ja) 半導体装置および、半導体装置の製造方法
JP5861846B2 (ja) 電力変換器およびその製造方法
US11626351B2 (en) Semiconductor package with barrier to contain thermal interface material
CN110648983A (zh) 散热器件、半导体封装系统及其制造方法
CN107154393B (zh) 电力电子模块
JP6472568B2 (ja) 半導体装置の製造方法
JP4492257B2 (ja) 半導体モジュールおよびその製造方法
JP2014030059A (ja) 絶縁基板、その製造方法、半導体モジュールおよび半導体装置
CN117438386A (zh) 半导体装置、半导体装置的制造方法及电力转换装置

Legal Events

Date Code Title Description
RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20081216

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20090219

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090313

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090319

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20091112

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110201

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110208

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110404

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20110422

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20110524

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110822

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20110829

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20111202