JP2007294946A - 金属配線の製造方法及びこれを利用した表示基板の製造方法 - Google Patents

金属配線の製造方法及びこれを利用した表示基板の製造方法 Download PDF

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Abstract

【課題】表示品質を向上させるための金属配線の製造方法及び表示基板の製造方法が開示される。
【解決手段】金属配線の製造方法は、ベース基板上にチャネル層と金属層を順次に形成し、配線領域にフォトパターンを形成し、フォトパターンを利用して金属層をエッチングして金属配線を形成し、フォトパターンを一定厚みだけ除去して金属配線上に残留フォトパターンを形成し、金属配線を利用して金属配線の下にアンダーカットが形成されるようにチャネル層をエッチングして、残留フォトパターンを利用してアンダーカットによって突出された金属配線の突出部を除去する。これによって、開口率向上、残像除去、及び画質向上を図ることができる。
【選択図】図８

Description

本発明は金属配線の製造方法及び表示基板の製造方法に係り、より詳細には表示品質を向上させるための金属配線の製造方法及び表示基板の製造方法に関する。
一般的に、液晶表示装置（ＬＣＤ）は、表示基板と前記表示基板と結合して液晶層を収容する対向基板を含む。前記表示基板にはゲート配線及びゲート配線と交差するソース配線が形成され、ゲート配線とソース配線に接続されたスイッチング素子と、前記スイッチング素子に接続された画素電極が形成される。各スイッチング素子は、ゲート配線から延長されたゲート電極、ゲート電極と絶縁されゲート電極とオーバーラップされたチャネル、ソース配線から形成されチャネルと電気的に接続されたソース電極及びソース電極と離隔してチャネルと電気的に接続されたドレイン電極を含む。
前記表示基板を製造するためにはマスクが必要であり、最近、工程時間の短縮を実現し製造コストを非常に低くするために、前記マスクの個数を低減させる工程が開発されている。例えば、５枚マスク工程は、ゲート配線を含むゲート金属パターン工程、チャネルパターン工程、ソース金属パターン工程、コンタクト部パターン工程、及び画素電極パターン工程にそれぞれ１枚マスクを使用する。４枚マスク工程は、前記５枚マスク工程でチャネルパターン工程及びソース金属パターン工程を１枚マスクで具現することにより、総４枚のマスクを使用する。
前記４枚マスク工程によって製造された表示基板は、ソース金属パターンとチャネルパターンが１つのマスクにパターニングされることによって、前記チャネルパターンがソース金属パターンより突出するように形成される。前記突出されたチャネルパターンは開口率を低下させ、光漏洩電流による画素電極とのカップリングキャパシタンスを変化させてウォーターフォールノイズ及びスイッチング素子の動作特性を変化させて、残像不良等のような問題を起こす。
本発明の技術的課題は、このような従来の問題点を解決するためのもので、本発明の目的は、表示品質を向上させるための金属配線の製造方法を提供することにある。
本発明の他の目的は、前記金属配線を含む表示基板の製造方法を提供することにある。
前記した本発明の目的を実現するための実施例による金属配線の製造方法は、ベース基板上にチャネル層と金属層を順次に形成し、配線領域にフォトパターンを形成し、前記フォトパターンを利用して前記金属層をエッチングして前記金属配線を形成し、前記フォトパターンを一定厚みだけ除去して前記金属配線上に残留フォトパターンを形成し、前記金属配線を利用して前記金属配線の下にアンダーカットが形成されるように前記チャネル層をエッチングし、前記残留フォトパターンを利用して前記アンダーカットによって突出された前記金属配線の突出部を除去する。
前記した本発明の他の目的を実現するための実施例による表示基板の製造方法は、ゲート配線及びスイッチング素子のゲート電極が形成されたベース基板上にチャネル層及びソース金属層を順次に形成して、ソース配線領域と、前記スイッチング素子とソース及びドレイン電極が形成される第１領域に第１フォトパターンを形成し、前記スイッチング素子のチャネル部が形成される第２領域に第２フォトパターンを形成し、前記第１及び第２フォトパターンを利用して前記ソース金属層をパターニングして、前記第１及び第２領域に電極金属パターンを形成し、前記ソース配線領域にソース配線を形成し、前記第１領域の電極金属パターン上に残留フォトパターンを形成して、前記第２領域の電極金属パターンが露出されるように前記第１及び第２フォトパターンを一定厚みだけ除去し、前記残留フォトパターンを利用して前記電極金属パターン及びソース配線の下にアンダーカットが形成されるようにチャネル層をエッチングし、前記第２領域の電極金属パターンをエッチングして前記ソース電極とドレイン電極を形成し、前記スイッチング素子のドレイン電極と接続された画素電極を形成する。
このような金属配線の製造方法及び表示基板の製造方法によると、ソース配線、ソース電極、及びドレイン電極の下に突出されたチャネルパターンを除去することにより、開口率向上、残像除去、及び画質向上を図ることができる。
以下、添付図面を参照して、本発明をより詳細に説明する。
図１は、本発明の実施例による表示基板の平面図である。
図１を参照すると、表示基板は、複数のゲート配線ＧＬ、複数のソース配線ＤＬ、複数のスイッチング素子ＴＦＴ、複数の画素電極ＰＥ、及びストレージ配線ＳＴＬが形成される。
前記ゲート配線ＧＬは、第１方向に延長され形成される。前記ゲート配線ＧＬは、銅（Ｃｕ）又は銅合金等の銅系列金属、アルミニウム（Ａｌ）又はアルミニウム合金等、アルミニウム系列の金属、銀（Ａｇ）又は銀合金等の銀系列金属、モリブデン（Ｍｏ）又はモリブデン合金等モリブデン系列の金属、クロム（Ｃｒ）、タンタル（Ｔａ）、又はチタニウム（Ｔｉ）を含む金属で形成され、単層構造又は多層構造で形成される。
各ゲート配線ＧＬの端部には、ゲート信号が印加されるゲートパッド部ＧＰが形成される。前記ゲートパッド部ＧＰは、前記ゲート配線ＧＬの端部と電気的に接触される第１パッドパターン（図示せず）を含む。
前記ソース配線ＤＬは、前記第１方向と交差する第２方向に延長され形成される。前記ソース配線ＤＬは、銅（Ｃｕ）又は銅合金等の銅系列金属、アルミニウム（Ａｌ）又はアルミニウム合金等アルミニウム系列の金属、銀（Ａｇ）又は銀合金等の銀系列の金属、モリブデン（Ｍｏ）又はモリブデン合金等モリブデン系列の金属、クロム（Ｃｒ）、タンタル（Ｔａ）、又はチタニウム（Ｔｉ）を含む金属で形成され、単層構造又は多層構造で形成される。
各ソース配線ＤＬの端部にはソース信号が印加されるソースパッド部ＤＰが形成される。前記ソースパッド部ＤＰは、前記ソース配線ＤＬの端部と電気的に接触される第２パッドパターン（図示せず）を含む。
前記スイッチング素子ＴＦＴは、前記ゲート配線ＧＬとソース配線ＤＬによって定義された複数の画素部にそれぞれ形成される。各スイッチング素子ＴＦＴは、該当するゲート配線ＧＬと接続されたゲート電極ＧＥと、該当するソース配線ＤＬと接続されたソース電極ＳＥ及び前記ソース電極ＳＥと離隔してチャネル部（図示せず）を通じて電気的に接続されたドレイン電極ＤＥを含む。
前記画素電極ＰＥは、前記スイッチング素子ＴＦＴと電気的に接続される。即ち、各画素電極ＰＥは、該当するスイッチング素子ＴＦＴのドレイン電極ＤＥと電気的に接続される。前記画素電極ＰＥは透明導電性物質で形成され、前記透明導電性物質はインジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）、アルミニウム（Ａｌ）、及びガリウム（Ｇａ）のうち、選択された１つ以上を含む酸化物質又は窒酸化物質である。
前記ストレージ配線ＳＴＬは、前記画素電極ＰＥとオーバーラップされ形成され共通電圧が印加される。前記ストレージ配線ＳＴＬと画素電極ＰＥによってストレージキャパシタが定義される。ここでは、独立配線方式のストレージ配線ＳＴＬを例として説明したが、前端ゲート方式でストレージ配線を形成することもできる。前記独立配線方式のストレージ配線は独立的に共通電圧が印加される方式で、前記前端ゲート方式のストレージ配線は、前端のゲート配線と接続され前端ゲート配線に印加されるゲートオフ電圧を共通電圧として使用する方式である。
図２乃至図８は、本発明の第１実施例による表示基板の製造方法を示す工程図である。
図１及び図２を参照すると、ベース基板１０１上にゲート金属層を蒸着して、前記ゲート金属層を第１フォトレジストパターン（図示せず）を利用してゲート配線ＧＬ、ゲート電極ＧＥ、及びストレージ配線ＳＴＬを形成する。前記ゲート配線ＧＬ、ゲート電極ＧＥ、及びストレージ配線ＳＴＬが形成されたベース基板１０１上にゲート絶縁層１０２を形成する。前記ゲート絶縁層１０２上にチャネル層１１０を形成する。前記チャネル層１１０は、順次に積層されたアモルファスシリコン（ａ−Ｓｉ）で形成された活性層１１０ａと、ｎ＋イオンが高濃度でドーピングされたアモルファスシリコン（ｎ＋ ａ−Ｓｉ）で形成されたオーミックコンタクト層１１０ｂを含む。
図１及び図３を参照すると、前記チャネル層１１０が形成されたベース基板１０１上にソース金属層（図示せず）を蒸着し、前記ソース金属層上に第２フォトレジストパターンＰＲ１、ＰＲ２を形成する。前記第２フォトレジストパターンは、前記ソース電極領域ＳＥＡ、ドレイン電極領域ＤＥＡ、及びソース配線領域ＤＬＡに第１厚みｔ１に形成された第１フォトパターンＰＲ１と、チャネル領域ＣＨＡに第２厚みｔ２に形成された第２フォトパターンＰＲ２を含む。前記第２フォトパターンＰＲ２は、スリットマスク又はハーフトーンマスクによってパターニングされ、前記第１厚みｔ１より薄い前記第２厚みｔ２に形成される。
前記第１フォトパターンＰＲ１の傾斜角（θ１）は６０°以上、好ましくは、９０°を有し、前記第１フォトパターンＰＲ１と第２フォトパターンＰＲ２の段差傾斜角（θ２）は、工程特性上、約６０°程度に形成される。又、前記第２厚みｔ２は、必要によって調節することができるが、５００ｎｍ以下に形成することができる。前記第１及び第２フォトパターンＰＲ１、ＰＲ２を利用して前記ソース金属層をウェットエッチングして、電極金属パターン１２１とソース配線ＤＬを形成する。
図１及び図４を参照すると、前記エッチバック工程によって前記第１及び第２フォトパターンＰＲ１、ＰＲ２を一定厚みだけ除去して、前記電極金属パターン１２１及びソース配線ＤＬ上にそれぞれ第１残留フォトパターンＰＲ１’を形成する。前記第１残留フォトパターンＰＲ１’は、前記電極金属パターン１２１及びソース配線ＤＬのエッジの一部分（ａ）をそれぞれ露出させるように形成され、前記電極金属パターン１２１の前記チャネル領域ＣＨＡを露出させるように形成される。この際、前記露出されたエッジの一部分（ａ）は、約０．５μｍ以下になるように前記エッチバック工程の条件を設定する。
ここでは、前記第１残留フォトパターンＰＲ１’が前記電極金属パターン１２１及びソース配線ＤＬのエッジの一部分（ａ）を露出させるように形成することを図示したが、前記第１残留フォトパターンＰＲ１’は、前記電極金属パターン１２１及びソース配線ＤＬのエッジの一部分を露出させず、エッジまで拡張され形成されることもでき、前記エッジを少しカバーするように形成されてもよい。好ましくは、前記エッジの一部分（ａ）の長さは、０μｍ〜０．５μｍ程度である。前記チャネル層１１０をパターニングしてアンダーカット（ｂ）を形成する時、アンダーカット（ｂ）の長さがエッジ部分（ａ）の長さより長い場合にのみ突出されたチャネル層１１０を容易に除去される、エッジの一部分（ａ）の長さが０．５μｍ以上である場合、アンダーカット（ｂ）の長さが長くならなければならず、このような工程条件を得るのが困難である。
一般に、第１フォトパターンＰＲ１のエッジの傾斜角（θ１）が４５°で第１フォトパターンＰＲ１の長さ（Ｌ）減少量と第１厚み（ｔ１）減少量の比率を約１：１に仮定する場合、前記傾斜角（θ１）が４５°以上では、前記第１厚み（ｔ１）の減少量に対して前記長さ（Ｌ）の減少量が少ない。反面、前記傾斜角（θ１）が４５°以下では、前記第１厚み（ｔ１）の減少量に対して前記長さ（Ｌ）の減少量が大きい。前記傾斜角（θ１）に対する厚み及び長さの減少量を考慮して、エッチバック工程を行って前記第２フォトレジストパターンＰＲ１、ＰＲ２を一部除去する。
従って、エッジの一部分（ａ）の長さを０μｍ〜０．５μｍに維持するために、前記第１フォトパターンＰＲ１の傾斜角（θ１）は６０°以上、好ましくは、９０°を有するように形成することができる。
又、第１フォトパターンＰＲ１の傾斜角（θ１）が４５°であると仮定する時、第１及び第２フォトパターンＰＲ１、ＰＲ２の除去時、第１フォトパターンＰＲ１の長さ（Ｌ）方向減少量は、第１及び第２厚み（ｔ１、ｔ２）減少量と約１：１であり得るので、第２フォトパターンＰＲ２の第２厚み（ｔ２）を適切に維持すると、エッジの一部分（ａ）の長さを調節することができる。第２フォトパターンＰＲ２の第２厚み（ｔ２）を５００ｎｍ以下にする場合、エッジの一部分（ａ）の長さを０μｍ〜０．５μｍに維持することができる。
図１及び図５を参照すると、前記電極金属パターン１２１及びソース配線ＤＬを利用して下に形成された前記チャネル層１１０をドライエッチング工程でエッチングする。前記ドライエッチング工程は、等方性モードを適用して前記電極金属パターン１２１及びソース配線ＤＬの下に充分なアンダーカット（ｂ）が形成されるように前記チャネル層１１０をエッチングする。
一例として、プラズマエッチング（Ｐｌａｓｍａ Ｅｔｃｈ：ＰＥ）モードの設備（プラズマエッチング装置）でＳＦ６／Ｃ１２ガスをベースとして前記チャネル層１１０を等方性ドライエッチングすることができる。この際、前記チャネル層１１０、即ち、アモルファスシリコン層のエッチング速度が相対的に大きい条件に設定し、オーバーエッチング量を増加させることが好ましい。前記オーバーエッチング量は、前記チャネル層１１０が全部除去された後、下部ゲート絶縁層１０２が露出される時点から追加的にエッチングされる量を意味する。前記アモルファスシリコン層のエッチング速度が相対的に大きい条件でオーバーエッチング量を増加させると、下部ゲート絶縁層１０２はよくエッチングされず、側面のアモルファスシリコン層がエッチングされアンダーカットが形成される。一方、ＳＦ６／Ｃ１２ガスにＯ２ガスを混合すると、前記アモルファスシリコン層の表面がＳｉＯｘに酸化されるので、前記アモルファスシリコン層のエッチング速度が減少される。従って、ＳＦ６／Ｃ１２ガスでＯ２ガスは、約２０％以下となる好ましい。
具体的に、前記電極金属パターン１２１の下には、前記電極金属パターン１２１のエッジから約０．５μｍ〜１μｍオーバーエッチングされた第１チャネルパターン１１１を形成し、前記ソース配線ＤＬの下には、前記ソース配線ＤＬのエッジから約０．５μｍ〜１μｍオーバーエッチングされた第２チャネルパターン１１３を形成する。この際、前記第１及び第２チャネルパターン１１１、１１３の突出部を除去するために、前記電極金属パターン１２１の下に形成されたアンダーカット（ｂ）の長さは、前記エッジの一部分（ａ）の長さより大きいか、同じであることが好ましい。
図１及び図６を参照すると、前記アンダーカット（ｂ）によって前記電極金属パターン１２１は、前記第１チャネルパターン１１１に対して相対的に突出された第１突出部１３１を有し、前記ソース配線ＤＬは前記第２チャネルパターン１１３に対して相対的に突出された第２突出部１３３を有する。
前記第１残留フォトパターンＰＲ１’を利用してドライエッチング工程で露出された前記チャネル領域ＣＨＡの電極金属パターン１２１を除去する。これによって、スイッチング素子ＴＦＴのソース電極ＳＥ及びドレイン電極ＤＥが形成される。この際、前記第１及び第２突出部１３１、１３３が除去され前記ソース電極ＳＥ、ドレイン電極、及びソース配線ＤＬは、オーバーエッチングされた前記第１及び第２チャネルパターン１１１、１１３と同じエッチング面を有するか、微細に突出されるようにエッチングされる。好ましくは、前記ソース電極ＳＥ、ドレイン電極、及びソース配線ＤＬは、前記第１及び第２チャネルパターン１１１、１１３と同じエッチング面を有するようにエッチングする。
一方、ドライエッチング工程は、工程の特性上、チャネル領域の電極金属パターン１２１の除去時に第１及び第２突出部１３１、１３３のみが除去される。反面、ウェットエッチング工程で進行時、第１及び第２突出部１３１、１３３と第１及び第２チャネルパターン１１１、１１３の間にエッチング液が浸透して、第１及び第２突出部１３１、１３３がエッチングされるので、前記第１及び第２突出部１３１、１３３がやはり存在する可能性がある。
即ち、従来４枚マスク工程と比較する時、ソース電極、ドレイン電極、及びソース配線の下に突出されたチャネルパターンが形成されない。これによって、開口率低下、残像不良、及び画質不良等のような従来の問題点を改善することができる。
以後、前記ソース電極ＳＥ及びドレイン電極ＤＥをマスクとして露出されたオーミックコンタクト層１１０ａを除去して、前記スイッチング素子ＴＦＴのチャネル部ＣＨを形成する。
図１及び図７を参照すると、前記チャネル部ＣＨが形成されたベース基板１０１上に保護絶縁層１０３を形成する。前記保護絶縁層１０３が形成されたベース基板１０１上に第３フォトレジストパターン（図示せず）を形成する。前記第３フォトレジストパターンを利用して前記ドレイン電極ＤＥを露出させる第１コンタクト部Ｃ１と、前記ゲート配線ＧＬの端部を露出させる第２コンタクト部Ｃ２及び前記ソース配線ＤＬの端部を露出させる第３コンタクト部Ｃ３を形成する。
図１及び図８を参照すると、前記第１乃至第３コンタクト部Ｃ１、Ｃ２、Ｃ３が形成されたベース基板１０１上に透明電極層（図示せず）を蒸着する。前記透明電極層は、前記第１乃至第３コンタクト部Ｃ１、Ｃ２、Ｃ３を通じて前記ドレイン電極ＤＥ、前記ゲート配線ＧＬの端部、及び前記ソース配線ＤＬの端部とそれぞれ接触される。
第４フォトレジストパターン（図示せず）を利用して前記透明電極層をパターニングして前記ドレイン電極ＤＥと電気的に接続された画素電極ＰＥと、前記ゲート配線ＧＬの端部と電気的に接続された第１パッドパターン１４１及び前記ソース配線ＤＬの端部と電気的に接続された第２パッドパターン１４２を形成する。
図９乃至図１２は、本発明の第２実施例による表示基板の製造方法を示す工程図である。
前記第２実施例による表示基板の製造方法は、前記第１実施例による表示基板の製造方法で、第１フォトレジストパターンを利用してゲート配線ＧＬ、ゲート電極ＧＥ、及びストレージ配線ＳＴＬを形成し、第２フォトレジストパターンを利用してソース電極ＳＥ、ドレイン電極ＤＥ、及びソース配線ＤＬを形成する工程は実質的に同じなので、詳細な説明は省略する。図９乃至図１２を参照して、ソース電極ＳＥ、ドレイン電極ＤＥ、及びソース配線ＤＬが形成されたベース基板１０１上に保護絶縁層１０３が形成される工程以後から詳細に説明し、同じ構成要素には同じ参照符号を付与する。
図１及び図９を参照すると、前記保護絶縁層１０３が形成されたベース基板１０１上に第３フォトレジストパターンＰＲ３、ＰＲ４を形成する。前記第３フォトレジストパターンは、前記スイッチング素子ＴＦＴが形成されるスイッチング素子領域ＳＷＡと、ゲート配線ＧＬ及びソース配線ＤＬが形成される配線領域（図示せず）に第３厚み（ｔ３）に形成された第３フォトパターンＰＲ３と、ストレージ配線ＳＴＬが形成されたストレージ領域ＳＴＡに第４厚み（ｔ４）に形成された第４フォトパターンＰＲ４を含む。前記第４フォトパターンＰＲ４は、スリットマスク又はハーフトーンマスクによってパターニングされ、前記第３厚み（ｔ３）より薄い前記第４厚み（ｔ４）に形成される。
反面、前記第３フォトレジストパターンＰＲ３、ＰＲ４は、前記ドレイン電極ＤＥの端部に対応する第１コンタクト領域ＣＡ１と、前記ゲート配線ＧＬの端部に対応する第２コンタクト領域ＣＡ２及び前記ソース配線ＤＬの端部に対応する第３コンタクト領域ＣＡ３には形成されない。又、前記ストレージ領域ＳＴＡを除いた画素電極領域ＰＥＡには形成されない。
図１及び図１０を参照すると、前記第３フォトレジストパターンＰＲ３、ＰＲ４をマスクとして第１ドライエッチング工程によって前記ゲート絶縁層１０２及び保護絶縁層１０３を除去する。これによって、前記ストレージ領域ＳＴＡを除いた前記画素電極領域ＰＥＡは前記ベース基板１０１が露出される。又、前記ドレイン電極ＤＥの端部が露出され、前記ゲート配線ＧＬの端部が露出され、前記ソース配線ＤＬの端部が露出される。
その後、第２ドライエッチング工程によって露出された前記ドレイン電極ＤＥの端部、前記ゲート配線ＧＬの端部、及び前記ソース配線ＤＬの端部をエッチングして、第１コンタクト部Ｃ１、第２コンタクト部Ｃ２、及び第３コンタクト部Ｃ３を形成する。
図１及び図１１を参照すると、前記第３フォトレジストパターンＰＡ３、ＰＡ４をエッチバック工程によって一部除去する。これによって、第４フォトパターンＰＲ４は除去され、前記ストレージ配線ＳＴＬ上に保護絶縁層１０３が露出され、前記第３フォトパターンＰＲ３は一定厚みだけ除去され、前記スイッチング素子領域ＳＷＡ及び配線領域（図示せず）上に第２残留フォトパターンＰＲ３’が形成される。
前記第２残留フォトパターンＰＲ３’が形成されたベース基板１０１上に透明電極層１４０を蒸着する。前記透明電極層１４０は、第１コンタクト部Ｃ１によって前記ドレイン電極ＤＥの側面と接触され、前記第２コンタクト部Ｃ２によって前記ゲート配線ＧＬの側面と接触され、前記第３コンタクト部Ｃ３によって前記ソース配線ＤＬの側面と接触される。
図１及び図１２を参照すると、前記第２残留フォトパターンＰＲ３’をストリップ工程によって除去する。これによって、前記透明電極層１４０は、前記ドレイン電極ＤＥと電気的に接続された画素電極ＰＥ、前記ゲート配線ＧＬと電気的に接続された第１パッドパターン１４１、及び前記ソース配線ＤＬと電気的に接続された第２パッドパターン１４２にパターニングされる。
図１３乃至図１８は、本発明の第３実施例による表示基板の製造方法を示す工程図である。
前記第３実施例による表示基板の製造方法は、前記第１実施例による表示基板の製造方法で第２フォトレジストパターンを利用してソース電極ＳＥ、ドレイン電極ＤＥ、及びソース配線ＤＬを形成する工程でストレージ配線ＳＴＬをカバーするカバー金属パターンを更に形成し、以後、保護絶縁層及び透明電極層を第３フォトレジストパターンを利用してパターニングする工程は、前記第２実施例と類似である。図１３乃至図１８を参照して、前記第３実施例による表示基板の製造方法は簡単に説明し、同じ構成要素には同じ参照符号を付与する。
図１及び図１３を参照すると、ゲート配線ＧＬ、ゲート電極ＧＥ、及びストレージ配線ＳＴＬが形成されたベース基板１０１上に、ゲート絶縁層１０２及びチャネル層１１０を順次に形成する。前記チャネル層１１０が形成されたベース基板１０１上にソース金属層（図示せず）を蒸着し、前記ソース金属層上に第２フォトレジストパターンＰＲ１、ＰＲ２を形成する。前記ソース電極領域ＳＥＡ、ドレイン電極領域ＤＥＡ、ストレージ領域ＳＴＡ、及びソース配線領域ＤＬＡに第１フォトパターンＰＲ１を形成し、チャネル領域ＣＨＡに第２フォトパターンＰＲ２を形成する。
図１及び図１４を参照すると、前記エッチバック工程によって前記第１及び第２フォトパターンＰＲ１、ＰＲ２を一定厚みだけ除去する。これによって、前記チャネル領域ＣＨＡの前記電極金属パターン１２１は露出され、前記電極金属パターン１２１、ソース配線ＤＬ、及びカバー電極パターン１２３上に第１残留フォトパターンＰＲ１’が形成される。前記第１残留フォトパターンＰＲ１’は、前記電極金属パターン１２１、ソース配線ＤＬ、及びカバー電極パターン１２３のエッジの一部分（ａ）をそれぞれ露出させる。
図１及び図１５を参照すると、前記チャネル層１１０をエッチングして前記電極金属パターン１２１、ソース配線ＤＬ、及びカバー電極パターン１２３の下にアンダーカット（ｂ）が形成された第１、第２、及び第３チャネルパターン１１１、１１３、１１５を形成する。
図１及び図１６を参照すると、前記電極金属パターン１２１、ソース配線ＤＬ、及びカバー電極パターン１２３は、前記アンダーカット（ｂ）によって前記第１、第２、及び第３チャネルパターン１１１、１１３、１１５に対して相対的に突出された第１、第２、及び第３突出部１３１、１３３、１３５をそれぞれ有する。
前記第１残留フォトパターンＰＲ１’を利用したエッチング工程によってソース電極ＳＥ及びドレイン電極ＤＥを形成する。又、前記第１、第２、及び第３突出部１３１、１３３、１３５を除去して、前記第１、第２、及び第３チャネルパターン１１１、１１３、１１５と実質的に同じエッチング面を有する前記ソース電極ＳＥ、ドレイン電極ＤＥ、ソース配線ＤＬ、及びカバー金属パターン１２３を形成する。
図１及び図１７を参照すると、前記ソース電極ＳＥ、ドレイン電極ＤＥ、ソース配線ＤＬ、及びカバー金属パターン１２３が形成されたベース基板１０１上に保護絶縁層１０３を形成する。前記保護絶縁層１０３が形成されたベース基板１０１上に第３フォトレジストパターンＰＲ３を形成する。前記第３フォトレジストパターンＰＲ３は、前記スイッチング素子ＴＦＴが形成されるスイッチング素子領域ＳＷＡと、ゲート配線ＧＬ及びソース配線ＤＬが形成される配線領域（図示せず）に形成される。
反面、前記第３フォトレジストパターンＰＲ３は、前記ドレイン電極ＤＥの端部に対応する第１コンタクト領域ＣＡ１と、前記ゲート配線ＧＬの端部に対応する第２コンタクト領域ＣＡ２、前記ソース配線ＤＬの端部に対応する第３コンタクト領域ＣＡ３及び画素電極ＰＥが形成される画素電極領域ＰＥＡには形成されない。
前記第３フォトレジストパターンＰＲ３をマスクとして第１エッチング工程によって前記ゲート絶縁層１０２及び保護絶縁層１０３を除去する。その後、第２エッチング工程によって前記ドレイン電極ＤＥの端部、前記ゲート配線ＧＬの端部及び前記ソース配線ＤＬの端部をエッチングして、第１、第２、及び第３コンタクト部Ｃ１、Ｃ２、Ｃ３を形成する。前記第２エッチング工程で前記カバー金属パターン１２３が除去され前記ストレージ配線ＳＴＬ上に第３チャネルパターン１１５が露出される。
図１及び図１８を参照すると、前記第１、第２、及び第３コンタクト部Ｃ１、Ｃ２、Ｃ３が形成されたベース基板１０１上に透明電極層（図示せず）を蒸着する。以後、前記第３フォトレジストパターンＰＲ３をストリップ工程によって除去する。これによって、前記透明電極層は、前記ドレイン電極ＤＥと電気的に接続された画素電極ＰＥ、前記ゲート配線ＧＬと電気的に接続された第１パッドパターン１４１及び前記ソース配線ＤＬと電気的に接続された第２パッドパターン１４２にパターニングされる。
以上で説明したように、本発明によると、ソース金属層と前記ソース金属層の下に形成されたチャネル層を１つのマスクを使用してソース配線を形成する工程において、前記ソース配線より突出されたチャネル層を除去することにより、表示品質を向上させることができる。
具体的に、ソース配線の下に突出されたチャネル層が除去されることにより、開口率を向上させ、微細配線工程が有利である。又、画素電極とチャネル層間のカップリングキャパシタンスが存在しないことにより、ウォーターフォールノイズを除去することができ、又、残像不良を除去することができる。
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できる。
本発明の実施例による表示基板の平面図である。 本発明の第１実施例による表示基板の製造方法を示す工程図である。 本発明の第１実施例による表示基板の製造方法を示す工程図である。 本発明の第１実施例による表示基板の製造方法を示す工程図である。 本発明の第１実施例による表示基板の製造方法を示す工程図である。 本発明の第１実施例による表示基板の製造方法を示す工程図である。 本発明の第１実施例による表示基板の製造方法を示す工程図である。 本発明の第１実施例による表示基板の製造方法を示す工程図である。 本発明の第２実施例による表示基板の製造方法を示す工程図である。 本発明の第２実施例による表示基板の製造方法を示す工程図である。 本発明の第２実施例による表示基板の製造方法を示す工程図である。 本発明の第２実施例による表示基板の製造方法を示す工程図である。 本発明の第３実施例による表示基板の製造方法を示す工程図である。 本発明の第３実施例による表示基板の製造方法を示す工程図である。 本発明の第３実施例による表示基板の製造方法を示す工程図である。 本発明の第３実施例による表示基板の製造方法を示す工程図である。 本発明の第３実施例による表示基板の製造方法を示す工程図である。 本発明の第３実施例による表示基板の製造方法を示す工程図である。
符号の説明
Ｐ 画素部
ＧＬ ゲート配線
ＤＬ ソース配線
Ｃ１、Ｃ２、Ｃ３ 第１、第２、第３コンタクト部
ＴＦＴ スイッチング素子
ＳＴＬ ストレージ配線
ＧＥ ゲート電極
ＳＥ ソース電極
ＤＥ ドレイン電極

Claims (24)

  1. ベース基板上にチャネル層と金属層とを順次に形成し、
    配線領域にフォトパターンを形成し、
    前記フォトパターンを利用して前記金属層をエッチングして金属配線を形成し、
    前記フォトパターンを一定厚みだけ除去して前記金属配線上に残留フォトパターンを形成し、
    前記金属配線を利用して前記金属配線の下にアンダーカットが形成されるように前記チャネル層をエッチングし、
    前記残留フォトパターンを利用して前記アンダーカットによって突出された前記金属配線の突出部を除去することを特徴とする金属配線の製造方法。
  2. 前記チャネル層のエッチングは、等方性ドライエッチング工程によって行われることを特徴とする請求項１記載の金属配線の製造方法。
  3. 前記アンダーカットの長さは、０．５μｍ〜１μｍであることを特徴とする請求項１記載の金属配線の製造方法。
  4. 前記金属配線の突出部は、ドライエッチング工程で除去されることを特徴とする請求項１記載の金属配線の製造方法。
  5. 前記残留フォトパターンは、前記金属配線のエッジの一部分が露出されるように前記金属配線上に形成され、前記アンダーカットの長さは前記エッジの一部分の長さより大きいか、同じであることを特徴とする請求項１記載の金属配線の製造方法。
  6. 前記エッジの一部分の長さは、０μｍ〜０．５μｍであることを特徴とする請求項５記載の金属配線の製造方法。
  7. 前記アンダーカットの長さは、０．５μｍ〜１μｍであることを特徴とする請求項５記載の金属配線の製造方法。
  8. 前記金属配線の突出部は、ドライエッチング工程で除去されることを特徴とする請求項５記載の金属配線の製造方法。
  9. 前記残留フォトパターンは、前記金属配線のエッジの一部分が露出されるように前記金属配線上に形成され、前記エッジの一部分の長さは０μｍ〜０．５μｍで、前記アンダーカットの長さは０．５μｍ〜１μｍであることを特徴とする請求項１記載の金属配線の製造方法。
  10. ゲート配線及びスイッチング素子のゲート電極が形成されたベース基板上にチャネル層及びソース金属層を順次に形成し、
    ソース配線領域と、前記スイッチング素子のソース及びドレイン電極が形成される第１領域に第１フォトパターンを形成し、前記スイッチング素子のチャネル部が形成される第２領域に第２フォトパターンを形成し、
    前記第１及び第２フォトパターンを利用して前記ソース金属層をパターニングして、前記第１及び第２領域に電極金属パターンを形成し、前記ソース配線領域にソース配線を形成し、
    前記第１領域の電極金属パターン上に残留フォトパターンを形成し、前記第２領域の電極金属パターンが露出されるように前記第１及び第２フォトパターンを一定厚みだけ除去し、
    前記電極金属パターン及びソース配線を利用して前記電極金属パターン及びソース配線の下にアンダーカットが形成されるようにチャネル層をエッチングし、
    前記第２領域の電極金属パターンをエッチングして前記ソース電極とドレイン電極を形成し、
    前記スイッチング素子のドレイン電極と接続された画素電極を形成することを特徴とする表示基板の製造方法。
  11. 前記第１フォトパターンのエッジの傾斜角は、６０°〜９０°であることを特徴とする請求項１０記載の表示基板の製造方法。
  12. 前記第２フォトパターンの厚みは、５００ｎｍ以下であることを特徴とする請求項１１記載の表示基板の製造方法。
  13. 前記残留フォトパターンは、前記電極金属パターン及びソース配線のエッジの一部分が露出されるように前記電極金属パターンとソース配線上に形成され、
    前記アンダーカットの長さは、前記エッジの一部分の長さより大きいか、同じであることを特徴とする請求項１０記載の表示基板の製造方法。
  14. 前記チャネル層をエッチングは、プラズマエッチング装置を用いた等方性ドライエッチング工程にて行われることを特徴とする請求項１０記載の表示基板の製造方法。
  15. 前記残留フォトパターンを利用して前記アンダーカットによって突出された前記電極金属パターン及びソース配線の突出部を除去することを特徴とする請求項１０記載の表示基板の製造方法。
  16. 前記電極金属パターンの突出部は、ドライエッチング工程で除去されることを特徴とする請求項１５記載の表示基板の製造方法。
  17. 前記ソース及びドレイン電極の形成は、
    前記ソース電極及びドレイン電極を利用して前記チャネル層を選択的にエッチングして前記チャネル部を形成することを特徴とする請求項１０記載の表示基板の製造方法。
  18. 前記画素電極の形成は、
    前記スイッチング素子が形成されたベース基板上に保護絶縁層を形成し、
    第３フォトパターンを利用して前記保護絶縁層を除去して前記ドレイン電極にコンタクト部を形成し、
    前記コンタクト部を通じて前記ドレイン電極と接触する透明電極層を形成し、
    第４フォトパターンを利用して前記透明電極層を画素電極にパターニングすることを特徴とする請求項１０記載の表示基板の製造方法。
  19. 前記ベース基板上に前記ゲート配線と、前記ゲート電極と、ストレージ配線とを形成することを特徴とする請求項１０記載の表示基板の製造方法。
  20. 前記画素電極の形成は、
    前記スイッチング素子が形成されたベース基板上に保護絶縁層を形成し、
    前記スイッチング素子、ゲート配線、ソース配線が形成された領域に第３フォトパターンを形成し、
    前記第３フォトパターンを利用して前記ドレイン電極の端部を含む前記画素電極が形成される領域の前記保護絶縁層を除去し、
    前記保護絶縁層が除去されたベース基板上に透明電極層を形成し、
    前記第３フォトパターンを除去して前記透明電極層を前記ドレイン電極の端部と接触される前記画素電極にパターニングすることを特徴とする請求項１９記載の表示基板の製造方法。
  21. 前記第３フォトパターンの形成は、前記ストレージ配線をカバーして前記第３フォトパターンより薄い第４フォトパターンを形成することを特徴とする請求項２０記載の表示基板の製造方法。
  22. 前記透明電極層を形成する前に、前記第４フォトパターンを除去することを特徴とする請求項２１記載の表示基板の製造方法。
  23. 前記ソース配線の形成において前記ストレージ配線をカバーするカバー金属パターンを形成し、
    前記保護絶縁層の除去において前記カバー金属パターンを除去することを特徴とする請求項２０記載の表示基板の製造方法。
  24. 前記残留フォトパターンは、前記電極金属パターン及びソース配線のエッジの一部分が露出されるように前記電極金属パターンとソース配線上に形成され、前記エッジの一部分の長さは０μｍ〜０．５μｍで、前記アンダーカットの長さは０．５μｍ〜１μｍであることを特徴とする請求項１０記載の表示基板の製造方法。
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