JP2007294566A - 半導体発光素子及び半導体発光素子の製造方法 - Google Patents

半導体発光素子及び半導体発光素子の製造方法 Download PDF

Info

Publication number
JP2007294566A
JP2007294566A JP2006118855A JP2006118855A JP2007294566A JP 2007294566 A JP2007294566 A JP 2007294566A JP 2006118855 A JP2006118855 A JP 2006118855A JP 2006118855 A JP2006118855 A JP 2006118855A JP 2007294566 A JP2007294566 A JP 2007294566A
Authority
JP
Japan
Prior art keywords
semiconductor
light emitting
substrate
semiconductor light
emitting device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2006118855A
Other languages
English (en)
Other versions
JP5157081B2 (ja
Inventor
Ryohei Hirose
量平 広瀬
Masatsugu Ichikawa
将嗣 市川
Masahiko Sano
雅彦 佐野
Takahiko Sakamoto
貴彦 坂本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nichia Chemical Industries Ltd
Original Assignee
Nichia Chemical Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nichia Chemical Industries Ltd filed Critical Nichia Chemical Industries Ltd
Priority to JP2006118855A priority Critical patent/JP5157081B2/ja
Publication of JP2007294566A publication Critical patent/JP2007294566A/ja
Application granted granted Critical
Publication of JP5157081B2 publication Critical patent/JP5157081B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/32257Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic the layer connector connecting to a bonding area disposed in a recess of the surface of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48257Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a die pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/49105Connecting at different heights
    • H01L2224/49107Connecting at different heights on the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015Shape
    • H01L2924/10155Shape being other than a cuboid
    • H01L2924/10157Shape being other than a cuboid at the active surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Led Device Packages (AREA)
  • Led Devices (AREA)

Abstract

【課題】好適な外部への光取り出し構造を有する半導体発光素子と、その製造方法を提供することを目的とする。
【解決手段】発光層3を含む積層構造10を有する半導体発光素子構造30を基板1上に設けた半導体発光素子であって、半導体発光素子構造30は、積層構造10の上端面4aにおいて、発光層3より基板面1aに近い層が露出した底面20bを有する凹状に形成された部位20における第1の側面20aと、積層構造10の外周に形成された第2の側面7とを有し、第1の側面20aは、発光層3若しくは基板面1aに略垂直に、かつ少なくとも一部が互いに対向するように形成され、第2の側面7は、積層構造10の上端面4aと基板面1aに接する積層構造10の下端面とを接続し、上端面4aから下端面に向かって内側に傾斜する傾斜面として形成される。
【選択図】図1

Description

半導体を用いて発光素子構造を形成した半導体発光素子において、光出射面と光反射面を備えた半導体発光素子及びその製造方法に関する。
従来の半導体発光素子は、半導体発光素子によって発光した光を効率的に半導体発光素子外部に取り出すために、光取り出し面と、当該光取り出し面に光を集めるための光反射面を、その構造面に備えた半導体発光素子が提案されている。
特開平10−308532号公報(段落0032〜段落0042、図3) 特開平10−341035号公報(段落0012〜段落0017、図2) 特開2002−026382号公報(段落0014〜段落0015、図1、図2) 特開平06−244458号公報(段落0006〜段落0008、図1) 特開平08−102549号公報(段落0016〜段落0021、図1) 特開2004−006662号公報(段落0006〜段落0009、図1) Jpn. J. Appl. Phys. Vol.42(2003), L1405-L1407, Part 2, No.12A, 1 December 2003. J. of Crystal Growth 182(1997), 17-22.
しかしながら、特許文献1及び特許文献4から特許文献6に記載されたLEDのように、基板材料と半導体材料が異種の材料であるヘテロ構造体の場合には、一般的には、半導体層と基板に対する加工方法がそれぞれ異なるため、それぞれの主面に対して別々の工程において加工する必要がある。この加工上の制約のため、反射面や光取り出し構造などにも制約が生じることになる。
したがって、特許文献3の図2に示されるような半導体層と基板とを一体的に加工して連続した反射面を形成することは、ヘテロ構造体の場合には困難であった。特に、窒化物半導体を用いる半導体発光素子においては、その基板としてサファイア基板、SiC基板が好適に用いられるが、これらの基板材料はそれぞれ硬度が高く(サファイアのモース硬度は9[修正モース硬度は12]、SiCの修正モース硬度は13)、機械加工が困難であった。さらに、サファイアのように、劈開性に乏しく、化学エッチングも困難である場合には、基板の劈開性及びエッチング性を利用した加工が困難であった。このような基板に所望の反射面、傾斜面を形成するには、相応の加工時間を要し、生産性が低下する傾向があった。また、加工時における半導体への衝撃による損傷の問題もあった。
また、非特許文献1、非特許文献2には、KOHエッチングによるGaNの各結晶面の異方性エッチング、各極性面による選択エッチングについての開示がある。
このため、半導体と基板とを一体的に加工すること、双方を覆う反射面(傾斜面)を形成することは困難であり、半導体、基板のいずれか一方の加工による反射面の形成に留まるのが実情であった。また、特許文献2の図11に記載のLEDのように、p側電極及びn側電極を同一面側として基板を光取り出し方向にする場合には、基板上にメサ形状、すなわち側面の傾斜勾配の角度が90°未満の半導体層を形成するため、基板主面上から比較的容易に加工することができる。他方、特許文献1の図3に記載のLEDのように、逆メサ形状の半導体層を形成するには、加工の制御が難しく、精度よく形状を形成することが困難であった。そして、傾斜面と発光構造とを好適に連携させた構造にしないと、良好な光取り出しが実現できず、従来の加工方法を用いたのでは製造コスト増につながる傾向にあった。
本発明は、このような問題を解決するために創案されたものであり、好適な外部光取り出し構造を有する半導体発光素子と、その製造方法を提供することを目的とする。
前記目的を達成するために、一実施形態に係る半導体発光素子は、発光層を含む半導体構造を有する半導体発光素子構造を基板上に設けた半導体発光素子であって、前記半導体発光素子構造は、前記半導体構造の上端面において、前記発光層より前記基板面に近い半導体層が露出した底面を有する凹状に形成された部位における第1の側面と、当該半導体発光素子構造の外周の少なくとも一部に形成された第2の側面とを有し、前記第1の側面は、前記発光層若しくは前記基板面に略垂直若しくは前記凹状に形成された部位の底面より開口部側が幅広に傾斜した面であり、かつ少なくとも一部が互いに対向するように形成され、前記第2の側面は、前記半導体構造の上端面と前記基板面に接する前記半導体構造の下端面とを接続し、前記上端面から前記下端面に向かって内側に傾斜する傾斜面として形成されたことを特徴とする。
かかる構成によれば、半導体発光素子構造内を横方向に伝播して、凹状に形成された部位に発光層若しくは基板面に略垂直又は順メサに形成された第1の側面に到達した光は、一部は第1の側面によって反対側の半導体構造の端面に形成された側面方向に反射され、一部は凹状に形成された部位に出射されて対向する第1の側面から再び半導体発光素子構造内に入射する。そして、半導体発光素子構造内に入射した光は、外周に形成された側面方向に進行する。また、外周に形成された側面方向に向かって進行する光は、傾斜して形成された第2の側面によって観測面方向である上方向に反射され、外部に取り出される有効な光量を増加させる。
他の態様に係る半導体発光素子には、(1)正負電極を半導体発光素子構造の上端面側に設ける、(2)正負電極の一方を、前記凹状に形成された部位の底面上に設ける、(3)第1の側面は、前記凹状に形成された部位の底面を囲む全周に形成される、(4)半導体は窒化物半導体であり、基板の屈折率が前記窒化物半導体の屈折率より小さい、(5)半導体は窒化物半導体であり、前記第2の側面が、前記窒化物半導体のエッチング面として形成される、(6)エッチング面が、前記半導体構造の下端面に略平行な前記窒化物半導体の(000−1)面(N極性面)からウェットエッチングされて形成された面である、(7)第2の側面が、前記窒化物半導体の{1−102}面である、(8)エッチング面が、凹凸形状を有する、(9)凹凸形状を有するエッチング面が、該凹凸形状を構成する凹部又は凸部の少なくとも一方が{1−102}面の多面体によって構成される、などがある。
上記(1)により、光の観測面方向を電極を設けた面と同じ方向とし、基板を下側にして実装するフェースアップ実装をすることができ、上記(2)により、半導体発光素子構造の外周端面を第2の側面の形成領域とし、半導体発光素子構造の基板面に近い導電型半導体層とコンタクトする正負電極の内の一方の電極を設けることができるために、外部への取り出し光量を低減することがない。上記(3)により、凹状に形成された部位が半導体発光素子構造の内側に形成され、半導体発光素子構造の端部に第2の側面が形成されるため、半導体発光素子構造内を横方向に導波する光は、第2の側面によって観測面方向に効果的に反射される。上記(4)により、高屈折率の半導体発光素子構造内を進行する光の多くは、相対的に低屈折率の基板との界面で全反射して基板内には進行せず、半導体構造内を横方向に導波し、第2の側面によって外部に取り出される有効な光量を増加させる。上記(5)により、第2の側面が窒化物半導体のエッチング面として形成されるため、窒化物半導体からなる半導体発光素子構造の端部に、発光層を含む連続した側面が形成される。上記(6)により、第2の側面がウェットエッチングによって窒化物半導体の結晶面として形成されるため、安定した傾斜角度の傾斜面が形成される。上記(7)により、第2の側面が窒化物半導体結晶の{1−102}面によって形成されるため、好適な傾斜角度の傾斜面が形成される。上記(8)により、半導体発光素子構造内を横方向に導波して、第2の側面に到達した光の一部を第2の側面に設けた凹凸形状によって乱反射等で端面から出射・反射し、半導体発光素子構造の外部に取り出されるため、第1の側面及び第2の側面によって繰り返し反射され、減衰していた光を外部に取り出すことができ、結果として、外部に取り出される光量を増加させる。また、上記(9)により、凹凸形状が、エッチングにより安定した形状で周期的に配されるため、第2の側面全域からムラなく光を取り出すことができる。
一実施形態に係る半導体発光素子は、基板上に窒化ガリウム系半導体を用いた半導体発光素子構造を有する半導体発光素子であって、窒化ガリウム系半導体は、基板との界面側がN極性面であり、半導体発光素子構造の端部側面の少なくとも一部は、窒化ガリウム系半導体の{1−102}面によって構成されたことを特徴とする。
かかる構成によれば、半導体発光素子構造の端部側面が、窒化ガリウム系半導体の{1−102}面によって形成されるため、好適な傾斜角度の傾斜面が形成され、積層構造内を横方向に導波する光を効率的に観測面方向へ反射させ、外部への取り出し光量を増加させる。また、窒化ガリウム系半導体の基板面との界面をN極性面としたため、基板側からウェットエッチングすることで所望の傾斜面を形成することができる。他の態様では、端部側面が、前記半導体発光素子構造の上端面側から前記下端面側に向かって内側に傾斜する傾斜面として形成される。
一実施形態に係る半導体発光素子の製造方法は、発光層を含む半導体構造を有する半導体発光素子構造を備えた半導体発光素子の製造方法であって、基板上に、前記半導体構造を前記基板との界面として前記半導体発光素子構造を形成する工程と、前記半導体構造の上端面と異なる結晶面を露出させる工程と、前記半導体構造に、ウェットエッチングによって前記発光層若しくは前記基板面に垂直な面に対して傾斜した側面を形成する工程と、を含み、前記ウェットエッチングにおいて、前記半導体構造の上端面と異なる結晶面におけるエッチングレートは、前記半導体構造の上端面におけるエッチングレートよりも大きいことを特徴とする。
かかる手順によれば、半導体構造の上端面と異なる結晶面におけるエッチングレートが、半導体構造の上端面におけるエッチングレートよりも大きいため、エッチングレートの大きな下端面側の方が速くエッチングされ、結果として、上端面から下端面に向かって内側に傾斜する逆傾斜面が形成される。
他の態様に係る半導体発光素子の製造方法には、(1)結晶面を露出させる工程が、半導体構造との界面を構成する基板面を露出させる、(2)露出させた結晶面側の端部が、前記半導体構造の上端面側の端部よりも前記半導体構造の内側になるまでウェットエッチングする、がある。
上記(1)により、基板を露出させてエッチングするため、半導体構造の上端面から下端面(基板面)にかけて形成された半導体発光素子構造の半導体構造における側面全域に対して逆傾斜面が形成される。上記(2)により、半導体構造の露出させた結晶面側の端部が、逆傾斜面となる。
一実施形態に係る半導体発光素子の製造方法は、基板上に該基板との界面がN極性面である窒化ガリウム系半導体を用いた半導体発光素子構造を有する半導体発光素子の製造方法であって、前記基板上に、n型半導体層とp型半導体層とを含み、該n型半導体層と該p型半導体層との間に発光層を有する半導体構造を形成する工程を具備し、該半導体構造を形成する工程の後に、前記p型半導体層の上に、p側電極を形成する工程と、前記半導体構造においてn側電極を形成する領域を前記n型半導体層が露出するまでエッチングする工程と、前記露出したn型半導体層の上に、n側電極を形成する工程と、前記半導体構造の一部を、前記基板面が露出するまでエッチングして、前記半導体発光素子構造に端部を形成する工程と、前記基板面が露出した前記半導体発光素子構造の端部を、前記界面からウェットエッチングする工程と、を含むことを特徴とする。
かかる手順によれば、基板との界面がN極性面である窒化ガリウム系半導体を用いて半導体発光素子構造を形成し、その端部の基板面を露出させてウェットエッチングするため、その端部に逆傾斜面を形成することができる。また、半導体発光素子構造の表面から基板面にかけての外周側面全域において、窒化ガリウム系半導体結晶の所定の結晶面によって連続した逆傾斜面が形成される。
一実施形態に係る半導体発光素子の製造方法は、基板上に該基板との界面がN極性面である窒化ガリウム系半導体を用いた半導体発光素子構造を有する半導体発光素子の製造方法であって、前記基板上に、n型半導体層とp型半導体層とを含み、該n型半導体層と該p型半導体層との間に発光層を有する半導体構造を形成する工程を具備し、該半導体構造を形成する工程の後に、前記半導体構造の一部を、前記基板面が露出するまでエッチングして、複数の半導体発光素子構造の間に、前記半導体構造の端部を形成する工程と、前記基板面が露出した前記半導体構造の端部を、前記界面からウェットエッチングし、前記複数の半導体発光素子構造間の、互いに隣接する前記半導体構造の端部間の距離を、前記半導体構造の上端面側より基板面側で広くする工程と、前記複数の半導体発光素子構造間の、互いに隣接する端部間で、前記基板を切断して、各半導体発光素子に分離する工程と、を含むことを特徴とする。
かかる手順によれば、半導体発光素子の分離において、狭い幅で基板を露出し、隣接する半導体発光素子の間隔を、半導体構造の基板側で広くして、半導体発光素子の分割に十分な切り代を設けることができる。これにより、半導体発光素子の面積を増加し、ウエハ当たりに作製できる素子数を増大することができる。
一実施形態の発明によれば、半導体発光素子内で発光した光を第1の側面及び第2の側面によって効果的に観測面方向に偏向することができるため、外部への光取り出し効率の良好な半導体発光素子とすることができる。また、別の実施形態の発明によれば、半導体発光素子の外周側面に、好適な傾斜角度の傾斜面が安定して形成されるため、外部への光の取り出し効率が良好で、かつチップ毎のばらつきが少ない半導体発光素子とすることができる。
また、半導体発光素子の製造方法の一実施形態に係る発明によれば、ウェットエッチングによって逆傾斜面を形成するため、逆傾斜面の形状を容易に、かつ安定して形成することができる。別の実施形態の発明によれば、所定の結晶構造を有する半導体を用いた半導体発光素子に対してウェットエッチングによって側面を形成するため、所望の傾斜角度の逆傾斜面を精度よく、かつ安定して形成することができる。また、更に別の実施形態の発明によれば、半導体発光素子の面積を増加し、ウエハ当たりに作製できる素子数を増大することができる。
以下、発明の実施の形態について適宜図面を参照して説明する。
本実施の形態にかかる半導体発光素子は、窒化物半導体を積層してなるLEDである。
(実施の形態1)
<構成>
図1を参照して、実施の形態1のLED100の構成について説明する。ここで、図1(a)は、実施の形態1のLEDを電極配置面側からみた平面図であり、図1(b)は、図1(a)のA−A線における断面図である。
実施の形態1のLED100は、サファイア、SiC等からなる基板1と、その基板面1a上に、窒化物半導体からなるn型半導体層2と発光層3とp型半導体層4とを積層した積層構造10(半導体構造)を有する半導体発光素子構造30と、から構成される。
半導体発光素子構造30は、積層構造10の上端面4a(すなわちp型半導体層4の上端面4a)において凹状に形成された部位(凹部20)を有する。凹部20の底面20bは、n型半導体層2の露出面である。凹部の底面20b上には金属等からなるn側電極5(n側パッド電極)が設けられている。また、凹部20の底面20bを囲む第1の側面20aが発光層3若しくは基板面1aに対して略垂直に若しくは凹部20の底面20b側より開口部側が幅広となるように傾斜して形成されると共に、第1の側面20aは、少なくとも一部が互いに対向するように設けられている。
半導体発光素子構造30若しくは積層構造10(半導体構造)の端部として、例えば、外周を形成する第2の側面7は、基板面から半導体発光素子構造30の積層構造10の上端面4aから基板面1aにかけて内側に傾斜する傾斜面として形成され、基板1上には、いわゆる逆メサ形状の半導体発光素子構造30が構成される。
なお、本明細書において、半導体の順メサ形状あるいは積層方向に幅が狭くなる形状を構成する傾斜を順傾斜、逆メサ形状あるいは積層方向に幅が広くなる形状を構成する傾斜を逆傾斜ともいう。
また、積層構造10の上にはp側電極6が設けられている。p側電極6は、積層構造10の上端面、すなわちp型半導体層4の上端面4aの略全領域に設けられた透光性の導電性材料からなるp側全面電極6aと、p側全面電極6aの一部に設けられた金属等からなるp側パッド電極6bとから構成される。
次に、図1を参照して各部の構成について詳細に説明する。
(基板)
基板1は、半導体として窒化物半導体を用いた半導体発光素子用の基板として好適な、サファイア、SiC等からなる厚さ50〜200μm程度の基板を用いることができる。
より好適には、半導体発光素子構造30の積層構造10を構成する半導体の屈折率より、基板1の屈折率のほうが小さい基板を用いることができる。基板1の屈折率が半導体の屈折率より小さいと、半導体側から基板1側に向かって進行する光は、両者の界面において、入射角がスネルの法則によって算出される臨界角より大きいときには、この界面で全反射し、半導体内から外に出ることができず、半導体の積層構造10内を横方向に伝播する。本発明における第2の側面7は、このように積層構造10内を横方向に伝播して半導体発光素子構造30の外周側面である第2の側面7で観測面方向である上方向に反射され、有効に外部に取り出すことができる。半導体と基板1との界面で全反射するような低屈折率の基板を用いることで、基板1内を横方向に伝播する光が少ないため、基板1側に逆傾斜面を設けずとも、積層構造10の外周側面に逆傾斜面を設けるだけで効果的に光を外部に取り出すことができる。
半導体として窒化物半導体であるGaN系化合物半導体を用いた場合は、GaN系化合物半導体の屈折率は2.5であるから、これより小さな屈折率の基板を用いることが好ましい。例えば、サファイアの屈折率は1.8程度であり、SiCの屈折率は2.6程度であるから、サファイア基板を好適に用いることができる。
また、本発明によれば、基板1を加工して斜面を形成せずとも光取り出し効率を高くすることができる。また、より好適には、GaN系化合物半導体との組み合わせにおいて、サファイアからなる基板1を用い、半導体の積層構造10を設ける基板面1aをサファイア結晶のC面とした基板1を用いることができる。このような基板1を用いることにより、基板面1a上には、(000−1)面、すなわちN極性面を下面側とし、(0001)面、すなわちGa極性面を上面側として、c軸方向に成長したGaN系化合物半導体結晶を形成することができる。このような半導体結晶を用いる利点については後記する。
(半導体発光素子構造)
半導体発光素子構造30は、基板1の基板面1a上に設けられ、窒化物半導体からなるn型半導体層2と発光層3とp型半導体層4とを積層した積層構造10と、積層構造10に電流を供給するためのn側電極5及びp側電極6と、から構成される。
半導体発光素子構造30は、積層構造10の上端面4aにおいて凹状に形成された部位(凹部20)を有し、凹部20の底面20bを囲む第1の側面20aと、外周に形成された第2の側面7とを有する。
(積層構造(半導体構造))
基板上に設けられる半導体構造は、半導体発光素子構造となる第1導電型半導体層及び第2導電型半導体層を少なくとも有し、より好適には、その間に発光層を有する。半導体構造の具体的な例として、積層構造10は、基板1側から順に、n型半導体層2、発光層3及びp型半導体層4が積層された構成を有する。例えば窒化物半導体であるGaN系化合物半導体を用い、基板面1aをC面とした基板1上に、異種基板上では核形成層等のバッファ層を含む1〜2μm程度の厚さの下地層を介して、1〜2μm程度の厚さのn型半導体層2、50〜150nm程度の厚さの発光層3、100〜300nm程度の厚さのp型半導体層4を形成する。各層は2層以上で構成されていてもよい。
n型半導体層2は、例えばn型不純物としてSiがドープされたGaN、又はSiがドープされたGaNからなるn型コンタクト層と、n型AlGaNからなるn型クラッド層とをこの順に積層した2層構成としてもよい。
本実施の形態1の半導体発光素子構造30は、発光層3としてダブルへテロ構造の活性層を有する構成としたが、n型半導体層2とp型半導体層4の界面(pn接合面)を発光層とする半導体発光素子構造30としてもよい。また、発光層3として、例えばアンドープGaNからなる障壁層とアンドープInGaNからなる井戸層を交互に積層し、多重井戸構造からなる活性層を形成してもよい。
p型半導体層4は、例えばp型不純物としてMgがドープされたGaNからなるp型半導体層4、又はp型AlGaNからなるp型クラッド層と、MgがドープされたGaNからなるp型コンタクト層とをこの順に積層した2層構成としてもよい。
なお、n型半導体層2、発光層3及びp型半導体層4は、半導体発光素子(LED)として機能する構成であれば、他のどのような構成を採用してもよい。
(n側電極(負電極)、p側電極(正電極))
n側電極5は、半導体発光素子構造30の積層構造10の上端面4aから凹状に形成された凹部20の底面20b上に形成され、LED100に電流を供給するためのAu線等の電流供給線と接続するための電極パッドを兼ねている。底面20bは、n型半導体層2の露出面である。n側電極5は、底面20b側から順にW、Pt、Auが積層されてなり、700〜2300nm程度の厚さに形成される。なお、n側電極5を構成する材料は、n型半導体層2とオーミック接触することができる材料であれば、他の金属を組み合わせた積層物、合金等、他の材料を用いることもできる。
p側電極6は、半導体の積層構造10の最上層であるp型半導体層4の上端面4aの上に形成される。p側電極6は、p型半導体層4の上端面4aの略全領域であって発光層3の略全領域に対応する領域に形成される透光性の導電性材料からなるp側全面電極6aから構成される。また、p側全面電極6aの一部の面上にp側パッド電極6bを設けて構成してもよい。p側パッド電極6bは、LED100に電流を供給するためのAu線等の電流供給線と接続するためのパッド電極である。n側電極5と同様に、W、Pt、Auを順に積層して形成することができる。p側パッド電極6bは0.7〜2.3μm程度の厚さに形成される。
p側全面電極6aは、p側パッド電極6bなどを介して供給される電流を、発光層3が形成された発光領域に対応するp型半導体層4の略全面にムラなく拡散するために設けられ、電流拡散機能を有する。n型半導体層2側では、n側電極5の形成面と基板1との間に位置するn型半導体層2が、電流拡散機能を有する。また、本実施の形態のLED100は、主として電極配置面側から光を取り出す構成であるため、p側全面電極6aは、発光層3から放出される光の波長において透光性を有することが必要である。このような透光性と導電性とを兼ね備えた材料として、ITO(酸化インジウムスズ)、ZnO、p型半導体層4側から順にNi、Auを積層した金属薄膜、Ni、Auの合金の薄膜等を用いることができる。特にITOは透光性及び導電性が優れ、光の外部取り出し効率向上の点で好適である。なお、p側全面電極6aの材料は、p型半導体層4と、オーミック接触できる材料であれば、前記した材料以外の材料を用いることもできる。
(第1の側面、凹部(凹状の形成された部位))
凹部20(凹状に形成された部位)は、半導体発光素子構造30の一部において、積層構造10の上端面4aからn型半導体層2が露出するように空けられた穴であり、その底面20bには、LED100に電流を供給するためのn側電極5が配置される。
底面20bは、図1の例では、電極配置面方向からみて略矩形状に形成され、底面20bを囲む第1の側面20aは、発光層3若しくは基板面1aに略垂直に、又は順傾斜して形成されている。また、第1の側面20aは、少なくともその一部が互いに対向するように形成されている。実施の形態1における第1の側面20aは、略矩形状の底面20bの全周を囲むように形成されており、略4面から構成される。この4面は、それぞれ2面ずつ互いに対向するように形成されており、略全面が互いに対向する面を有するように形成されている。
なお、底面20bの形状は矩形に限定されるものではなく、円形状、多角形状等とすることもできる。また、第1の側面20aは、全周が互いに対向するように形成されることが好ましいが、図4(a)に示す実施の形態2のように、一部が互いに対向するように形成してもよい。
(第2の側面)
第2の側面7は、半導体構造の端部、具体的には半導体発光素子構造30における積層構造10の外周を囲む側面であり、積層構造10の厚さ方向全域に渡り、積層構造10の上端面4aから基板面1aに向かって内側に傾斜する傾斜面として形成される。
このような傾斜面は、積層構造10を構成する半導体の特定の結晶面として形成した場合には、傾斜面の傾斜角度の精度が結晶構造によって規制されるため、安定した傾斜面を形成することができる。結晶面はエッチング法によって形成することができる。結晶をエッチングすると、その結晶構造に依存してエッチングレートが異なり、特定の結晶面を形成することができる。とりわけウェットエッチング法により特定の結晶面を高精度に形成することができる。
エッチングによって形成される傾斜面について具体的に説明する。半導体として六方晶のGaN系化合物半導体を用いた場合は、第2の側面7として、積層構造10を構成する半導体結晶の結晶面として形成することができる。
詳細に説明すると、基板1としてサファイアを用い、さらにサファイア結晶のC面を基板面1aとし、有機金属化学気相成長法(MOCVD法)によってGaN系化合物半導体の結晶を成長させると、半導体結晶のN極性面である(000−1)面を基板1との界面とし、c軸方向に成長した半導体結晶を形成することができる。このようにして形成した半導体結晶からなる半導体の積層構造10の側面は、半導体結晶と基板1との界面を露出させ、半導体結晶の(000−1)面からウェットエッチング法(化学エッチング法)によりエッチングすることにより、{1−102}面(R面)、若しくは当該面からc軸で30°回転した面(以下、30°回転R面という)を形成することができる。{1−102}面は(1−102)面と同価な6つの面の集合であり、積層構造10の上端面4aから基板面1aに向かって内側に傾斜した傾斜面となる。十分な時間をかけてエッチングを行うことにより、半導体発光素子構造30の第2の側面7は、六角錐台若しくは、上記30°回転R面を加えた十二角錐台の形状、若しくはその一部形状となる。
第2の側面7は、半導体結晶の{1−102}面又は30°回転R面に属し、傾斜の向きの異なる複数の傾斜面の組み合わせによる多面体として構成することにより、傾斜角度が半導体結晶の結晶構造によって規制されるため、精度の安定した面を形成することができる。基板面での平面視における半導体発光素子構造30の構成辺、例えば図1の矩形状の半導体発光素子構造30の一辺を、この多面体の第2の側面7とすることで、粗面による反射、出射がなされ、光取り出しの向上が期待できる。
<動作>
次に、図1を参照して、本発明の実施の形態に係るLED100の動作について説明する。
LED100は、p側パッド電極6bを正電極、n側電極5を負電極として直流電源に接続することにより、半導体発光素子構造30(LED構造)に対して順方向に電圧が印加され、発光層3からランダムな方向に光が放出される。発光層3から様々な方向に放出される光は、前記した経路によってLED100の外部に取り出される。
ここで、図2を参照して、本発明に係るLED100における、光の外部取り出しについて説明する。図2は、図1に示したLEDにおいて、発光層から放出された光線が外部に取り出される様子を説明するための模式図である。
発光層3から放出され、観測面方向である上方向に進行する光線L1は、透光性のp側全面電極6aを透過して、LED100の外部に取り出される。
発光層3から放出され、基板面1a側である下方向に進行する光線L2は、半導体発光素子構造30の相対的に高屈折率な積層構造10と基板1等との界面で全反射を繰り返し、光線L3、光線L4、光線L5のように積層構造10内を横方向に伝播する。積層構造10内を伝播し、半導体構造の端部、ここでは半導体発光素子構造30の外周に到達した光線L5は、外周に傾斜して設けられた第2の側面7によって観測面方向に反射され、光線L6としてp側全面電極6aを透過して外部に取り出される。
また、発光層3から横方向に放出され、あるいは積層構造10内を導波して、凹部20に向かって進行する光は、凹部20において発光層3若しくは基板面1aに対して略垂直に形成された第1の側面20aに到達する。第1の側面20aに到達した光の一部は、光線L7のように第1の側面20aから凹部20の空間に出射される。凹部20内を進行する光線L7の一部はn側電極5によって吸収・散乱されるが、n側電極5の干渉を受けない光線L7は、光線L7が出射した第1の側面20aと対向する、他の第1の側面20aから再び積層構造10内に入射する。積層構造10に入射した光線L8は、積層構造10内を外周方向に導波し、外周に設けられた第2の側面7によって観測面方向に反射され、光線L9としてp側全面電極6aを透過して外部に取り出される。
他方、第1の側面20aに到達した光で、凹部20に出射されずに、第1の側面20aによって反射された光は、積層構造10内を外周方向に向かって導波し、前記した光線L2と同様に、第2の側面7に到達すると観測面方向に反射され、外部に取り出される。
また、第1の側面20aを発光層3若しくは基板面1aに対して略垂直若しくは順傾斜に形成することによる他の利点について説明する。
第2の側面7は横方向に伝播する光を観測面方向に反射する機能を有する。また、第1の側面20aは、発光層3若しくは基板面1aに対して略垂直若しくは順傾斜に、かつ少なくとも一部が互いに対向するように形成されているため、第1の側面20aから出射した光が、一部は反射されるが、再び対向する第1の側面20aから積層構造10内に入射する光もあり、積層構造10内に再入射した光は、第2の側面7によって観測面方向に反射される。
<製造方法>
次に、図3を参照して、本実施の形態に係るLED100の製造方法について説明する。ここで、図3は、実施の形態に係るLEDの製造工程を説明するための模式図(断面図)であり、(a)から(e)は、各製造工程におけるLEDの加工の様子を示す図である。
なお、本実施の形態では、図1等に示すLED100が二次元的に配列されたウエハ状態で各工程が実施され、図3(e)に示す工程においてチップ状に分割されたLED素子が得られる。したがって、図3に示す図面においては、複数のLEDの加工の様子が描かれている。
(半導体発光素子構造を形成する工程)
半導体発光素子構造30を形成する工程は、基板1上に積層構造10(半導体構造)を形成する工程と、凹部20を形成する工程と、n側電極5を形成する工程と、p側電極6を形成する工程と、を含む。
(積層構造(半導体構造)を形成する工程)
図3(a)は、基板1上に半導体構造である半導体の積層構造10を形成した状態を示す図である。図3(a)に示すように、まずサファイア、SiC等からなる基板1上に、MOCVD法等により、例えば、下地層などを介して、SiをドープしたGaNからなるn型半導体層2、InGaNからなる発光層3、MgをドープしたGaNからなるp型半導体層4を順次積層し、窒化物半導体であるGaN系化合物半導体からなる積層構造10を形成する。
半導体構造の内、素子機能を有する半導体構造は、前記した通り、基板上にバッファ層などの下地層を介して、第1導電型半導体層及び第2導電型半導体層と、その間に発光層とを設けた構造などが形成される。なお、下地層は基板と半導体材料の組み合わせによっては省略でき、また各導電型半導体層の積層順序は特に限定されない。各半導体層は、異種基板、好ましくは、サファイア基板上に、MOCVD法により、c軸成長の窒化物半導体を用いて形成する。
n型半導体層2は、n型不純物であるSiをドープしたGaNからなる結晶を成長させて形成する。また、n型半導体層2は、n型コンタクト層とn型クラッド層との2層構造にして形成してもよい。
発光層3は、各導電型半導体層間に設けられ、具体的にはn型半導体層2上に、MOCVD法により、InGaNなどを積層して形成する。なお、本実施の形態では、発光層3としてInGaNからなる活性層を形成し、ダブルへテロ構造の発光層3としたが、n型半導体層2とp型半導体層4との間に異なる材料の活性層を設けずに、n型半導体層2とp型半導体層4とを直接に接合し、このpn接合面(界面)を発光層3とした構造としてもよい。また、発光層3として、障壁層と井戸層とを交互に積層した量子井戸構造、好ましくはInGaN/GaNの多重量子井戸構造よりなる活性層を形成してもよい。
p型半導体層4は、発光層3上に、MOCVD法により、p型不純物であるMgをドープしたGaNからなる結晶を成長させて形成する。p型半導体層4も、n型半導体層2と同様に、p型クラッド層とp型コンタクト層との2層構造にして形成してもよい。
(凹部(凹状に形成された部位)を形成する工程)
図3(b)は、積層構造10に凹部20を形成し、その底面20bにn側電極5を形成すると共に、p型半導体層4上にp側全面電極6aを形成し、さらにp側全面電極6aの一部にp側パッド電極6bを形成した状態を示す。すなわち、第1導電型半導体層及び第2導電型半導体層を有する半導体構造、具体的にはそれらを順次積層した積層構造10において、下方に位置する導電型の半導体層(第1導電型半導体層)に電極を設けるために、その一部領域が露出される。
凹部20は、例えば、フォトリソグラフィ法により形成し、具体的には、凹部20を形成する領域を除く領域にフォトレジストを用いてマスクを形成、若しくはマスクをパターニングしてレジストを除去し、塩素系ガスを用いたRIE(反応性イオンエッチング)によって積層構造10を、n型半導体層2が露出するまで異方性エッチングをする。RIEを用いた異方性エッチングにより、マスクからn型半導体層2の露出面まで略垂直な、若しくは順傾斜した第1の側面20aを有する凹部20が形成される。この後、マスクを除去する。
(電極を形成する工程)
前記した各導電型半導体層には、電極が形成される。n側電極5は、蒸着法、スパッタリング法などによりn型半導体層2側から順にW、Pt、Auを全面に積層する。そして、この金属層を所望の形状にパターニングすることによってn側電極5が形成される。他の金属や合金を用いることもできる。p側電極6を形成する工程は、p型半導体層4上にp側全面電極6aを形成する工程と、p側全面電極6aの一部にp側パッド電極6bを形成する工程とを含む。p側電極6の形成は、積層構造10の上にスパッタリング法によりITOを成膜し、p側全面電極6aを形成する領域に、フォトレジスト等を用いてマスクを形成し、ITOをエッチングした後に、有機溶剤を用いた洗浄等によってマスクを除去することにより、p側全面電極6aが形成される。次に、蒸着法、スパッタリング法等により、p側全面電極6a側から順にW、Pt、Auを全面に積層する。その後、フォトリソグラフィ法によって、この金属層を所望の形状にパターニングすることでp側パッド電極6bが形成される。電極材料として用いる材料は、Ni/Auを積層して形成してもよいし、他の金属や合金を用いることもできる。なお、p側パッド電極6bとn側電極5とに同じ材料を用いる場合には、p側パッド電極6bとn側電極5とを同じ工程において形成することもできる。
(積層構造(半導体構造)の上端面と異なる結晶面を露出する工程)
前記した通り、ウェットエッチングは、主に基板との界面から進行させるようにする。このため、エッチング時のマスクから露出された露出部の半導体結晶面が、基板との界面における結晶面よりもエッチングレートが小さくなるように、互いに異なる結晶面とする。例えば、半導体発光素子構造30の外周部に相当する部位の積層構造10を、積層構造10の上端面4a及びマスクから露出した端面(外周側面)と異なる結晶面を露出するまでエッチングによって積層構造10を除去する。好ましくは、半導体発光素子構造30の外周部に相当する部位の積層構造10を基板面1a(図1参照)までエッチングし、積層構造10の基板との界面を露出する。このように、積層構造10(半導体構造)において、エッチングレートが互いに異なる結晶面を露出させ、積層構造10の基板面側の結晶面のエッチングレートが大きいことで、基板面側の半導体が上端面側及び端面(側面)の半導体よりも優先的に、好適には選択的にエッチングされて、逆傾斜面が積層構造10の端面(側面)に形成される。
図3(c)を参照して本工程について説明する。まずエッチングのマスク材料となるSiO等を、例えばスパッタリング法などにより全面に形成し、その上にレジストを設けて、フォトリソグラフィ法によりレジスト膜をパターニングして、次にマスクをパターニングしてレジスト膜を除去し、半導体発光素子構造30の外周部に相当する部位21を除く領域にマスク50を形成する。次に塩素系ガスを用いたRIEにより半導体発光素子構造30の外周部に相当する部位21を、所望の結晶面が露出するまでエッチングする。好ましくは、基板面1aが露出するまでエッチングする。RIEによる異方性エッチングのため、半導体発光素子構造30の外周部に相当する部位21は積層構造10の上端面4aから、マスク50の形状を保って略垂直にエッチングされるため、半導体発光素子構造30の外周に形成された側面は、積層構造10の上端面4a、すなわち基板面1aに略垂直な面である。図3(c)は、半導体発光素子構造30の外周に基板面1aに略垂直な側面が形成された状態を示している。
(第2の側面(傾斜した側面)を形成する工程)
次に、図3(d)を参照して、第2の側面7を形成する工程について説明する。
前の工程におけるマスク50を除去せずに残したまま、作製中の基板1及び半導体発光素子構造30の全体を、ピロリン酸液、水酸化カリウム水溶液等を用いたエッチング液に浸漬することにより、マスク50の形成されていない半導体発光素子構造30の外周側面がウェットエッチングされ、第2の側面7として積層構造10を構成する半導体結晶の結晶性に応じた結晶面が形成される。
半導体としてGaN系化合物半導体を用い、基板1と接する界面側を(000−1)面、すなわちN極性面として形成した半導体の積層構造10を用いた場合には、ウェットエッチングによって積層構造10のN極性面側からエッチングが進行するため、半導体発光素子構造30の積層構造10の上端面4aよりも、この上端面4aと異なる結晶面として露出させた基板1との界面側の結晶面(下端面)の方が、エッチングレートが大きくなる。したがって、エッチングが進行するほど、積層構造10の下端面の方が内側に削られ、積層構造10の側面には逆傾斜面が形成される。
さらに、エッチングを進めることにより、エッチング面は{1−102}面、30°回転R面を形成するようになる。ここでエッチングを終了することにより、{1−102}面からなる第2の側面7が形成される。エッチングの後、フッ酸を用いたエッチング等によりマスク50を除去することで、図3(d)に示すように、半導体発光素子構造30が基板1上に形成される。
(LEDチップに分割する工程)
最後に、図3(e)に示すように、必要に応じて基板1の裏面を研磨して薄肉化し、ダイシング、スクライブなどによって切断し、個々のLED100をチップ状に分割する。
また、前記した第2の側面を形成する工程により、図3(d)に示すように、隣接する半導体発光素子構造30間において、積層構造10(半導体構造)の上端面側と基板面側とで距離が異なり、基板面側において隣接する端部の幅が広くなっている。このため、各半導体発光素子構造30の間隔を狭くして、ウエハ当たりに形成する半導体発光素子構造30の数を多くしても、基板面側の半導体発光素子構造30の間隔を広くすることができ、基板分割における切り代を確保することができる。また、各半導体発光素子構造30間で上端面側の幅が狭く、基板面側で広くなるため、基板の切り代幅を従来と同じにしても、発光領域を大きくした半導体発光素子構造30を作製でき、ウエハ当たりの半導体発光素子構造30の数を多くすることができる。また、図8に示す比較例のように、半導体発光素子構造の外周部をn型半導体層302の露出部とする場合に比して、実施の形態1のように発光層3の端面を半導体発光素子構造30の外周側面である第2の側面7に設けた構造の方が、発光領域を広くでき、積層構造10(半導体構造)の端面の逆傾斜面による光反射効果を高めることができる。このとき、積層構造10の上端面における端部が、素子毎に分割した後の基板の端部に最も近く配置される。すなわち、発光層3の端部よりも、上端面の端部の方が素子の外側に突出した構造であるため、逆傾斜面における好適な光反射、指向性の制御を実現することができる。
以上、説明した製造方法によって、図1に示した実施の形態1のLED100を製造することができる。なお、以上は、一実施形態に係る製造工程を順に説明するものであり、他の実施形態として、半導体構造の上端面と異なる結晶面を露出させる工程・第2の側面を形成する工程と、p側電極を形成する工程・n側電極を形成する工程・凹部を形成する工程とは、順序が入れ替わってもよく、例えば、半導体構造の上端面と異なる結晶面を露出させる工程・第2の側面を形成する工程を実施した後に、凹部を形成する工程・p側電極を形成する工程・n側電極を形成る工程を実施するようにしてもよい。
(実施の形態2)
<構成>
次に、図4を参照して、実施の形態2のLED100の構成について説明する。ここで、図4(a)は、実施の形態2のLEDを電極配置面側からみた平面図であり、図4(b)は、図4(a)のB−B線における断面図である。実施の形態2のLED100は、図1に示した実施の形態1とは、主に凹部20を形成した位置及び凹部20の側面20aの形状が異なる以外は、同様の構成であるので、同じ構成の箇所については説明を省略する。
実施の形態2のLED100においては、実施の形態1に比して、凹部20の内壁面の一部が半導体発光素子構造30の外側に開口されており、具体的にはn側電極5を配置するための凹部20が、電極配置面側からみて略正方形の半導体発光素子構造30の一辺の一部を削るように形成され、外周方向に向かって開口している。そのため、凹部20の略正方形の底面20bを囲む第1の側面20aは、略3面から構成され、このうち外周方向を向く1面は対向面を有さないが、他の2面は互いに対向する。
実施の形態1に係るLEDと同様に、実施の形態2に係るLED100は、第2の側面7に到達した光の経路は、実施の形態1のLEDと同様であるので説明を省略する。
対向面を有さない第1の側面20aから出射された光は、観測面方向に向かうことができず、指向性の低下につながる。一方、第2の側面20aの一部に対向面を有さない部位を設けることで、凹部20の底面20bに配置されるn側電極5とリードフレームを接続するワイヤは、観測面方向である半導体発光素子構造30の発光領域の上面を跨ぐことなく、配線することができる。実施の形態1のように、凹部20の底面20bが積層構造10(半導体構造)に囲まれた構成の場合は、n側電極5とリードフレームを接続するワイヤはLED100の観測面上を跨ぐことになり、観測面方向に進行する光の一部がワイヤによって吸収又は散乱され、光出力を下げる原因ともなる。
したがって、凹部20をどのように設けるかは、前記長所・短所を勘案し、第1の側面20aにおいて互いに対向する面の面積を多くするように設計することができる。
<製造方法>
実施の形態2のLED100は、図3(b)に示す凹部20を形成する位置及びn側電極5及びp側電極6を形成する位置が異なる他は、実施の形態1と同様の製造工程によって製造することができる。
(実施の形態3)
<構成>
次に、図5及び図6を参照して、実施の形態3のLED100の構造について説明する。ここで、図5(a)は、実施の形態3のLEDを電極配置面側からみた平面図であり、図5(b)は、図5(a)のB−B線における断面図である。また、図6は実施の形態3のLEDの第2の側面の形状を説明するための斜視図である。
実施の形態3のLED100は、第2の側面7に前記した結晶面の多面体による凹凸形状7a(凸部7bと凹部7cとからなる形状)を設けたことを特徴とする。第2の側面7に凹凸形状7aを設けた以外の構成は、図4に示した実施の形態2のLED100と同じ構成であるから、同じ構成の箇所については説明を省略する。
実施の形態3の第2の側面7は、図6に示すように、積層構造10の厚さ方向に平行に、かつ周期的に凸部7b及び凹部7cからなる凹凸形状7aが形成されている。なお、この凹凸形状7aをならした平均面は、実施の形態2における第2の側面7と同様に、積層構造10の上端面4aから下端面(基板面1a)に向かって内側に傾斜した逆傾斜面である。
このような凹凸形状を有する傾斜面は、ウェットエッチング時のマスクの端部形状を起点として多面体のエッチング面として形成することができる。具体的には、基板面の平面視で、マスクの一辺を直線状から、波状、ジグザグ状などの端部形状として、基板面露出時の積層構造10の端部に凹凸形状を設ける。端部の凹凸形状は、エッチング法により半導体結晶を加工することにより形成することができ、ウェットエッチング法によって結晶面の多面体に加工することができる。実施の形態1において説明したものと同様に、半導体として六方晶の結晶構造を有する窒化物半導体であるGaN系化合物半導体を用いた場合は、第2の側面7を半導体結晶の結晶面として形成することができる。基板面を露出させるエッチングの際に、マスクの端部形状を凹凸状として、積層構造10の、例えば、その半導体発光素子構造30の平面視の構造辺の一辺に、凹凸形状の端部を形成する。次に、ウェットエッチング法によるエッチングで、図6に示すような{1−102}面の多面体からなる凹凸形状が現れる。一方で、半導体発光素子構造30の端部、例えば、その半導体発光素子構造30の平面視の構成辺の一辺の端部を、略均一な1つの面で構成させるには、基板面を露出させる際に、積層構造10の端部を略平坦とすること、すなわち、基板面を露出させる際に用いるマスクの端部形状を直線状とすること、である。この凹凸形状は結晶構造によって規制される面であるから、精度の安定した面を形成することができる。
第2の側面7における多面体の凹凸形状7aの凸部7b及び凹部7cの周期としては、第2の側面7における光の外部取り出しの効率から0.1〜0.3μm程度とすることが好ましい。
図7は、実施の形態3に係るLEDを用いたLED装置の構成を示す断面図である。LED100は、基板1を下側として、外部から電流を供給するための正電極側のリードフレーム111のカップ状に形成された凹部111a内に接着剤115によって固定されている。凹部111aの内部の側面は上方に向かって外側に傾斜した傾斜面である。p側パッド電極6bは、正電極側のリードフレーム111の一部とAu線等からなるワイヤ113で接続されている。n側電極5は負電極側のリードフレーム112とAu線等からなるワイヤ114で接続されている。全体は樹脂116で封止され、砲弾型の外観を有するLED装置110を構成している。
<動作>
次に、図5を参照して、実施の形態3に係るLED100の動作について説明する。第2の側面7に凹凸形状7aを有さない実施の形態1及び実施の形態2のような構成について考える。第2の側面7に到達した光は、第2の側面7によって観測面方向である上方向に反射される。実施の形態3では、第2の側面7に凹凸形状7aを設けることにより、半導体発光素子構造30の積層構造10内を横方向に伝播して第2の側面7に到達した光の一部を、凹凸形状7aによって散乱し、外部に取り出すように構成した。図5(b)を参照して、実施の形態3のLED100における光の外部取り出しの様子を説明する。発光層3から観測面方向である上方向に放出された光線L1は、透光性のp側全面電極6aを透過して外部に取り出される。積層構造10内を横方向に伝播する光線L2は、積層構造10の界面で全反射を繰り返し光線L3のように第2の側面7に到達する。光線L3は、第2の側面7によって、その一部が上方向に反射される。第2の側面7で上方向に反射された光線L4は、半導体発光素子構造30の積層構造10の上端面4aに対して、全反射の臨界角以下の角度で入射すると、積層構造10から外部に取り出される。しかし、臨界角以上の角度で入射すると、積層構造10の上端面4aによって全反射され、外部に取り出されることなく、再び積層構造10内を伝播する。
他方、第2の側面7に到達した光線L3の一部は、第2の側面7に設けられた凹凸形状7aによって散乱され、光線L5のように一部は第2の側面7から外部に取り出され、積層構造10の内部へ反射される一部の光も、散乱により反射角が変化する。特に半導体発光素子構造30の構成辺に沿う方向、すなわち図5(b)の紙面に垂直な方向に伝播する光において、このような第2の側面7での散乱による光取り出し、内部への反射が好適に機能する。第2の側面7から、光線の一部を外部に取り出すことにより、LED100全体としてみれば、外部への取り出し光量を増加することができる。
図7を参照して、実施の形態3に係るLEDを用いたLED装置による光の外部への取り出しについて説明する。実施の形態3に係るLED100は、第2の側面7からも光が出射されるため、この第2の側面7から出射された光を観測面方向に向けるためのカップ状に形成された凹部111aをリードフレーム111に設けた。凹部111aの内部の側面は上方に向かって外側に傾斜した傾斜面であり、LED100の第2の側面7から出射される光を観測面方向である上方向に反射する。このように構成することで、LED装置110として、観測面方向に有効に取り出される光量を増加することができる。
(実施例1)
直径2インチのC面サファイア基板上に、GaNを用いたバッファ層(下地層)を設けて、その上に、GaN系化合物半導体を用いた発光層を含む積層構造を形成する。
次に、積層構造の表面からn型半導体層が露出する深さで、フォトリソグラフィ法により、図1に示す凹部を形成する。
積層構造の表面にはITOによるp側全面電極を形成し、さらに蒸着法及びフォトリソグラフィ法を用いて、p側全面電極の一部に金属からなるp側パッド電極を、凹部の底面に金属からなるn側電極を形成する。
続いて、フォトリソグラフィ法により積層構造の上端面及び電極を覆うマスクを、SiOを用いて形成し、各半導体発光素子構造の構成単位の外周部を、基板表面が露出する深さまで、塩素系ガスを用いたRIEによる異方性エッチングによってエッチングし、基板上で互いに分離された半導体発光素子構造を形成する。このとき、それぞれのエッチング端面は、基板面(発光層)にほぼ垂直な面となる。
半導体発光素子構造の表面のSiOマスクを用いて、エッチング液である約200℃のピロリン酸溶液に浸漬し、半導体発光素子構造を囲む外周側面に、逆傾斜したエッチング面を形成する。
SiOマスクを、フッ酸を用いて除去し、基板をダイシングによって割断して、LEDチップを得る。
(実施例2)
ウェットエッチング法のエッチング液として、実施例1におけるピロリン酸溶液の代わりに水酸化カリウム水溶液を用い、半導体発光素子構造の端部であるその外周に逆傾斜面を形成し、LEDチップを作製する。他の条件は、実施例1と同じとする。
(実施例3)
図4に示すように、凹部が部分的に外部に開口する形状の半導体発光素子構造を有するLEDチップを作製する。他の条件は、実施例1と同じとする。
(実施例4)
実施例1において、積層構造を形成後に、各半導体発光素子構造部をマスクで覆い、基板面が露出するまでエッチングで除去して、ウェットエッチング法により、逆傾斜面を形成する。続いて、マスクを除去し、実施例1と同様にして、積層構造に凹部を形成し、n型半導体層及びp型半導体層の上に、それぞれn側電極及びp側電極を形成して、チップに割断してLEDチップを得る。このように、積層構造の端部に逆傾斜面を形成する工程(第2の側面を形成する工程)を、積層構造の加工(凹部を形成する工程)及びn側電極・p側電極を形成する工程よりも前に実施することで、ウェットエッチングによる侵食などの問題が発生せず、好ましい。
(比較例)
比較例として、図8に示すLEDチップを作製する。
基板301、n型半導体層302、発光層303、p型半導体層304、凹部320、n側電極305、p側全面電極306a及びp側パッド電極306bからなるp側電極6は、実施例3と同様であるが、凹部320を形成するエッチング工程において、n側電極305の形成部と、発光層303の外周部をマスクから露出させ、RIEによりn型半導体層が露出するまでエッチングする。その結果、発光層を含む積層構造の外周に、発光層に略垂直な側面307bが形成される。
その後、半導体発光素子構造の外周部を、RIEによって基板面が露出するまで除去することで発光層に略垂直な外周測面を形成し、凹部形成時に露出したn型半導体層の露出面より下の部分をウェットエッチングし、積層構造の下部の外周に逆傾斜面からなる側面307aを形成する。
実施例によるLEDは、発光層を含む積層構造の外周に逆傾斜した側面を形成したため、発光層から離れたn型半導体層の下方の側面307aにしか傾斜面が設けられていない比較例によるLEDに対して、光の取り出し効率が良好である。また、発光層の面積、引いては発光出力を増加させることができる。
本発明の半導体発光素子は、各種照明器具、車両搭載用照明、ディスプレイ、インジケータ等の発光素子を用いるものに利用することができ、また、可視光だけでなく紫外光などの可視光域外の電磁波の素子にも応用でき、本発明の素子構造は、受光素子などの他の光素子にも応用することができる。更に、本発明の窒化物半導体の結晶面の構成以外に係るその他の本発明の構成、態様については、他の材料、例えば、AlGaAsなどのGaAs系半導体、AlInGaPなどのGaP系半導体、他の波長の光素子にも応用することができる。加えて、本発明の窒化物半導体の結晶面に係る構成及びその素子構造を、HEMTなどのパワー半導体、電子デバイス素子など、他の半導体素子などにも応用することができる。
実施の形態1に係るLEDの構成を示す模式図であり、(a)はLEDを電極配置面側からみた平面図、(b)は図1(a)のA−A線における断面図である。 実施の形態1に係るLEDにおいて、光の外部取り出しの様子を説明するための図である。 実施の形態に係るLEDの製造工程を説明する図であり、(a)は基板上に半導体の積層構造を形成する工程、(b)は凹部の底面を囲む第1の側面を形成する工程、(c)は半導体積層構造の外周を、基板面が露出するまでエッチングする工程、(d)はウェットエッチングによって第2の側面を形成する工程、(e)は基板を切断し、LED(半導体発光素子)チップに分割する工程、を説明するためのLEDの断面図である。 実施の形態2に係るLEDの構成を示す模式図であり、(a)はLEDを電極配置面側からみた平面図、(b)は、(a)のB−B線における断面図である。 実施の形態3に係るLEDの第2の側面の形状を説明するための斜視図である。 実施の形態3に係るLEDの構成及び光の外部取り出しの様子を説明するための模式図であり、(a)はLEDを電極配置面側からみた平面図、(b)は、(a)のB−B線における断面図である。 実施の形態3に係るLEDを用いたLED装置の構成を示す模式図(断面図)である。 比較例のLEDの構成を示す模式図であり、(a)はLEDを電極配置面側からみた平面図、(b)は、(a)のA−A線における断面図である。
符号の説明
1 基板
1a 基板面(積層構造の下端面)
2 n型半導体層
3 発光層
4 p型半導体層
4a p型半導体層の上端面(積層構造の上端面)
5 n側電極
6 p側電極
6a p側全面電極
6b p側パッド電極
7 第2の側面(外周側面)
10 積層構造(半導体構造)
20 凹部(凹状に形成された部位)
20a 第1の側面
20b 底面
30 半導体発光素子構造
100 LED(半導体発光素子)

Claims (17)

  1. 発光層を含む半導体構造を有する半導体発光素子構造を基板上に設けた半導体発光素子であって、
    前記半導体発光素子構造は、前記半導体構造の上端面において、前記発光層より前記基板面に近い半導体層が露出した底面を有する凹状に形成された部位における第1の側面と、当該半導体発光素子構造の外周の少なくとも一部に形成された第2の側面とを有し、
    前記第1の側面は、前記発光層若しくは前記基板面に略垂直若しくは前記凹状に形成された部位の底面よりも開口部側が幅広に傾斜した面であり、かつ少なくとも一部が互いに対向するように形成され、
    前記第2の側面は、前記半導体構造の上端面と前記基板面に接する前記半導体構造の下端面とを接続し、前記上端面から前記下端面に向かって内側に傾斜する傾斜面として形成されたことを特徴とする半導体発光素子。
  2. 前記半導体発光素子構造は、正負電極を、前記半導体発光素子構造の上端面側に設けたことを特徴とする請求項1に記載の半導体発光素子。
  3. 前記正負電極の一方を、前記凹状に形成された部位の底面上に設けたことを特徴とする請求項2に記載の半導体発光素子。
  4. 前記第1の側面は、前記凹状に形成された部位の底面を囲む全周に形成されたことを特徴とする請求項1乃至請求項3の何れか1項に記載の半導体発光素子。
  5. 前記半導体は窒化物半導体であり、前記基板の屈折率が前記窒化物半導体の屈折率より小さいことを特徴とする請求項1乃至請求項4の何れか1項に記載の半導体発光素子。
  6. 前記半導体は窒化物半導体であり、前記第2の側面が、前記窒化物半導体のエッチング面として形成されたことを特徴とする請求項1乃至請求項5の何れか1項に記載の半導体発光素子。
  7. 前記エッチング面が、前記半導体構造の下端面に略平行な前記窒化物半導体の(000−1)面(N極性面)からウェットエッチングされて形成された面であることを特徴とする請求項6に記載の半導体発光素子。
  8. 前記第2の側面が、前記窒化物半導体の{1−102}面であることを特徴とする請求項6又は請求項7に記載の半導体発光素子。
  9. 前記エッチング面が、凹凸形状を有することを特徴とする請求項6乃至請求項8の何れか1項に記載の半導体発光素子。
  10. 前記凹凸形状を有するエッチング面が、該凹凸形状を構成する凹部又は凸部の少なくとも一方が{1−102}面の多面体によって構成されたことを特徴とする請求項9に記載の半導体発光素子。
  11. 基板上に窒化ガリウム系半導体を用いた半導体発光素子構造を有する半導体発光素子であって、
    前記窒化ガリウム系半導体は、前記基板との界面側がN極性面であり、前記半導体発光素子構造の端部側面の少なくとも一部は、前記窒化ガリウム系半導体の{1−102}面によって構成されたことを特徴とする半導体発光素子。
  12. 前記端部側面が、前記半導体発光素子構造の上端面側から前記下端面側に向かって内側に傾斜する傾斜面として形成されたことを特徴とする請求項11に記載の半導体発光素子。
  13. 発光層を含む半導体構造を有する半導体発光素子構造を備えた半導体発光素子の製造方法であって、
    基板上に、前記半導体構造を前記基板との界面として前記半導体発光素子構造を形成する工程と、
    前記半導体構造の上端面と異なる結晶面を露出させる工程と、
    前記半導体構造に、ウェットエッチングによって前記発光層若しくは前記基板面に垂直な面に対して傾斜した側面を形成する工程と、を含み、
    前記ウェットエッチングにおいて、前記半導体構造の上端面と異なる結晶面におけるエッチングレートは、前記半導体構造の上端面におけるエッチングレートよりも大きいことを特徴とする半導体発光素子の製造方法。
  14. 前記半導体構造の上端面と異なる結晶面を露出させる工程は、前記半導体構造との界面を構成する前記基板面を露出させることを特徴とする請求項13に記載の半導体発光素子の製造方法。
  15. 前記ウェットエッチングにおいて、前記半導体構造の前記露出させた結晶面側の端部が、前記半導体構造の上端面側の端部よりも前記半導体構造の内側になるまでウェットエッチングすることを特徴とする請求項14に記載の半導体発光素子の製造方法。
  16. 基板上に該基板との界面がN極性面である窒化ガリウム系半導体を用いた半導体発光素子構造を有する半導体発光素子の製造方法であって、
    前記基板上に、n型半導体層とp型半導体層とを含み、該n型半導体層と該p型半導体層との間に発光層を有する半導体構造を形成する工程を具備し、
    該半導体構造を形成する工程の後に、
    前記p型半導体層の上に、p側電極を形成する工程と、
    前記半導体構造においてn側電極を形成する領域を前記n型半導体層が露出するまでエッチングする工程と、
    前記露出したn型半導体層の上に、n側電極を形成する工程と、
    前記半導体構造の一部を、前記基板面が露出するまでエッチングして、前記半導体発光素子構造に端部を形成する工程と、
    前記基板面が露出した前記半導体発光素子構造の端部を、前記界面からウェットエッチングする工程と、
    を含むことを特徴とする半導体発光素子の製造方法。
  17. 基板上に該基板との界面がN極性面である窒化ガリウム系半導体を用いた半導体発光素子構造を有する半導体発光素子の製造方法であって、
    前記基板上に、n型半導体層とp型半導体層とを含み、該n型半導体層と該p型半導体層との間に発光層を有する半導体構造を形成する工程を具備し、
    該半導体構造を形成する工程の後に、
    前記半導体構造の一部を、前記基板面が露出するまでエッチングして、複数の半導体発光素子構造の間に、前記半導体構造の端部を形成する工程と、
    前記基板面が露出した前記半導体構造の端部を、前記界面からウェットエッチングし、前記複数の半導体発光素子構造間の、互いに隣接する前記半導体構造の端部間の距離を、前記半導体構造の上端面側より基板面側で広くする工程と、
    前記複数の半導体発光素子構造間の、互いに隣接する前記半導体構造の端部間で、前記基板を切断して、各半導体発光素子に分離する工程と、
    を含むことを特徴とする半導体発光素子の製造方法。
JP2006118855A 2006-04-24 2006-04-24 半導体発光素子及び半導体発光素子の製造方法 Expired - Fee Related JP5157081B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2006118855A JP5157081B2 (ja) 2006-04-24 2006-04-24 半導体発光素子及び半導体発光素子の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006118855A JP5157081B2 (ja) 2006-04-24 2006-04-24 半導体発光素子及び半導体発光素子の製造方法

Publications (2)

Publication Number Publication Date
JP2007294566A true JP2007294566A (ja) 2007-11-08
JP5157081B2 JP5157081B2 (ja) 2013-03-06

Family

ID=38764905

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006118855A Expired - Fee Related JP5157081B2 (ja) 2006-04-24 2006-04-24 半導体発光素子及び半導体発光素子の製造方法

Country Status (1)

Country Link
JP (1) JP5157081B2 (ja)

Cited By (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009059969A (ja) * 2007-08-31 2009-03-19 Seiwa Electric Mfg Co Ltd 半導体発光素子、発光装置、照明装置、表示装置及び半導体発光素子の製造方法
JP2009188240A (ja) * 2008-02-07 2009-08-20 Sharp Corp 半導体発光素子の製造方法および半導体発光素子
WO2011010881A2 (ko) * 2009-07-22 2011-01-27 주식회사 에피밸리 3족 질화물 반도체 발광소자
JP2011066048A (ja) * 2009-09-15 2011-03-31 Toyoda Gosei Co Ltd Iii族窒化物半導体発光素子
CN102263176A (zh) * 2010-05-24 2011-11-30 Lg伊诺特有限公司 发光器件、发光器件封装以及发光装置系统
JP2013118327A (ja) * 2011-12-05 2013-06-13 Toyoda Gosei Co Ltd 半導体発光素子、半導体発光素子の製造方法および発光装置
JP2014033090A (ja) * 2012-08-03 2014-02-20 Stanley Electric Co Ltd 半導体発光装置
JP2014086555A (ja) * 2012-10-23 2014-05-12 Toyoda Gosei Co Ltd 半導体発光素子および半導体発光素子の製造方法
JP2014103238A (ja) * 2012-11-20 2014-06-05 Toyoda Gosei Co Ltd 半導体発光素子の製造方法および半導体発光素子
JP2014517543A (ja) * 2011-06-15 2014-07-17 ソウル バイオシス カンパニー リミテッド 半導体発光素子及びその製造方法
JP2014137853A (ja) * 2013-01-15 2014-07-28 Nippon Hoso Kyokai <Nhk> 発光素子
WO2016002359A1 (ja) * 2014-07-03 2016-01-07 ソニー株式会社 発光素子及び発光素子組立体
US9276170B2 (en) 2012-10-23 2016-03-01 Toyoda Gosei Co., Ltd. Semiconductor light emitting element and method of manufacturing semiconductor light emitting element
WO2016163101A1 (en) * 2015-04-07 2016-10-13 Sharp Kabushiki Kaisha Fluidic assembly top-contact led disk
US9627437B1 (en) 2016-06-30 2017-04-18 Sharp Laboratories Of America, Inc. Patterned phosphors in through hole via (THV) glass
US9755110B1 (en) 2016-07-27 2017-09-05 Sharp Laboratories Of America, Inc. Substrate with topological features for steering fluidic assembly LED disks
US9837390B1 (en) 2016-11-07 2017-12-05 Corning Incorporated Systems and methods for creating fluidic assembly structures on a substrate
US9892944B2 (en) 2016-06-23 2018-02-13 Sharp Kabushiki Kaisha Diodes offering asymmetric stability during fluidic assembly
US9917226B1 (en) 2016-09-15 2018-03-13 Sharp Kabushiki Kaisha Substrate features for enhanced fluidic assembly of electronic devices
JP2018060932A (ja) * 2016-10-06 2018-04-12 ローム株式会社 Ledパッケージ
JP2018078279A (ja) * 2016-09-15 2018-05-17 イーラックス・インコーポレイテッドeLux Inc. 表面実装型発光素子を有するディスプレイ
US9985190B2 (en) 2016-05-18 2018-05-29 eLux Inc. Formation and structure of post enhanced diodes for orientation control
US10115862B2 (en) 2011-12-27 2018-10-30 eLux Inc. Fluidic assembly top-contact LED disk
US10243097B2 (en) 2016-09-09 2019-03-26 eLux Inc. Fluidic assembly using tunable suspension flow
US10249599B2 (en) 2016-06-29 2019-04-02 eLux, Inc. Laminated printed color conversion phosphor sheets

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07254732A (ja) * 1994-03-15 1995-10-03 Toshiba Corp 半導体発光装置
JPH10308532A (ja) * 1997-05-06 1998-11-17 Sony Corp 半導体発光素子
JP2001284650A (ja) * 2000-03-29 2001-10-12 Kyocera Corp 半導体発光素子
JP2003110136A (ja) * 2001-09-28 2003-04-11 Toyoda Gosei Co Ltd 発光素子
WO2005041283A1 (ja) * 2003-10-27 2005-05-06 Sumitomo Electric Industries, Ltd. 窒化ガリウム系半導体基板と窒化ガリウム系半導体基板の製造方法
JP2005236109A (ja) * 2004-02-20 2005-09-02 Sharp Corp 窒化物半導体発光素子及びその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07254732A (ja) * 1994-03-15 1995-10-03 Toshiba Corp 半導体発光装置
JPH10308532A (ja) * 1997-05-06 1998-11-17 Sony Corp 半導体発光素子
JP2001284650A (ja) * 2000-03-29 2001-10-12 Kyocera Corp 半導体発光素子
JP2003110136A (ja) * 2001-09-28 2003-04-11 Toyoda Gosei Co Ltd 発光素子
WO2005041283A1 (ja) * 2003-10-27 2005-05-06 Sumitomo Electric Industries, Ltd. 窒化ガリウム系半導体基板と窒化ガリウム系半導体基板の製造方法
JP2005236109A (ja) * 2004-02-20 2005-09-02 Sharp Corp 窒化物半導体発光素子及びその製造方法

Cited By (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009059969A (ja) * 2007-08-31 2009-03-19 Seiwa Electric Mfg Co Ltd 半導体発光素子、発光装置、照明装置、表示装置及び半導体発光素子の製造方法
JP2009188240A (ja) * 2008-02-07 2009-08-20 Sharp Corp 半導体発光素子の製造方法および半導体発光素子
KR101098589B1 (ko) * 2009-07-22 2011-12-26 주식회사 에피밸리 3족 질화물 반도체 발광소자
WO2011010881A2 (ko) * 2009-07-22 2011-01-27 주식회사 에피밸리 3족 질화물 반도체 발광소자
WO2011010881A3 (ko) * 2009-07-22 2011-04-28 주식회사 에피밸리 3족 질화물 반도체 발광소자
JP2011066048A (ja) * 2009-09-15 2011-03-31 Toyoda Gosei Co Ltd Iii族窒化物半導体発光素子
EP2390931A3 (en) * 2010-05-24 2014-04-30 LG Innotek Co., Ltd. Light emitting device, light emitting device package, and lighting device system
CN102263176A (zh) * 2010-05-24 2011-11-30 Lg伊诺特有限公司 发光器件、发光器件封装以及发光装置系统
JP2011249805A (ja) * 2010-05-24 2011-12-08 Lg Innotek Co Ltd 発光素子
JP2014517543A (ja) * 2011-06-15 2014-07-17 ソウル バイオシス カンパニー リミテッド 半導体発光素子及びその製造方法
JP2013118327A (ja) * 2011-12-05 2013-06-13 Toyoda Gosei Co Ltd 半導体発光素子、半導体発光素子の製造方法および発光装置
US8791469B2 (en) 2011-12-05 2014-07-29 Toyoda Gosei Co., Ltd. Semiconductor light emitting element having a plurality of substrate cutouts and semiconductor layer side surface projections
US10115862B2 (en) 2011-12-27 2018-10-30 eLux Inc. Fluidic assembly top-contact LED disk
US10475958B2 (en) 2011-12-27 2019-11-12 eLux Inc. Fluidic assembly top-contact LED disk
JP2014033090A (ja) * 2012-08-03 2014-02-20 Stanley Electric Co Ltd 半導体発光装置
JP2014086555A (ja) * 2012-10-23 2014-05-12 Toyoda Gosei Co Ltd 半導体発光素子および半導体発光素子の製造方法
US9276170B2 (en) 2012-10-23 2016-03-01 Toyoda Gosei Co., Ltd. Semiconductor light emitting element and method of manufacturing semiconductor light emitting element
JP2014103238A (ja) * 2012-11-20 2014-06-05 Toyoda Gosei Co Ltd 半導体発光素子の製造方法および半導体発光素子
JP2014137853A (ja) * 2013-01-15 2014-07-28 Nippon Hoso Kyokai <Nhk> 発光素子
WO2016002359A1 (ja) * 2014-07-03 2016-01-07 ソニー株式会社 発光素子及び発光素子組立体
JPWO2016002359A1 (ja) * 2014-07-03 2017-04-27 ソニー株式会社 発光素子及び発光素子組立体
WO2016163101A1 (en) * 2015-04-07 2016-10-13 Sharp Kabushiki Kaisha Fluidic assembly top-contact led disk
US9985190B2 (en) 2016-05-18 2018-05-29 eLux Inc. Formation and structure of post enhanced diodes for orientation control
US9892944B2 (en) 2016-06-23 2018-02-13 Sharp Kabushiki Kaisha Diodes offering asymmetric stability during fluidic assembly
US10643870B2 (en) 2016-06-23 2020-05-05 eLux Inc. Diodes offering asymmetric stability during fluidic assembly
US10347513B2 (en) 2016-06-23 2019-07-09 eLux Inc. Diodes offering asymmetric stability during fluidic assembly
US10249599B2 (en) 2016-06-29 2019-04-02 eLux, Inc. Laminated printed color conversion phosphor sheets
US9627437B1 (en) 2016-06-30 2017-04-18 Sharp Laboratories Of America, Inc. Patterned phosphors in through hole via (THV) glass
US9755110B1 (en) 2016-07-27 2017-09-05 Sharp Laboratories Of America, Inc. Substrate with topological features for steering fluidic assembly LED disks
US10243097B2 (en) 2016-09-09 2019-03-26 eLux Inc. Fluidic assembly using tunable suspension flow
US11211520B2 (en) 2016-09-09 2021-12-28 eLux Inc. Fluidic assembly using tunable suspension flow
US10243098B2 (en) 2016-09-15 2019-03-26 eLux Inc. Substrate features for enhanced fluidic assembly of electronic devices
JP2018078279A (ja) * 2016-09-15 2018-05-17 イーラックス・インコーポレイテッドeLux Inc. 表面実装型発光素子を有するディスプレイ
US9917226B1 (en) 2016-09-15 2018-03-13 Sharp Kabushiki Kaisha Substrate features for enhanced fluidic assembly of electronic devices
JP2018060932A (ja) * 2016-10-06 2018-04-12 ローム株式会社 Ledパッケージ
US9837390B1 (en) 2016-11-07 2017-12-05 Corning Incorporated Systems and methods for creating fluidic assembly structures on a substrate

Also Published As

Publication number Publication date
JP5157081B2 (ja) 2013-03-06

Similar Documents

Publication Publication Date Title
JP5157081B2 (ja) 半導体発光素子及び半導体発光素子の製造方法
US7777242B2 (en) Light emitting device and fabrication method thereof
US8716728B2 (en) Nitride semiconductor light-emitting diode device
US9117972B2 (en) Group III nitride semiconductor light-emitting device
CN105009308B (zh) 用于创建多孔反射接触件的方法和装置
JP5056799B2 (ja) Iii族窒化物半導体発光素子およびその製造方法
US8460949B2 (en) Light emitting device with air bars and method of manufacturing the same
JP2009004625A (ja) 半導体発光装置
JP2011029612A (ja) Iii族窒化物半導体発光素子
JP2008141015A (ja) 発光ダイオード素子
JP2008140918A (ja) 発光素子の製造方法
JP2013232478A (ja) 半導体発光装置及びその製造方法
JP4957130B2 (ja) 発光ダイオード
US11437427B2 (en) Light-emitting device and manufacturing method thereof
JP4311173B2 (ja) 半導体発光素子
JP5729328B2 (ja) Iii族窒化物半導体発光素子およびその製造方法
JP2007150259A (ja) 窒化物半導体発光素子およびその製造方法
WO2015141166A1 (ja) 半導体発光装置とその製造方法
JPWO2014058069A1 (ja) 半導体発光素子及びその製造方法
JP5023674B2 (ja) 半導体発光素子、半導体発光素子の製造方法及び半導体発光装置
JP5168890B2 (ja) 半導体発光素子及び半導体発光素子の製造方法
JP2013239471A (ja) 発光ダイオード素子の製造方法
JP2011159650A (ja) 発光素子
JP5277066B2 (ja) 半導体発光素子およびその製造方法
KR100969160B1 (ko) 발광소자 및 그 제조방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090410

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110608

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110628

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110818

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120417

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120611

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20121113

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20121126

R150 Certificate of patent or registration of utility model

Ref document number: 5157081

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151221

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151221

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees