JP2007174490A - 電力供給制御装置 - Google Patents

Abstract

【課題】暗電流を抑制しつつオフ指令信号の入力時に半導体スイッチ素子の遮断保持状態が解除されることを防止することが可能な電力供給制御装置を提供する。
【解決手段】第２強制遮断後、クリアカウンタ７２は、ローレベルの制御信号Ｓ１を受けている間はカウンタ値がリセットされローレベルの出力信号Ｓ２を出力し、ローレベルの制御信号Ｓ１（オン指令信号）が入力されている限り、ヒューズ時間カウンタ７３のカウンタ値はクリアされず第２強制遮断状態が保持される。内部グランド生成部２３は、ハイレベルの制御信号Ｓ１を受けることでＦＥＴ４１がオフするが、ハイレベルの制御信号Ｓ１（オフ指令信号）の入力が基準正常時間継続しない限り、ローレベルの出力信号Ｓ２を受けることでＦＥＴ４２がオンしており、通電状態が継続される。
【選択図】図１０

Description

本発明は、電力供給制御装置に関する。

従来、電源と負荷とを接続する通電路に、例えばパワーＭＯＳＦＥＴなどの大電力用半導体スイッチ素子を介設し、この半導体スイッチ素子をオンオフさせることにより負荷への電力供給を制御するようにした電力供給制御装置が提供されている。このような電力供給制御装置では、過電流が流れると上記半導体スイッチ素子の制御端子の電位を制御して当該半導体スイッチ素子をオフにすることにより、上記半導体スイッチ素子自体を保護する自己保護機能を有するものが知られている。具体的には、例えば下記特許文献１に示すように、電流検出抵抗を負荷端子（例えばＭＯＳＦＥＴであればソースまたはドレイン）に直列に接続し、この抵抗における電圧降下に基づき半導体スイッチ素子を流れる負荷電流を検出して、この負荷電流が所定の閾値以上になると過電流と判定するようなものがある。そして、上述の自己保護機能に基づく電流遮断は、遮断後に所定時間が経過すれば、当該半導体スイッチ素子は再びオン状態に自己復帰する構成とされている。これは、半導体スイッチ素子自体が過熱状態に陥ることを回避するために設けられている機能であるところ、異常電流を遮断すれば、元々備えられている放熱装置によって半導体スイッチ素子は速やかに温度が低下するはずだからである。
特開２００１−２１７６９６公報

ところで、上記電力供給制御装置において、例えば過電流異常が長時間解消されず、上記自己保護機能に基づく半導体スイッチ素子の遮断及び復帰の動作が所定回数以上繰り返されたときには、半導体スイッチ素子を遮断状態に保持すべき場合がある。このような処理を行う制御回路を電力供給制御装置に備えようとした場合、定電圧電源回路を設けてこれによって生成される定電圧を供給することによって制御回路を安定的に動作させることが望ましい。

ここで、定電圧電源回路を常時通電させた状態とすると、バッテリー等の外部電源からの暗電流が流れてしまう。これを防止するためには、半導体スイッチ素子に遮断動作させるためのオフ指令信号が外部から入力されているときには定電圧電源回路の通電を停止させることが望ましい。

しかしながら、このような構成とした場合、上記半導体スイッチ素子の遮断保持状態になった後に、外部からオフ指令信号が入力されると定電圧電源回路の通電が停止され、その時点で制御回路も停止され半導体スイッチ素子の遮断保持状態が解除されてしまう。従って、その後間もなくオン指令信号が入力された場合、未だ半導体スイッチ素子を遮断状態に保持すべき異常状態にあるにもかかわらず、半導体スイッチ素子が通電状態になってしまうという問題があった。

また、上記オン指令信号とオフ指令信号とが交互に繰り返されるオンオフ信号（たとえばＰＷＭ信号）を外部から入力して、これに基づき半導体スイッチ素子をオンオフ制御する構成では、オフ指令信号が入力されるごとに定電圧電源回路の通電が停止されるため、半導体スイッチ素子を遮断保持状態にすることができないという問題があった。

本発明は上記のような事情に基づいて完成されたものであって、その目的は、暗電流を抑制しつつオフ指令信号の入力時に半導体スイッチ素子の遮断保持状態が解除されることを防止することが可能な電力供給制御装置を提供するところにある。

上記の目的を達成するための手段として、請求項１の発明に係る電力供給制御装置は、電源と負荷との間に設けられて前記電源から前記負荷への電力供給制御を行う電力供給制御装置であって、前記電源から前記負荷への通電路に配される半導体スイッチ素子と、所定の異常状態に基づき異常信号を出力する異常検出回路と、定電圧を生成する定電圧電源回路と、前記定電圧電源回路によって生成された定電圧が供給されることで動作可能となり、前記異常信号に基づき前記半導体スイッチ素子に遮断動作をさせるための遮断信号を出力し、その出力状態を保持する出力保持回路と、前記出力状態の保持後に外部からの第１オフ指令信号の入力状態が基準待機時間だけ継続したことを条件に第２オフ指令信号を出力するオフ指令出力回路と、外部からのオン指令信号に基づき前記定電圧電源回路の通電を開始し、前記出力状態の保持後に前記第２オフ指令信号が出力されたことを条件に前記定電圧電源回路の通電を停止する通電制御回路とを備える。

請求項２の発明は、請求項１に記載の電力供給制御装置において、前記異常検出回路は、前記半導体スイッチ素子に流れる負荷電流を検出する電流検出素子と、前記電流検出素子からの検出信号に基づき前記半導体スイッチ素子に流れる負荷電流が所定の閾値を超えている場合に前記異常信号として異常電流信号を出力する異常電流検出回路と、を備えて構成されている。

請求項３の発明は、請求項２に記載の電力供給制御装置において、前記半導体スイッチ素子はパワーＦＥＴであると共に、前記電流検出素子は前記パワーＦＥＴに流れる負荷電流に対し所定関係のセンス電流が流れるセンスＦＥＴとされ、前記異常電流検出回路は、前記センス電流と前記所定の閾値とに基づいて前記異常電流信号の出力を行う構成である。

請求項４の発明は、請求項１から請求項３のいずれかに記載の電力供給制御装置において、前記異常検出回路は、前記半導体スイッチ素子の温度を検出する温度検出素子と、前記温度検出素子からの検出信号に基づき前記半導体スイッチ素子の温度が所定の閾値を超えている場合に前記異常信号として異常温度信号を出力する異常温度検出回路と、を備えて構成されている。

請求項５の発明は、請求項１から請求項４のいずれかに記載の電力供給制御装置において、前記出力保持回路は、前記異常信号が出力されている異常時間を積算し、その積算時間が基準異常時間に達したことを条件に前記遮断信号を出力し、その出力状態を保持する異常時間積算回路を備える構成とされ、前記出力状態の保持前において、前記異常信号が出力されていない正常状態が基準正常時間だけ継続したことを条件にクリア信号を出力する正常時間積算回路を備え、前記通電制御回路は、前記出力状態の保持前において、前記第１オフ指令信号が入力され、かつ、前記クリア信号が出力されたことを条件に前記定電圧電源回路の通電を停止する構成である。

請求項６の発明は、請求項５に記載の電力供給制御装置において、異常時間積算回路は、前記出力状態の保持前において、前記正常時間積算回路から前記クリア信号が出力されたことを条件に前記異常時間の積算時間をクリアする。

請求項７の発明は、請求項５または請求項６に記載の電力供給制御装置において、前記正常時間積算回路は、前記出力状態の保持後において、前記オン指令信号の入力状態で前記正常時間が初期値にリセットされ、当該正常時間が前記基準正常時間に達したことを条件に前記クリア信号を前記第２オフ指令信号として出力する構成とされることで前記オフ指令出力回路として機能する。

請求項８の発明は、請求項５から請求項７のいずれかに記載の電力供給制御装置において、前記オン指令信号と前記第１オフ指令信号とが交互に繰り返し入力され、前記オン指令信号を受けたときに前記半導体スイッチ素子に通電動作をさせ、前記第１オフ指令信号を受けたときに前記半導体スイッチ素子に遮断動作をさせるスイッチ制御回路とを備え、前記基準正常時間は、前記各オフ指令信号の入力により前記半導体スイッチ素子が継続して遮断している遮断時間よりも長い時間である。

＜請求項１の発明＞
本構成によれば、遮断信号の出力状態が保持された後、外部からのオフ指令信号（例えば定電圧電源回路の通電停止を指示する信号）を受けている状態が基準待機時間継続したことを条件に定電圧電源回路の通電が停止される。従って、出力状態が保持された後にオフ指令信号を受けても、そのオフ入力状態が基準待機時間継続しない限り定電圧電源回路の通電が継続され、半導体スイッチ素子の遮断状態を保持し続けることができる。一方、オフ入力状態が基準待機時間継続したときには、定電圧電源回路の通電が停止されるための暗電流を防止できる。

＜請求項２の発明＞
本構成は、過電流異常に基づき異常信号を出力する構成である。

＜請求項３の発明＞
本構成は、電流検出素子として、パワーＦＥＴに流れる負荷電流に対し所定関係のセンス電流が流れるセンスＦＥＴを用いて、このセンス電流に基づき過電流異常を検出する構成であり、この構成に対しても本発明を適用し同様の効果を得ることができる。

＜請求項４の発明＞
本構成は、過温度異常に基づき異常信号を出力する構成である。

＜請求項５の発明＞
本構成によれば、異常時間積算回路の積算動作中にオフ指令信号を受けても、基準正常時間内にオン指令信号を受ければ定電圧電源回路の通電が維持されるため、異常時間積算回路の積算時間がリセットされることを防止できる。

＜請求項６の発明＞
本構成は、例えば通電路に流れる負荷電流（または温度）が所定の閾値を超えたときに異常時間の積算を開始し、その異常時間が異常基準時間に達したときに半導体スイッチ素子に遮断動作をさせる。一方、少なくとも異常信号が出力されていない正常状態が基準正常時間継続した場合には、それまで積算された異常時間積算回路の積算時間をクリア（現在の積算時間を初期値または現在の積算値よりも初期値に近い値に戻す）して半導体スイッチの遮断動作をさせない。従って、例えば連続的な異常電流は勿論、断続的な異常電流でその異常電流の発生間隔が正常基準時間より短いチャタリングショートも検出して外部回路（負荷、電線）の保護を図ることができる。本構成によれば、このような外部回路の保護機能（ヒューズ機能）で使用される正常時間積算回路からのクリア信号を利用して、定電圧電源回路の通電制御を行うことができる。

＜請求項７の発明＞
本構成によれば、正常時間積算回路をオフ指令出力回路として機能させることができる。

＜請求項８の発明＞
本構成によれば、オン指令信号とオフ指令信号とが交互に繰り返されるオンオフ信号（たとえばＰＷＭ信号）を外部から入力して、これに基づき半導体スイッチ素子をオンオフ制御するものにおいて、オフ指令信号の入力時に半導体スイッチ素子の遮断保持状態が解除されることを防止できる。

本発明の一実施形態を図１〜図１１を参照しつつ説明する。
＜電力供給制御装置の構成＞
図１は、本実施形態に係る電力供給制御装置１０の全体構成のブロック図である。この電力供給制御装置１０は図示しない車両に搭載され、その車両用電源（以下、「電源１２」）から負荷１１として例えば車両用のランプ、クーリングファン用モータやデフォッガー用ヒータなどへの電力供給制御を行うために使用される。なお、以下では、「負荷」は電力供給制御装置１０の制御対象装置であって、電力供給制御装置１０とその制御対象装置との間に連なる電線３０を含まない意味とし、「外部回路」を負荷１１と電線３０とを含めた意味として説明する。

具体的には、電力供給制御装置１０は、電源１２から負荷１１への通電路１３中に設けられるパワーＭＯＳＦＥＴ１４（「半導体スイッチ素子、パワーＦＥＴ」に相当）を備えている。そして、電力供給制御装置１０は、パワーＭＯＳＦＥＴ１４のゲートに定電圧信号、或いは、ＰＷＭ（Pulse Width Modulation。パルス幅変調）制御信号などの制御信号Ｓ１を与えてオンオフ動作させることで、そのパワーＭＯＳＦＥＴ１４の出力側に連なる負荷１１への電力供給を制御するように構成されている。なお、本実施形態では、この電力供給制御装置１０は、入力端子Ｐ１が外部の操作スイッチ１５に接続される構成をなし、この操作スイッチ１５がオンとなることで動作するようになっている。具体的には、入力端子Ｐ１は、抵抗１５ａを介して操作スイッチ１５に接続され、抵抗１５ａと操作スイッチ１５との接続点が抵抗１５ｂを介して電源１２に接続され、入力端子Ｐ１は、操作スイッチ１５がオフしているときは、電源電圧Ｖcc側にプルアップされている。

電力供給制御装置１０は、図１に示すように、上記入力端子Ｐ１と、電源１２に接続される電源（Ｖcc）端子Ｐ２及びタブ端子Ｐ３と、負荷１１に接続される負荷接続端子Ｐ４と、電流電圧変換回路としての外付け抵抗１６を介してグランド（ＧＮＤ）に接続される外部端子Ｐ５と、グランド（ＧＮＤ）に直接接続されるグランド端子Ｐ６と、ダイアグ出力端子Ｐ７とが設けられた半導体スイッチ装置１７（半導体ディバイス）として構成されている。本実施形態では、パワーＭＯＳＦＥＴ１４、後述するセンスＭＯＳＦＥＴ１８（「電流検出素子、センスＦＥＴ」に相当）、及び、温度検出素子としての温度センサ１９（本実施形態では例えばダイオード）がパワーチップ２０としてワンチップ化され、それ以外の回路が搭載された制御チップ２１に組み付けられて構成されている。

パワーチップ２０は、ドレインが共通接続されてタブ端子Ｐ３に接続される複数のＭＯＳＦＥＴが配列され、ほとんどのＭＯＳＦＥＴ群が、ソースを後述するカレントミラー部５１のパワーＦＥＴ用入力５１ａ及び負荷接続端子Ｐ４に共通接続することでパワーＭＯＳＦＥＴ１４を構成し、一部のＭＯＳＦＥＴ群が、ソースをカレントミラー部５１のセンスＦＥＴ用入力５１ｂに共通接続することでセンスＭＯＳＦＥＴ１８を構成している。なお、パワーＭＯＳＦＥＴ１４を構成するＭＯＳＦＥＴ群の数と、センスＭＯＳＦＥＴ１８を構成するＭＯＳＦＥＴ群の数との比が概ねセンス比である。

制御チップ２１には、主として、入力インターフェース部２２、内部グランド生成部２３、電流検出部２４、過熱検出部２５、ダイアグ出力部２６、過電流保護回路及び過熱保護回路として機能するコントロールロジック部２７、ゲート駆動部２８が搭載されている。

（入力インターフェース部）
入力インターフェース部２２は、入力側が入力端子Ｐ１に接続されており、操作スイッチ１５がオフしているときにハイレベルの制御信号Ｓ１が、オンしているときにローレベルの制御信号Ｓ１が入力され、この制御信号Ｓ１が内部グランド生成部２３及びコントロールロジック部２７に与えられる。電力供給制御装置１０は、後述するように、電流異常も温度異常も発生していない正常状態においては、上記ローレベルの制御信号Ｓ１を受けるとゲート駆動部２８によってパワーＭＯＳＦＥＴ１４をターンオンして通電状態とする一方で、ハイレベルの制御信号Ｓ１を受けるとゲート駆動部２８によってパワーＭＯＳＦＥＴ１４をターンオフして遮断状態にする。従って、本実施形態では、ローレベルの制御信号Ｓ１が「オン指令信号」に相当し、ハイレベルの制御信号Ｓ１が「（第１）オフ指令信号」に相当し、ゲート駆動部２８が「スイッチ制御回路」として機能する。

具体的には、入力インターフェース部２２は、図２に示すように、電源端子Ｐ２と内部グランドＧＮＤ１（０＜ＧＮＤ１＜Ｖcc）との間に、カソード側が高電位側に配された１対のダイオード３１，３１が直列接続され、これらの接続点に抵抗３２を介して入力端子Ｐ１が接続されている。高電位側のダイオード３１には、ゲートとソースとが短絡接続されたＦＥＴ３３が並列接続されている。入力端子Ｐ１にハイレベルの制御信号Ｓ１が入力されているときには、電源電圧Ｖcc側にプルアップされており、ハイレベルの制御信号Ｓ１に応じたハイレベルの信号（本実施形態では説明を簡略するためにハイレベルの制御信号Ｓ１とする）がヒステリシスコンパレータ３４及び反転回路３５を介して出力される。一方、入力端子Ｐ１にローレベルの制御信号Ｓ１が入力されると、ＦＥＴ３３からの定電流が抵抗３２を介して入力端子Ｐ１側に流れて、ローレベルの制御信号Ｓ１に応じたローレベルの信号（本実施形態では説明を簡略するためにローレベルの制御信号Ｓ１とする）がヒステリシスコンパレータ３４及び反転回路３５を介して出力される。

なお、入力端子Ｐ１に負電圧（＜ＧＮＤ１）の制御信号Ｓ１が入力されたときには、内部グランドＧＮＤ１から低電位側のダイオード３１及び抵抗３２を介して入力端子Ｐ１側に電流が流れて、やはりローレベルの制御信号Ｓ１を出力するようになっている。また、図１に示すように、電源端子Ｐ２とグランド端子Ｐ６との間には、カソード側が高電位側に配されたダイオード３６と抵抗３７とが直列接続され、これらの接続点が上記内部グランドＧＮＤ１とされている。このような構成であれば、誤ってグランド端子Ｐ６側が電源電圧Ｖcc側に接続された場合でも、この電力供給制御装置１０の回路内に流れる電流をダイオード３６によって一定レベル以下に規制することができる。

（内部グランド生成部）
内部グランド生成部２３（「定電圧電源生成回路」に相当）は、入力インターフェース部２２からローレベルの制御信号Ｓ１（オン指令信号）、及び、後述するクリアカウンタ７２からローレベルの出力信号Ｓ２（クリアカウンタ７２がオーバーフローしていない状態）のいずれかを受けているときに通電して、電源電圧Ｖccよりも所定電圧分低い内部グランドＧＮＤ２を生成する。換言すれば、内部グランド生成部２３は、入力インターフェース部２２からハイレベルの制御信号Ｓ１（オフ指令信号）を受けても、クリアカウンタ７２からローレベルの出力信号Ｓ２を受けている限り、通電状態が継続され内部グランドＧＮＤ２を生成し続ける。そして、電源電圧Ｖccから内部グランドＧＮＤ２を差し引いた定電圧がコントロールロジック部２７に供給されることで、このコントロールロジック部２７が動作可能な状態となる。

具体的には、内部グランド生成部２３は、図３に示すように、ローレベルの制御信号Ｓ１を受けてオン動作するスイッチ素子としてのＦＥＴ４１と、ローレベルの出力信号Ｓ２を受けてオン動作するスイッチ素子としてのＦＥＴ４２とをそれぞれ備えている。これら両ＦＥＴ４１，４２の出力側はスイッチ素子としてのＦＥＴ４３の制御端子に接続されている。このＦＥＴ４３は入力側（ドレイン側）がツェナーダイオード４４を介して電源端子Ｐ２に接続され、出力側（ソース側）が上記抵抗３７を介してグランド端子Ｐ６に接続されている。従って、ＦＥＴ４１，４２が「通電制御回路」として機能する。

そして、内部グランド生成部２３は、上記したローレベルの制御信号Ｓ１またはローレベルの出力信号Ｓ２が入力されたときには、ＦＥＴ４３がオンして通電し、電源電圧Ｖccからツェナーダイオード４４のツェナー電圧分だけ低い内部グランドＧＮＤ２を生成し、これをボルテージフォロワ接続されたオペアンプ４５を介してコントロールロジック部２７に与える。なお、本実施形態では、ツェナーダイオード４４及びＦＥＴ４３が連なる通電路中にソースとゲートとが短絡接続されたＦＥＴ４６を接続することで、ＦＥＴ４３のオン時においてツェナーダイオード４４に定電流が流れるようにして内部グランドＧＮＤ２をより安定させるようにしている。

（電流検出部）
電流検出部２４は、図１に示すように、カレントミラー部５１と、閾値電圧生成部５２と、過電流異常検出部５３とを備えて構成されている。図４は、カレントミラー部５１、閾値電圧生成部５２及び過電流異常検出部５３を拡大して示す回路であり、他の回路構成は一部省略されている。

ａ．カレントミラー部
カレントミラー部５１は、パワーＭＯＳＦＥＴ１４とセンスＭＯＳＦＥＴ１８との出力側電位（ソース電位）を同電位に保持するための電位制御回路５４と、１対のカレントミラー回路５５，５５とを備えている。

電位制御回路５４は、パワーＦＥＴ用入力５１ａ（パワーＭＯＳＦＥＴ１４のソース）とセンスＦＥＴ用入力５１ｂ（センスＭＯＳＦＥＴ１８のソース）とが１対の入力端子それぞれに接続されるオペアンプ５６、センスＦＥＴ用入力５１ｂと外部端子Ｐ５との間に接続され制御端子にオペアンプ５６の出力が与えられるスイッチ素子としてのＦＥＴ５７を備えている。より具体的には、パワーＦＥＴ用入力５１ａは、オペアンプ５６の逆相入力に接続され、センスＦＥＴ用入力５１ｂは、オペアンプ５６の正相入力に接続されている。このオペアンプ５６の差動出力は、ＦＥＴ５７のゲート−ドレイン間を介して、正相入力にフィードバックされている。

このようにオペアンプ５６の差動出力をフィードバックすることによって、オペアンプ５６の正相入力の電位と逆相入力の電位とがほとんど同じになるイマジナリーショート状態となる。このため、パワーＭＯＳＦＥＴ１４及びセンスＭＯＳＦＥＴ１８のドレイン同士、ソース同士が互いに同電位となり、パワーＭＯＳＦＥＴ１４に流れる負荷電流電流ＩＬに対して安定した一定比率（上記センス比）のセンス電流Ｉｓ（「電流検出素子からの検出信号」に相当）をセンスＭＯＳＦＥＴ１８に流すことができる。

電位制御回路５４からのセンス電流Ｉｓは上記１対のカレントミラー回路５５，５５及び外部端子Ｐ５を介して外付け抵抗１６に流れ、このセンス電流Ｉｓに応じて外部端子Ｐ５の端子電圧Ｖｏが変化する。

ｂ．過電流異常検出部
過電流異常検出部５３（「異常電流検出回路、通電検出回路」に相当）は、複数（本実施形態では２つ）の比較回路５８，５９（本実施形態では、ヒステリシスコンパレータ）とを備え、外部端子Ｐ５の端子電圧Ｖｏが比較回路５８の一方の入力端子に与えられると共に、比較回路５９の一方の入力端子に与えられる。

比較回路５８は、他方の入力端子に閾値電圧生成部５２からの第１異常用閾値電圧Ｖocを受けて、この第１異常用閾値電圧Ｖocを端子電圧Ｖｏが超えたときにローレベルの第１異常電流信号ＯＣ（「異常信号」に相当）をコントロールロジック部２７に出力する。なお、以下では、端子電圧Ｖｏが第１異常用閾値電圧Ｖocに達したときにパワーＭＯＳＦＥＴ１４に流れる電流異常時の負荷電流ＩＬを、「第１異常用閾値電流ＩＬoc」とし、このときの電流異常を「オーバーカレント」という。

比較回路５９は、他方の入力端子に閾値電圧生成部５２からの第２異常用閾値電圧Ｖfc（＜Ｖoc）を受けて、この第２異常用閾値電圧Ｖfcを端子電圧Ｖｏが超えたときにローレベルの第２異常電流信号ＦＣ（「異常信号、通電検出信号」に相当）をコントロールロジック部２７に出力する。なお、以下では、端子電圧Ｖｏが第２異常用閾値電圧Ｖfcに達したときにパワーＭＯＳＦＥＴ１４に流れる電流異常時の負荷電流ＩＬを、「第２異常用閾値電流ＩＬfc」とし、このときの電流異常を「ヒューズカレント」という。

ｃ．閾値電圧生成部
閾値電圧生成部５２（「閾値変更回路」に相当）は、基準電圧を複数の抵抗で分圧する分圧回路を備え、この分圧回路によって生成される複数の分圧電圧から選択する分圧電圧を変更することで過電流異常検出部５３に与える異常用閾値電圧を変更できるようになっている。具体的には、閾値電圧生成部５２は、図４に示すように、パワーＭＯＳＦＥＴ１４のソースとグランド端子Ｐ６との間に接続された分圧回路６０を備える。この分圧回路６０は、複数の抵抗（本実施形態では８つの抵抗６０ａ〜６０ｈ）を直列接続して構成されており、抵抗６０ａと抵抗６０ｂとの接続点Ａの分圧電圧が上記第２異常用閾値電圧Ｖfcとして出力される。

また、閾値電圧生成部５２は、上記比較回路５８の他方の入力端子を、抵抗６０ｂ〜６０ｈの各接続点Ｂ〜Ｇに選択的に接続可能とするスイッチ素子としての複数のＦＥＴ６１ａ〜６１ｆを備えている。従って、ＦＥＴ６１ａからＦＥＴ６１ｆまで選択的に順次オンさせることで、上記第１異常用閾値電圧Ｖocを段階的にレベルダウンさせることができる。各ＦＥＴ６１ａ〜６１ｆは、後述するようにコントロールロジック部２７によってオンオフ制御される。

なお、本実施形態では、分圧回路６０はパワーＭＯＳＦＥＴ１４のソース電圧Ｖｓを分圧する構成としたが、ソース電圧以外の所定電圧を分圧する構成であってもよい。但し、本実施形態のような構成であれば、パワーＭＯＳＦＥＴ１４のソース電圧Ｖｓの増減に応じて増減するように各異常用閾値電圧を設定できる。従って、ソース電圧の変動にかかわらず固定レベルの閾値を設定するような構成と比較して、例えば負荷１１の短絡等が生じた場合に、電源電圧Ｖccの大小にかかわらず外付け抵抗１６の端子電圧Ｖｏが即座に異常用閾値電圧に達することとなり、各電流異常を迅速に検出できる。更に、この実施形態では、パワーＭＯＳＦＥＴ１４がオフしているときでもソース電圧Ｖｓが０［Ｖ］にならないようにバイアスするため、コントロールロジック部２７からのバイアス信号Biasによってオン動作するスイッチ素子としてのＦＥＴ６２によって電源１２からの電流を抵抗６３を介して分圧回路６０に流すようになっている。なお、このバイアス信号Biasは、ローレベルの制御信号Ｓ１またはローレベルの出力信号Ｓ２が出力されたときにコントールロジック部２７から出力され、上記ＦＥＴ６２がオンする。

ここで、図５は、上記第１異常用閾値電流ＩＬocと第２異常用閾値電流ＩＬfcとの設定レベルを説明するためのグラフである。このグラフには、電力供給制御装置１０に接続され得る電線３０（例えば電線被覆材）の発煙特性について、定常電流レベルと通電時間（溶断時間）との関係を示した発煙特性曲線Ｌ１が示されている。つまり、任意の一定電流（ワンショット電流）と、それを電線３０に流したときに当該電線３０の被覆材の焼損が発生するまでの時間との関係を示す発煙特性曲線Ｌ１が図示されている。また、同グラフには、任意の一定電流（ワンショット電流）と、それをパワーＭＯＳＦＥＴ１４に流したときに当該パワーＭＯＳＦＥＴ１４が破壊してしまうまでの時間との関係を示す自己破壊特性曲線Ｌ２も図示されている。そして、第２異常用閾値電流ＩＬfcは、発煙特性曲線Ｌ１及び自己破壊特性曲線Ｌ２よりも電流レベルが低い領域内に設定されている。また、第１異常用閾値電流ＩＬocは、ヒューズ時間カウンタ７３が初期値からのカウントアップの開始後、後述する基準ヒューズ時間よりも短い時間内において、発煙特性曲線Ｌ１及び自己破壊特性曲線Ｌ２よりも電流レベルが低い領域内に設定されている。

なお、同グラフは、電力供給制御装置１０に接続され得る電線３０の中から選択された一の電線３０の発煙特性を示している。また、電力供給制御装置１０に接続される外部回路（電線等の配線部材、負荷）によって発煙特性は異なり、これに対応して上記異常電流信号ＦＣ，ＯＣを出力するときの負荷電流ＩＬ及びセンス電流Ｉｓも異なってくるが、この調整は、前述した外付け抵抗６４の抵抗値を変更することにより容易に行うことができる。

同グラフ中、ＩLmaxは負荷１１の定格電流（設計時に保証される機器の使用限度）であり、Ｉｏは電線３０における発熱と放熱とのバランスがとれた熱平衡状態で流すことが可能な平衡時限界電流である。この平衡時限界電流Ｉｏよりも高いレベルの電流を流す場合には、過度熱抵抗領域となり、電流レベルと焼損までの時間とが略反比例関係となる。そして、上記第２異常用閾値電流ＩＬfcは、図５に示すように、負荷電流ＩＬ（センス電流Ｉｓ）が負荷１１の定格電流ＩLmaxよりもやや高いレベルに設定されており、比較回路５９は、負荷電流ＩＬ（センス電流Ｉｓ）が第２異常用閾値電流ＩＬfcに達したヒューズカレントを検出して第２異常電流信号ＦＣを出力する。このように負荷電流ＩＬが第２異常用閾値電流ＩＬfc程度である場合には、後述するように、パワーＭＯＳＦＥＴ１５を即時的に遮断しなくても、そのヒューズカレント状態がある程度継続したときに遮断すればよい。

これに対して、上記第１異常用閾値電流ＩＬocは、第２異常用閾値電流ＩＬfcよりも高いレベルに設定されている。比較回路５８は、負荷電流ＩＬ（センス電流Ｉｓ）が第１異常用閾値電流ＩＬocに達したオーバーカレントを検出して第１異常電流信号ＯＣを出力する。このように負荷電流ＩＬが第１異常用閾値電流ＩＬocを超える高いレベルである場合には、後述するようにパワーＭＯＳＦＥＴ１５を即時的に遮断する必要がある。閾値電圧生成部５２は、図５に示すように、この第１異常用閾値電流ＩＬocを、当初は突入電流に備えてそれよりも高い初期レベルに設定しておき、後述するように、ヒューズカレントが検出されることを条件にその後、経時的にレベルダウンしていく。

（過熱検出部）
過熱検出部２５（「異常温度検出回路」に相当）は、パワーチップ２０に設けられた温度センサ１９から当該パワーチップ２０の温度に応じた温度信号Ｓ４（「温度検出素子からの検出信号」に相当）を受ける。そして、過熱検出部２５は、所定の温度閾値を超える異常温度を示す温度信号Ｓ４を受けたときに温度異常を検出してローレベルの異常温度信号ＯＴ（「異常信号」に相当）をコントロールロジック部２７に与える。

なお、ダイアグ出力回路２６は、後述するように電流異常或いは温度異常が発生し、コントロールロジック部２７によってパワーＭＯＳＦＥＴ１４に後述する第１及び第２の強制遮断動作を行わせている間、ハイレベルのダイアグ信号Diagをコントロールロジック部２７から受けることでダイアグ出力端子Ｐ７をローレベルにプルダウンさせてダイアグ出力を実行する。これにより、パワーＭＯＳＦＥＴ１４が電流異常や温度異常の発生、ヒューズ機能の実行によって強制遮断状態になっていることを外部に通知することが可能となる。

（コントロールロジック部）
図６は、コントロールロジック部２７の回路図である。このコントロールロジック部２７は、主として、遮断時間カウンタ７１、クリアカウンタ７２、ヒューズ時間カウンタ７３、発振回路７４及びリセット信号発生回路７５を備える。また、コントロールロジック部２７は、前述したように、入力インターフェース部２２からの制御信号Ｓ１、電流検出部２４からの第１異常電流信号ＯＣ及び第２異常電流信号ＦＣ、過熱検出部２５からの異常温度信号ＯＴを受ける。

ａ．発振回路及びリセット信号発生回路
発振回路７４は、例えば２つ異なる周期のクロック信号ＣＬＫ１（例えば１２５μｓｅｃ），クロック信号ＣＬＫ２（例えば４ｍｓｅｃ）を生成して出力する。リセット信号発生回路７５は、上記内部グランド生成部２３が通電しこのコントロールロジック部２７が動作するのに十分な定電圧を生成し、上記発振回路７４のクロック発生動作が安定する前まではローレベルの出力信号ＲＳＴ（リセット信号）を出力し、安定後はハイレベルの出力信号ＲＳＴを出力する。

ｂ．遮断時間カウンタ
遮断時間カウンタ７１は、電流検出部２４からのローレベルの第１異常電流信号ＯＣ、及び、過熱検出部２５からのローレベルの異常温度信号ＯＴのうち少なくともいずれか一方を受けたことを条件に、パワーＭＯＳＦＥＴ１４に所定の基準遮断時間（カウント値を「ｎ」から「０」までカウントダウンするまでの時間 具体的には３２ｍｓｅｃ）だけ強制的に遮断動作させた後に、その強制遮断状態を解除するものである。なお、本実施形態において、強制遮断とは、電力供給制御装置１０がローレベルの制御信号Ｓ１（オン指令信号）を受けていてもパワーＭＯＳＦＥＴ１４を遮断状態にすることをいう。

具体的には、遮断時間カウンタ７１は、上記クロック信号ＣＬＫ２のクロックに同期して初期値ｎから０までカウントダウンするものである。遮断時間カウンタ７１は、そのリセット端子にリセット信号発生回路７５から出力信号ＲＳＴを反転した信号が入力されるようになっており、ローレベルの出力信号ＲＳＴが出力されている間は、ｎ個のカウンタが全て「０」（カウント値を初期値「ｎ」）にリセットされた状態となり、ハイレベルの出力信号ＲＳＴを受けるようになるとリセット状態が解除される。また、遮断時間カウンタ７１は、ｎ個のカウンタが全て「０」のとき（リセット状態或いはカウント値のオーバーフロー状態）、ローレベルの出力信号Ｓ５を出力し、これ以外の場合には、パワーＭＯＳＦＥＴ１４に強制遮断動作をさせるためのハイレベルの出力信号Ｓ５を出力する。

また、遮断時間カウンタ７１は、第１異常電流信号ＯＣ、及び、異常温度信号ＯＴが入力されるＡＮＤ回路７６の出力信号を反転した信号をセット端子に受ける。これにより、遮断時間カウンタ７１は、上記オーバーカレントが発生してローレベルの第１異常電流信号ＯＣを受けたとき、または、温度異常が発生してローレベルの異常温度信号ＯＴを受けたときに、ｎ個のカウンタをすべて「１」にセットする。これにより、遮断時間カウンタ７１は、ハイレベルの出力信号Ｓ５を出力するようになり、ＡＮＤ回路７７において発振回路７４からのクロック信号ＣＬＫ２が有効化され、このクロックに同期したタイミングでカウントダウン動作を開始する。なお、遮断時間カウンタ７１は、各クロックの立下りエッジでカウントダウンを行う。

そして、遮断時間カウンタ７１がカウントダウンを開始した後、「０」までカウントダウンしてオーバーフローする前までは、ハイレベルの出力信号Ｓ５を出力するから、クロック信号ＣＬＫ２はＡＮＤ回路７７にて有効化されて遮断時間カウンタ７１のクロック端子に入力される。このとき、このハイレベルの出力信号Ｓ５を受けたＯＲ回路７８からローレベルの出力信号Inhibitがゲート駆動部２８に与えられ、パワーＭＯＳＦＥＴ１４の強制遮断動作が実行される。

これに対して、遮断時間カウンタ７１が「０」までカウントダウンしてオーバーフローするとローレベルの出力信号Ｓ５を出力し、これに伴ってクロック信号ＣＬＫ２の入力がＡＮＤ回路７７にて禁止される。このとき、ローレベルの出力信号Ｓ５を受けたＯＲ回路７８からハイレベルの出力信号Inhibitがゲート駆動部２８に与えられ、パワーＭＯＳＦＥＴ１４の強制遮断状態が解除される。従って、電力供給制御装置１０がローレベルの制御信号Ｓ１（オン指令信号）を受けていれば、パワーＭＯＳＦＥＴ１４は通電状態に復帰する。

以上のように、遮断時間カウンタ７１は、図１０（ＯＣチョッピング期間参照）に示すように、例えばオーバーカレント状態となってローレベルの第１異常電流信号ＯＣが電流検出部２４から出力される毎に、パワーＭＯＳＦＥＴ１５に即時的に強制遮断動作をさせて、ｎカウント分カウントダウンした後に、その強制遮断動作を解除する役割を果たす。以下、このように、遮断時間カウンタ７１によって所定の基準遮断時間後に通電状態に復帰される強制遮断を、「第１強制遮断」という。

ｃ．ヒューズ時間カウンタ
ヒューズ時間カウンタ７３（「異常時間積算回路」に相当）は、電流検出部２４からのローレベルの第２異常電流信号ＦＣを受けているとき、及び、上記遮断時間カウンタ７１によってパワーＭＯＳＦＥＴ１４が強制遮断されているときの双方の異常時間（以下、「ヒューズ時間」という）を積算していき、この積算時間が所定の基準ヒューズ時間（＞上記基準遮断時間 カウント値を「０」から「ｍ（＞ｎ）」までカウントアップするまでの時間 具体的には１０２４ｍｓｅｃ 「基準異常時間」に相当）に達したことを条件に、パワーＭＯＳＦＥＴ１５に強制遮断動作をさせるものである。

具体的には、ヒューズ時間カウンタ７３は、上記クロック信号ＣＬＫ１のクロックに同期して初期値０からｍまでカウントアップするものである。なお、ヒューズ時間カウンタ７３は、各クロックの立下りエッジでカウントアップを行う。より具体的には、ヒューズ時間カウンタ７３は、カウントアップ動作中は、ローレベルの出力信号Ｓ６を出力し、「ｍ」までカウントアップしてオーバーフローすると、ハイレベルの出力信号Ｓ６（「遮断信号」に相当）を出力する。発振回路７４からのクロック信号ＣＬＫ１を有効化させるためのＡＮＤ回路７９には、ヒューズ時間カウンタ７３の出力信号Ｓ６をレベル反転した信号と、ＮＡＮＤ回路８０の出力信号とが入力される。このＮＡＮＤ回路８０は、ローレベルの第２異常電流信号ＦＣを受けたとき、または、遮断時間カウンタ７１がカウントダウン動作中でハイレベルの出力信号Ｓ５をレベル反転したローレベルの信号を受けたときに、ハイレベル信号を出力する。

従って、ヒューズ時間カウンタ７３は、オーバーフローする前までは、ローレベルの第２異常電流信号ＦＣが出力されたとき、または、遮断時間カウンタ７１がカウントダウン動作中のときにＡＮＤ回路７９にてクロック信号ＣＬＫ１が有効化されることでカウントアップ動作を進行させる。そして、ヒューズ時間カウンタ７３は、カウント値「ｍ」までカウントアップしてオーバーフローした後は、ハイレベルの出力信号Ｓ６を出力する。このとき、このハイレベルの出力信号Ｓ６を受けたＯＲ回路７８からローレベルの出力信号Inhibitがゲート駆動部２８に与えられ、パワーＭＯＳＦＥＴ１４の強制遮断動作が実行される。以下、このように、ヒューズ時間カウンタ７３のオーバーフローによる強制遮断を、「第２強制遮断」という。それとともに、ヒューズ時間カウンタ７３は、ハイレベルの出力信号Ｓ６が出力したことによってクロック信号ＣＬＫ１の入力が禁止され、このオーバーフロー状態を保持する。従って、このヒューズ時間カウンタ７３は、出力保持回路として機能する。

また、ヒューズ時間カウンタ７３は、リセット信号発生回路７５からローレベルの出力信号ＲＳＴが出力されている（リセット状態）とき、または、クリアカウンタ７２からハイレベルの出力信号Ｓ２（「クリア信号」に相当）が出力された（クリアカウンタ７２がオーバーフローした）ときにカウンタ値が初期値「０」にリセットされる。具体的には、ＯＲ回路８１にクリアカウンタ７２からの出力信号Ｓ２をレベル反転した信号と、ヒューズ時間カウンタ７３の出力信号Ｓ６とが入力され、このＯＲ回路８１の出力信号とリセット信号発生回路７５から出力信号ＲＳＴとがＡＮＤ回路８２に入力され、この出力信号がレベル反転されてヒューズ時間カウンタ７３のリセット端子に入力される。従って、ヒューズ時間カウンタ７３は、リセット信号発生回路７５からローレベルの出力信号ＲＳＴが出力されているときは、常にカウンタ値が初期値「０」にリセットされる。

一方、リセット信号発生回路７５からハイレベルの出力信号ＲＳＴが出力されているときは、ヒューズ時間カウンタ７３がオーバーフローするまでは、クリアカウンタ７２からハイレベルの出力信号Ｓ２が出力されることでカウンタ値が初期値「０」にリセットされる。これに対して、ヒューズ時間カウンタ７３がオーバーフローすると、クリアカウンタ７２からハイレベルの出力信号Ｓ２が出力されてもカウンタ値がリセットされず、上記第２強制遮断状態が保持される。

また、ヒューズ時間カウンタ７３は、図７に示すように、カウントアップ動作によって積算される積算時間（カウンタ値）に応じた信号、具体的には「bit０」から「bit５」のローレベルのビット信号を順次出力する。これにより、閾値電圧生成部５２において、ＦＥＴ６１ａからＦＥＴ６１ｆまで順次選択的にオンされて、第１異常用閾値電圧Ｖocを上記積算時間に応じて経時的にレベルダウンさせることができる。

ｄ．クリアカウンタ
クリアカウンタ７２（「正常時間積算回路、オフ指令出力回路」に相当）は、主として、ヒューズ時間カウンタ７３がカウントアップ動作を開始した後、オーバーフローするまでの間に、上記電流異常及び温度異常のいずれも発生しなくなった正常状態が所定の基準正常時間（カウント値を「０」から「ｑ」までカウントダウンするまでの時間 具体的には５１２ｍｓｅｃ）継続したことを条件に、ヒューズ時間カウンタ７３の積算時間（カウンタ値）を初期値「０」にクリアするものである。具体的には、クリアカウンタ７２は、上記クロック信号ＣＬＫ２のクロックに同期して初期値「０」から「ｑ（＜ｎ）」までカウントアップするものである。なお、クリアカウンタ７２は、各クロックの立上りエッジでカウントアップを行う。また、基準正常時間（基準待機時間）は、例えばヒューズカレントやオーバーカレント状態が解消され負荷等の過熱状態が解消するまでの時間に基づいて定められている。

また、クリアカウンタ７２は、リセット信号発生回路７５からローレベルの出力信号ＲＳＴが出力されている（リセット状態）ときにカウンタ値が初期値「０」にリセットされる。更に、ヒューズ時間カウンタ７３がカウントアップ動作を開始した後、オーバーフローする前までは、電流検出部２４からのローレベルの第２異常電流信号ＦＣを受けているとき、または、上記遮断時間カウンタ７１によってパワーＭＯＳＦＥＴ１４が強制遮断されているときにリセットされる。一方、ヒューズ時間カウンタ７３がオーバーフローした後は、ローレベルの制御信号Ｓ１（オン指令信号）を受けているときはリセットされる。

具体的には、クリアカウンタ７２には、発振回路７４からのクロック信号ＣＬＫ２が直接入力されており、通常はローレベルの出力信号Ｓ２を出力し、「ｑ」までカウントアップしてオーバーフローすると例えば１クロック分のハイレベルの出力信号Ｓ２（第２オフ指令信号）を出力する。ＡＮＤ回路８３は、リセット信号発生回路７５からの出力信号ＲＳＴが入力されるとともに、その出力信号をレベル反転した信号がクリアカウンタ７２のリセット端子に与えられる。従って、リセット信号発生回路７５からローレベルの出力信号ＲＳＴが出力されているときにカウンタ値が初期値「０」にリセットされる。

また、ＡＮＤ回路８３には、ＡＮＤ回路８４の出力信号が入力され、このＡＮＤ回路８４には、ＯＲ回路８５の出力信号とＮＡＮＤ回路８６の出力信号とが入力される。ＯＲ回路８５は、ＡＮＤ回路８７の出力信号と、ヒューズ時間カウンタ７３の出力信号Ｓ６とが入力される。ＡＮＤ回路８７には、第２異常電流信号ＦＣと遮断時間カウンタ７１の出力信号Ｓ５をレベル反転した信号とが入力される。このような構成により、クリアカウンタ７２は、上述したように、ヒューズ時間カウンタ７３がカウントアップ動作を開始した後、オーバーフローする前までは、ローレベルの第２異常電流信号ＦＣを受けているとき、または、遮断時間カウンタ７１によってパワーＭＯＳＦＥＴ１４が強制遮断されているときにカウンタ値がリセットされる。

また、ＮＡＮＤ回路８６は、ヒューズ時間カウンタ７３の出力信号Ｓ６と、制御信号Ｓ１をレベル反転した信号とが入力される。これにより、クリアカウンタ７２は、上述したように、ヒューズ時間カウンタ７３のオーバーフロー後において、ローレベルの制御信号Ｓ１（オン指令信号）を受けているときはリセットされる。

（ゲート駆動部）
図８は、ゲート駆動部２８の構成を示した概要図である。ゲート駆動部２８は、コントールロジック部２７から制御信号Ｓ１、第２異常電流信号ＦＣ及び出力信号Inhibitとが入力される。ゲート駆動部２８は、電源端子Ｐ２とパワーＭＯＳＦＥＴ１４及びセンスＭＯＳＦＥＴ１８（同図では省略）のゲートとの間に接続されたチャージポンプ９０と、パワーＭＯＳＦＥＴ１４及びセンスＭＯＳＦＥＴ１８のゲートとソースの間に接続された通常放電用ＦＥＴ９１とを備える。更に、ゲート駆動部２８は、電源端子Ｐ２とパワーＭＯＳＦＥＴ１４及びセンスＭＯＳＦＥＴ１８のゲートとの間に接続された異常時急速充電用ＦＥＴ９２及びダイオード９３と、パワーＭＯＳＦＥＴ１４及びセンスＭＯＳＦＥＴ１８のゲートとソースとの間に接続された異常時急速放電用ＦＥＴ９４とを備える。

そして、電流異常も温度異常も発生していない正常状態時には、ローレベルの制御信号Ｓ１（オン指令信号）を受けることで、チャージポンプ９０のみを駆動させて電源電圧Ｖccよりも高いレベルに昇圧した電圧をパワーＭＯＳＦＥＴ１４及びセンスＭＯＳＦＥＴ１８の各ゲート−ソース間に与えてオンして通電動作にさせる通常充電動作を行う（図９＜充電時＞参照）。一方、ハイレベルの制御信号Ｓ１（オフ指令信号）を受けることで、チャージポンプ９０の昇圧動作をオフするとともに、通常放電用ＦＥＴ９１のみをオンしてパワーＭＯＳＦＥＴ１４及びセンスＭＯＳＦＥＴ１８の各ゲート−ソース間の電荷を放電し、遮断動作させる通常放電動作を行う（図９＜放電時＞参照）。

これに対して、ローレベルの第２異常電流信号ＦＣを受けた状態で、ローレベルの制御信号Ｓ１（オン指令信号）を受けたときには、チャージポンプ９０とともに異常時急速充電用ＦＥＴ９２をオンして、電源電圧Ｖccまでの昇圧速度を速くする急速充電動作を行う（図９＜充電時＞参照）。また、ローレベルの第２異常電流信号ＦＣを受けた状態で、ハイレベルの制御信号Ｓ１（オフ指令信号）を受けたときには、通常放電用ＦＥＴ９１とともに異常時急速放電用ＦＥＴ９４をオンして、パワーＭＯＳＦＥＴ１４及びセンスＭＯＳＦＥＴ１８の各ゲート−ソース間の電荷を急速に放電し、遮断動作させる急速放電動作を行う（図９＜放電時＞参照）。

更に、ゲート駆動部２８は、ローレベルの出力信号Inhibitを受けたとき（上記第１及び第２の強制遮断時）には、やはり上記急速放電動作を行う。

＜本実施形態の作用効果＞
図１０は、電力供給制御装置１０が、ローレベルの定電圧信号を制御信号Ｓ１として受ける場合のタイムチャートである。まず、ローレベルの制御信号Ｓ１を受けると、内部グランド生成部２３において内部グランドＧＮＤ２が生成される。そして、この内部グランドＧＮＤ２が安定するとリセット信号発生回路７５からハイレベルの出力信号ＲＳＴが出力されて各カウンタ７１〜７３のリセット状態が解除される。

また、ローレベルの制御信号Ｓ１がゲート駆動部２８に与えられてパワーＭＯＳＦＥＴ１４等がオンして通電状態になる。このとき、パワーＭＯＳＦＥＴ１４には、第２異常用閾値電流ＩＬfcよりも高い突入電流が流れる。しかし、第１異常用閾値電流ＩＬocは、突入電流よりも高い初期レベルにあるため、この突入電流によってパワーＭＯＳＦＥＴ１４等に上記第１強制遮断動作を行わせることを防止できる。

また、突入電流の発生により、ヒューズ時間カウンタ７３のカウントアップ動作が開始され、負荷電流ＩＬが第２異常用閾値電流ＩＬfcを下回るまで、そのカウンタ値が積算され、これに伴って第１異常用閾値電流ＩＬocが経時的に低いレベルに変更されていく。負荷電流ＩＬが第２異常用閾値電流ＩＬfcを下回って正常状態（図１０で「正常状態１」参照）になると、クリアカウンタ７２のカウントアップ動作が開始されるが、この正常状態は上記基準正常時間までは続かず、負荷電流ＩＬが第２異常用閾値電流ＩＬfcを上回った時点（同図で「異常電流１」参照）でクリアカウンタ７２のカウント値がリセットされるため、ハイレベルの出力信号Ｓ２によってヒューズ時間カウンタ７３のカウント値がクリアされることはない。

一方、正常状態が基準正常時間だけ継続したときには（同図で「正常状態２」参照）、クリアカウンタ７２がオーバーフローしてハイレベルの出力信号Ｓ２が出力され、ヒューズ時間カウンタ７３のカウント値がリセットされる。これに伴って、第１異常用閾値電流ＩＬocも上記初期レベルに復帰する。ここで、例えば、通電路１３中において、パワーＭＯＳＦＥＴ１４の下流側（負荷１１側）に別の半導体スイッチ素子が設けられ、パワーＭＯＳＦＥＴ１４がオンした状態で、この半導体スイッチ素子が所定の時間間隔（基準正常時間以上の時間間隔）で複数回オンオフされる構成とした場合、突入電流が複数回発生することがある。この場合であっても、各突入電流の発生時に第１異常用閾値電流ＩＬocを初期レベルに復帰させて、各突入電流によってパワーＭＯＳＦＥＴ１４等に第１強制遮断動作を行わせることを防止できる。

次に、例えば負荷１１が短絡などして電流異常が発生した場合、負荷電流ＩＬが第２異常用閾値電流ＩＬfcを上回った時点でヒューズ時間カウンタ７３のカウントアップ動作が初期値から再開され、これに伴って第１異常用閾値電流ＩＬocも再び経時的に低いレベルに変更されていく。そして、この異常時の負荷電流ＩＬが第１異常用閾値電流ＩＬocを上回ったときに、パワーＭＯＳＦＥＴ１４等の第１強制遮断動作が実行され、遮断カウンタ７３がオーバーフローしたとき（基準遮断時間経過後）にパワーＭＯＳＦＥＴ１４等が通電状態に復帰される。そして、この電流異常状態が継続する限り、第１強制遮断動作と通電状態への復帰とが繰り返される（図１０の「ＯＣチョッピング期間」参照）。この間も、ヒューズ時間カウンタ７３がカウントアップ動作を行っており、これによって第１異常用閾値電流ＩＬocは第２異常用閾値電流ＩＬfc近くの低いレベルまで低下している。従って、この低い第１異常用閾値電流ＩＬocによってオーバーカレント状態を検出することができる。

そして、その後、間もなく負荷電流ＩＬが少なくとも第２異常用閾値電流ＩＬfcを上回るヒューズカレント状態がある程度継続し（同図で「異常電流２」参照）、ヒューズ時間カウンタ７３がオーバーフローすると、パワーＭＯＳＦＥＴ１４等に第２強制遮断動作を行わせる。

ここで、第２異常用閾値電流ＩＬfcを負荷１１の定格電流ＩLmaxよりもやや高いレベルとしている。そして、基準ヒューズ時間は、この第２異常用閾値電流ＩＬfcを超えるヒューズカレントが基準正常時間よりも短い時間間隔で断続的に検出された場合に配線３０が発煙するまでの時間よりも短い時間に設定されている。このため、配線３０の一部のより線が短絡してその一部のより線のみに異常電流が上記基準正常時間よりも短い時間間隔で流れるチャタリングショートを、配線３０が発煙に至る前に検出し、パワーＭＯＳＦＥＴ１４に第２強制遮断動作をさせることができるのである。

上記第２強制遮断の保持状態において、クリアカウンタ７２は、ローレベルの制御信号Ｓ１を受けている間はカウンタ値がリセットされ、ローレベルの出力信号Ｓ２を出力した状態となる。従って、ローレベルの制御信号Ｓ１が入力されている限り、ヒューズ時間カウンタ７３のカウンタ値はクリアされない状態となる（同図で「ラッチ状態」参照）。そして、電力供給制御装置１０がハイレベルの制御信号Ｓ１（オフ指令信号）を受けると、クリアカウンタ７２がカウントアップ動作を開始する。

ここで、内部グランド生成部２３は、ハイレベルの制御信号Ｓ１を受けることでＦＥＴ４１がオフするが、ローレベルの出力信号Ｓ２を受けることでＦＥＴ４２がオンしており、通電状態が継続される。従って、例えば上記第２強制遮断がされた後に、ハイレベルの制御信号Ｓ１（オフ指令信号）を入力させ、その直後にローレベルの制御信号Ｓ１（オン指令信号）を入力させる操作を運転手が行った場合であっても、その時間間隔が基準正常時間内であれば上記第２強制遮断状態を保持することができる。

一方、入力端子Ｐ１にハイレベルの制御信号Ｓ１（オフ指令信号）が継続して基準正常時間だけ入力されたときには、クリアカウンタ７２がオーバーフローしてハイレベルの出力信号Ｓ２が内部グランド生成部２３に与えられ、その通電が停止される。従って、その後において、電源１２から暗電流が内部グランド生成部２３を介してグランドに流れて電源１２（車両用バッテリー）の充電量を低下させることを防止できる。なお、このとき、リセット信号発生回路７５からローレベルの出力信号ＲＳＴが出力され、これにより各カウンタ７１〜７３のカウント値がリセットされる。また、ローレベルの出力信号ＲＳＴが出力されると、このローレベルの出力信号ＲＳＴを受けてＦＥＴ１０１がオフしてハイレベル保持回路１００が機能して出力信号Ｓ２はハイレベルに固定されるため、クリアカウンタ７２のカウント値がリセットされても内部グランド生成部２３による内部グランドＧＮＤ２の生成をオフする。

図１１は、電力供給制御装置１０が、ハイレベルとローレベルとを繰り返すＰＷＭ信号を制御信号Ｓ１として受ける場合のタイムチャートである。ここで、上記基準正常時間は、ＰＷＭ信号のオフ時間（ハイレベルが継続する時間）よりも長い時間に設定されている。従って、入力端子Ｐ１にＰＷＭ信号としての制御信号Ｓ１が入力されている状態で、ハイレベルの制御信号Ｓ１が入力されている各オフ時間内に、クリアカウンタ７２がオーバーフローしてハイレベルの出力信号Ｓ２が出力されることはない。従って、ＰＷＭ信号の入力中に、内部グランド生成部２３の通電が停止されることを防止できる。また、異常状態の発生後にＰＷＭ信号のハイレベルの入力によってヒューズ時間カウンタ７３のカウンタ値がクリアされて第１異常用閾値電流ＩＬocが初期レベルに復帰することを防止でき、低いレベルの第１異常用閾値電流ＩＬocでオーバーカレントを検出できる。

＜他の実施形態＞
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。
（１）上記実施形態では、半導体スイッチ素子としてパワーＭＯＳＦＥＴ１４としたが、これに限らず、他のユニポーラトランジスタであっても、バイポーラトランジスタであってもよい。

（２）上記実施形態では、電流検出素子としてセンスＭＯＳＦＥＴ１８を利用した、いわゆるセンス方式としたが、これに限らず、例えば通電路にシャント抵抗を設けてこの電圧降下分に基づき負荷電流を検出する、いわゆるシャント方式であってもよい。

（３）上記実施形態では、電流異常及び温度異常に基づき異常信号を出力して、この異常信号に基づき異常検出回路として、パワーＭＯＳＦＥＴ１４に強制遮断動作をさせる構成であったが、これに限らず、電流異常及び温度異常のうちいずれか一方の異常に基づきパワーＭＯＳＦＥＴ１４に強制遮断動作をさせる構成であってもよい。さらに、これ以外の異常によって遮断させる構成であってもよい。例えば、電動スライドドアの閉動作時に人が挟まれるなどの異常が検出された場合に、半導体スイッチ素子を遮断する構成が考えれる。この場合も、運転者によってオフ指令信号とオン指令信号との入力が短時間で繰り返されることで、半導体スイッチ素子の遮断保持状態がクリアされて一時的に閉動作が再開されてしまうことを防止できる。

（４）上記実施形態では、異常状態が検出されたから基準異常時間を経過したことを条件にパワーＭＯＳＦＥＴ１４を強制遮断保持状態にする構成であったが、これに限らず、異常状態が検出された時点でパワーＭＯＳＦＥＴ１４に強制遮断保持状態にする構成であってもよい。

（５）上記実施形態では、クリアカウンタ７２が、本発明のオフ指令出力回路及び正常時間積算回路として機能する構成としたが、これに限らず、オフ指令出力回路と、正常時間積算回路とが別個の回路でもよい。また、パワーＭＯＳＦＥＴ１４に強制遮断保持の前後で、クリアカウンタ７２がオーバーフローするまでの時間間を異ならせる、つまり、本発明でいう「基準正常時間」と「基準待機時間」とを異ならせる構成であってもよい。

本発明の一実施形態に係る電力供給制御装置の全体構成を示すブロック図 入力インターフェース部の回路図 内部グランド生成部の回路図 カレントミラー部、閾値電圧生成部及び過電流異常検出部の回路図 第１異常用閾値電流と第２異常用閾値電流との設定レベルを説明するためのグラフ コントロールロジック部の回路図 ヒューズ時間カウンタのカウンタ値とビット信号との対応関係を示した表 ゲート駆動部の構成を示した概要図 充電時及び放電時のゲート電圧と時間との関係を示すグラフ 電力供給制御装置がローレベルの定電圧信号を制御信号として受ける場合のタイムチャート 電力供給制御装置がＰＷＭ信号を制御信号として受ける場合のタイムチャート

符号の説明

１０…電力供給制御装置
１１…負荷
１２…電源
１３…通電路
１４…パワーＭＯＳＦＥＴ（半導体スイッチ素子、パワーＦＥＴ）
１８…センスＭＯＳＦＥＴ（電流検出素子、センスＦＥＴ）
１９…温度センサ（温度検出素子）
２３…内部グランド生成部（定電圧電源生成回路）
２５…過熱検出部（異常温度検出回路）
２８…ゲート駆動部（スイッチ制御回路）
３０…電線
５２…閾値電圧生成部（閾値変更回路）
５３…過電流異常検出部（異常電流検出回路）
７３…ヒューズ時間カウンタ（異常時間積算回路）
ＯＣ，ＦＣ…異常電流信号
ＯＴ…異常温度信号
ＩＬ…負荷電流
ＩＬoc…第１異常用閾値電流（第１閾値）
ＩＬfc…第２異常用閾値電流（第２閾値）
Ｉｓ…センス電流（検出信号）
Ｓ１…制御信号
Ｓ２…出力信号

Claims (8)

1. 電源と負荷との間に設けられて前記電源から前記負荷への電力供給制御を行う電力供給制御装置であって、
   前記電源から前記負荷への通電路に配される半導体スイッチ素子と、
   所定の異常状態に基づき異常信号を出力する異常検出回路と、
   定電圧を生成する定電圧電源回路と、
   前記定電圧電源回路によって生成された定電圧が供給されることで動作可能となり、前記異常信号に基づき前記半導体スイッチ素子に遮断動作をさせるための遮断信号を出力し、その出力状態を保持する出力保持回路と、
   前記出力状態の保持後に外部からの第１オフ指令信号の入力状態が基準待機時間だけ継続したことを条件に第２オフ指令信号を出力するオフ指令出力回路と、
   外部からのオン指令信号に基づき前記定電圧電源回路の通電を開始し、前記出力状態の保持後に前記第２オフ指令信号が出力されたことを条件に前記定電圧電源回路の通電を停止する通電制御回路とを備える電力供給制御装置。
2. 前記異常検出回路は、前記半導体スイッチ素子に流れる負荷電流を検出する電流検出素子と、
   前記電流検出素子からの検出信号に基づき前記半導体スイッチ素子に流れる負荷電流が所定の閾値を超えている場合に前記異常信号として異常電流信号を出力する異常電流検出回路と、を備えて構成されている請求項１に記載の電力供給制御装置。
3. 前記半導体スイッチ素子はパワーＦＥＴであると共に、前記電流検出素子は前記パワーＦＥＴに流れる負荷電流に対し所定関係のセンス電流が流れるセンスＦＥＴとされ、前記異常電流検出回路は、前記センス電流と前記所定の閾値とに基づいて前記異常電流信号の出力を行う構成である請求項２に記載の電力供給制御装置。
4. 前記異常検出回路は、前記半導体スイッチ素子の温度を検出する温度検出素子と、
   前記温度検出素子からの検出信号に基づき前記半導体スイッチ素子の温度が所定の閾値を超えている場合に前記異常信号として異常温度信号を出力する異常温度検出回路と、を備えて構成されている請求項１から請求項３のいずれかに記載の電力供給制御装置。
5. 前記出力保持回路は、前記異常信号が出力されている異常時間を積算し、その積算時間が基準異常時間に達したことを条件に前記遮断信号を出力し、その出力状態を保持する異常時間積算回路を備える構成とされ、
   前記出力状態の保持前において、前記異常信号が出力されていない正常状態が基準正常時間だけ継続したことを条件にクリア信号を出力する正常時間積算回路を備え、
   前記通電制御回路は、前記出力状態の保持前において、前記第１オフ指令信号が入力され、かつ、前記クリア信号が出力されたことを条件に前記定電圧電源回路の通電を停止する構成である請求項１から請求項４のいずれかに記載の電力供給制御装置。
6. 異常時間積算回路は、前記出力状態の保持前において、前記正常時間積算回路から前記クリア信号が出力されたことを条件に前記異常時間の積算時間をクリアする請求項５に記載の電力供給制御装置。
7. 前記正常時間積算回路は、前記出力状態の保持後において、前記オン指令信号の入力状態で前記正常時間が初期値にリセットされ、当該正常時間が前記基準正常時間に達したことを条件に前記クリア信号を前記第２オフ指令信号として出力する構成とされることで前記オフ指令出力回路として機能する請求項５または請求項６に記載の電力供給制御装置。
8. 前記オン指令信号と前記第１オフ指令信号とが交互に繰り返し入力され、前記オン指令信号を受けたときに前記半導体スイッチ素子に通電動作をさせ、前記第１オフ指令信号を受けたときに前記半導体スイッチ素子に遮断動作をさせるスイッチ制御回路とを備え、
   前記基準正常時間は、前記各オフ指令信号の入力により前記半導体スイッチ素子が継続して遮断している遮断時間よりも長い時間である請求項５から請求項７のいずれかに記載の電力供給制御装置。

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