JP2003332446A - 電力型半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 安全性、利便性が向上し、利用環境およびア
プリケーションの応用範囲を拡大することができる電力
型半導体装置を提供する。 【解決手段】 ヒステリシス遮断とラッチ遮断とを併せ
持つ保護機能を有するＩＣ構造のパワーＭＯＳＦＥＴ
（ＩＣ）とされ、外部端子として、ゲート端子１、ドレ
イン端子２、ソース端子３を有し、パワーＭＯＳＦＥＴ
４、過電流制限回路５、温度検知回路６、ヒステリシス
遮断回路７、チャージアップ回路８、ラッチ回路９など
から構成され、過電流制限回路５で第１の保護、温度検
知回路６およびヒステリシス遮断回路７で電流上昇また
はチップ温度上昇に対する第２の保護をそれぞれ行い、
さらに入力駆動の遮断・再開の繰り返し回数が所定値を
越えることをチャージアップ回路８で検出して、電源給
電の間は入力駆動の遮断を維持することにより、ヒステ
リシス遮断からラッチ遮断へ切り替える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電力型半導体装置
に関し、特にヒステリシス遮断とラッチ遮断とを併せ持
つ保護機能を有するパワーＭＯＳＦＥＴなどのような半
導体装置に適用して有効な技術に関する。

【０００２】

【従来の技術】本発明者が検討したところによれば、電
力型半導体装置の一例としてのパワーＭＯＳＦＥＴにつ
いては、以下のような技術が考えられる。

【０００３】たとえば、パワーＭＯＳＦＥＴには、破壊
防止に過熱遮断回路を内蔵するデバイスが用いられるよ
うになってきている。この遮断方式には、一度、遮断す
るとリセット電圧を外部から入力しないと遮断が解除し
ない方式（ラッチタイプ）と、温度が下がってきて正常
になると自動的に復帰する方式（ヒステリシスタイプ）
がある。

【０００４】このラッチタイプまたはヒステリシスタイ
プの選択は、ユーザのシステムによるが、ヒステリシス
タイプの自己復帰のメリットとして、誤動作による遮断
および短期間の異常から正常復帰した場合に、外部から
監視することなくデバイス自身が自動復帰することが挙
げられる。しかしながら、ヒステリシスタイプでは、遮
断・復帰の繰り返しによる素子劣化が発生するため、こ
の回数（時間）には制限が必要となる。また、この遮断
・復帰回数が把握しづらく、安全性の面での問題が懸念
される。

【０００５】そこで、遮断・復帰の繰り返し回数を把握
する技術として、たとえば特開平６−５８４８号公報に
記載される技術などが挙げられる。この特開平６−５８
４８号公報には、遮断・復帰の繰り返し回数をカウンタ
回路で計数して、この計数値が所定値を越えたら遮断を
維持する保護機能を有する技術が開示されている。

【０００６】

【発明が解決しようとする課題】ところで、前記のよう
なパワーＭＯＳＦＥＴの技術について、本発明者が検討
した結果、以下のようなことが明らかとなった。

【０００７】たとえば、ヒステリシスタイプのパワーＭ
ＯＳＦＥＴでは、遮断・復帰の繰り返しの回数保証で現
行時間としているが、利用環境によりこの回数および寿
命となる時間が異なるため、安全率を考慮すると非常に
短い時間の保証となってしまう。

【０００８】また、前記特開平６−５８４８号公報の技
術のように、遮断・復帰の繰り返し回数を計数するカウ
ンタ回路を有するパワーＭＯＳＦＥＴでも、ユーザは利
用中の遮断・復帰回数の把握が困難であり、さらにユー
ザの利用環境に合った遮断・復帰回数の設定ができない
などの課題が生じる。

【０００９】そこで、本発明者は、ヒステリシスタイプ
とラッチタイプの両方式に着目し、ヒステリシスタイプ
の良い所と、ラッチタイプの良い所を併せ持つ保護機能
として、ユーザの利用環境に合わせて、ヒステリシスの
遮断動作回数をある一定の期間で制限し、この一定期間
を越えたらラッチの遮断動作に移行する方法を考え付い
た。

【００１０】そこで、本発明の目的は、ヒステリシス遮
断とラッチ遮断とを併せ持つ保護機能を有し、安全性、
利便性が向上し、利用環境およびアプリケーションの応
用範囲を拡大することができるパワーＭＯＳＦＥＴなど
のような半導体装置を提供することにある。

【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１２】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１３】すなわち、本発明による電力型半導体装置
は、パワートランジスタに流れる過電流を検出して電流
を制限する第１の保護機能を持つ第１回路と、この第１
の保護機能で対応できない電流上昇またはチップ温度上
昇を検出してパワートランジスタの入力駆動を遮断し、
遮断後に許容値まで低下したことを検出して入力駆動を
再開する第２の保護機能を持つ第２回路と、入力駆動の
遮断・再開の繰り返し回数が所定値を越えることを検出
する第３回路と、入力駆動の遮断・再開の繰り返し回数
が所定値を越えた第３回路の出力を入力として、電源給
電の間は入力駆動の遮断を維持する第４回路とを有する
ものである。

【００１４】具体的には、パワーＭＯＳＦＥＴに適用さ
れ、過電流制限回路（第１回路）で第１の保護を行い、
この第１の保護でも電流上昇またはチップ温度上昇があ
るので、これを温度検知回路（第２回路）で上昇を検出
して、パワートランジスタの入力駆動を遮断して、遮断
後に十分低下したことをヒステリシス遮断回路（第２回
路）が検出して入力駆動を再開する第２の保護を有する
保護方式において、前記の入力駆動の遮断・再開の繰り
返し回数が所定値を越えることを検出するチャージアッ
プ回路もしくはカウンタ回路（第３回路）を備え、前記
所定値を越えるチャージアップ回路もしくはカウンタ回
路の出力はラッチ回路（第４回路）に入力されて電源給
電の間は入力駆動の遮断を維持する構成となっている。
これにより、入力駆動の遮断・再開の繰り返し回数が所
定値を越えた段階で、ヒステリシス遮断からラッチ遮断
へ切り替えることができるようになる。

【００１５】さらに、前記電力型半導体装置の構成にお
いて、ラッチ回路の出力を監視してヒステリシス遮断か
らラッチ遮断へ切り替えたことを出力するステータス出
力回路を有することで、このステータス出力回路の出力
をステータス出力端子（第１外部端子）を通じてホスト
に伝えることができるようになる。

【００１６】また、前記電力型半導体装置の構成におい
て、第３回路として、所定値をコンデンサに充電する電
荷量で設定するチャージアップ回路を備え、このチャー
ジアップ回路は第２外部端子としてヒステリシス遮断回
数調整端子を有することで、ヒステリシス遮断回数を決
定するコンデンサを交換可能に接続することができるよ
うになる。

【００１７】また、前記電力型半導体装置の構成におい
て、第３回路として、所定値をカウンタの段数で設定す
るカウンタ回路を備え、このカウンタ回路は第３外部端
子としてカウンタ出力端子を有することで、ヒステリシ
ス遮断回数を決定するカウンタの段数を変更可能に接続
することができるようになる。

【００１８】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一機能を有する部材には同一
の符号を付し、その繰り返しの説明は省略する。

【００１９】（実施の形態１）図１〜図３に基づいて、
本発明の実施の形態１の電力型半導体装置の一例を説明
する。図１は本実施の形態の電力型半導体装置の構成
図、図２は本実施の形態の電力型半導体装置において、
チャージアップ回路およびラッチ回路の回路図、図３は
チャージアップ回路およびラッチ回路の動作のタイミン
グ図をそれぞれ示す。

【００２０】まず、図１により、本発明の実施の形態１
の電力型半導体装置の構成の一例を説明する。

【００２１】本実施の形態の電力型半導体装置は、たと
えばヒステリシス遮断とラッチ遮断とを併せ持つ保護機
能を有するＩＣ構造のパワーＭＯＳＦＥＴ（ＩＣ）とさ
れ、外部端子として、ゲート端子１、ドレイン端子２、
ソース端子３を有し、パワーＭＯＳＦＥＴ４、過電流制
限回路５、温度検知回路６、ヒステリシス遮断回路７、
チャージアップ回路８、ラッチ回路９などから構成され
ている。

【００２２】パワーＭＯＳＦＥＴ４は、たとえばＮチャ
ネルＭＯＳＦＥＴからなるパワートランジスタであり、
ゲートがゲート抵抗１０，１１を介してゲート端子１
に、ドレインがドレイン端子２に、ソースがソース端子
３にそれぞれ接続されている。

【００２３】過電流制限回路５は、パワーＭＯＳＦＥＴ
４に流れる過電流を検出して電流を制限する第１の保護
機能を持つ回路であり、電流検出用パワーＭＯＳＦＥＴ
１２、電流検出素子１３、過電流制限用ＭＯＳＦＥＴ１
４などから構成される。電流検出用パワーＭＯＳＦＥＴ
１２は、たとえばＮチャネルＭＯＳＦＥＴからなり、ゲ
ートがパワーＭＯＳＦＥＴ４のゲートに、ドレインがド
レインにそれぞれ接続され、ソースが電流検出素子１３
に接続されている。電流検出素子１３は、電流検出用パ
ワーＭＯＳＦＥＴ１２のソースとパワーＭＯＳＦＥＴ４
のソースとの間に接続されている。過電流制限用ＭＯＳ
ＦＥＴ１４は、ゲートが電流検出用パワーＭＯＳＦＥＴ
１２のソースに、ドレインがゲート抵抗１０とゲート抵
抗１１の接続ノードにアノードが接続されたダイオード
１５のカソードに、ソースがパワーＭＯＳＦＥＴ４のソ
ースにそれぞれ接続されている。

【００２４】温度検知回路６およびヒステリシス遮断回
路７は、第１の保護機能で対応できない電流上昇または
チップ温度上昇を検出してパワーＭＯＳＦＥＴの入力駆
動を遮断し、遮断後に許容値まで低下したことを検出し
て入力駆動を再開する第２の保護機能を持つ回路であ
る。温度検知回路６およびヒステリシス遮断回路７はそ
れぞれ、ゲート端子１にダイオード１６および抵抗１７
を介して接続された抵抗１７の他端とパワーＭＯＳＦＥ
Ｔ４のソースとの間に接続されて電源が給電され、また
相互に入出力可能に接続されている。また、ヒステリシ
ス遮断回路７の出力によりゲート制御されるゲート遮断
用ＭＯＳＦＥＴ１８が、ダイオード１５のカソードとパ
ワーＭＯＳＦＥＴ４のソースとの間に接続されている。

【００２５】チャージアップ回路８は、入力駆動の遮断
・再開の繰り返し回数が所定値を越えることを検出する
回路であり、この所定値はコンデンサに充電する電荷量
で設定される。このチャージアップ回路８は、抵抗１７
に接続された抵抗１９の他端とパワーＭＯＳＦＥＴ４の
ソースとの間に接続されて電源が給電され、またヒステ
リシス遮断回路７の出力が入力され、チャージアップ信
号Ｖｏｕｔが出力され、チャージ放電のリセット信号Ｖ
ｒｅｓｅｔが入力可能に接続されている。また、チャー
ジアップ回路８には、外部にヒステリシス遮断回数調整
端子２０が接続され、このヒステリシス遮断回数調整端
子２０間にヒステリシス遮断回数に対応したコンデンサ
２１が交換可能に接続される。

【００２６】ラッチ回路９は、入力駆動の遮断・再開の
繰り返し回数が所定値を越えたチャージアップ回路８の
出力を入力として、電源給電の間は入力駆動の遮断を維
持する回路である。このラッチ回路９は、抵抗１７の他
端とパワーＭＯＳＦＥＴ４のソースとの間に接続されて
電源が給電され、またチャージアップ信号Ｖｏｕｔが入
力され、チャージ放電のリセット信号Ｖｒｅｓｅｔが出
力可能に接続されている。また、ラッチ回路９の出力に
よりゲート制御されるゲート遮断用ＭＯＳＦＥＴ２２
が、ダイオード１５のカソードとパワーＭＯＳＦＥＴ４
のソースとの間に接続されている。

【００２７】なお、このパワーＭＯＳＦＥＴ（ＩＣ）に
おいて、ゲート端子１とソース端子３との間には、直列
接続された静電保護用ダイオード２３が接続され、静電
対策が施されている。

【００２８】以上のように構成されるパワーＭＯＳＦＥ
Ｔ（ＩＣ）では、ヒステリシス遮断回路７からの出力
（ＯＮ／ＯＦＦ信号）をチャージアップ回路８の入力に
入れることにより、あるしきい値電圧を越えると（ある
遮断・復帰回数を超えると）、チャージアップ回路８か
らラッチ回路９を反転させる信号が出力され、これによ
りヒステリシス遮断からラッチ遮断へ切り替えることが
可能となる。

【００２９】次に、図２により、本実施の形態の電力型
半導体装置において、チャージアップ回路およびラッチ
回路の構成の一例を説明する。

【００３０】チャージアップ回路８は、ＭＯＳＦＥＴＭ
１〜Ｍ６、コンデンサＣ１、抵抗Ｒ１〜Ｒ４、ツェナー
ダイオードＤｚ１などから構成され、ヒステリシス遮断
回路７から出力されたヒステリシス遮断信号、電源電
圧、チャージ放電のリセット信号Ｖｒｅｓｅｔがそれぞ
れ入力され、そしてラッチ回路９に対してチャージアッ
プ信号Ｖｏｕｔが出力される。また、このチャージアッ
プ回路８には、ヒステリシス遮断回数調整端子２０が外
部に設けられ、この端子間にコンデンサ２１が交換可能
に接続される。

【００３１】ラッチ回路９は、ＭＯＳＦＥＴＭ７〜Ｍ
９、抵抗Ｒ５，Ｒ６などから構成され、チャージアップ
回路８からのチャージアップ信号Ｖｏｕｔが入力され、
そしてチャージアップ回路８に対してチャージ放電のリ
セット信号Ｖｒｅｓｅｔが出力される。

【００３２】このチャージアップ回路８およびラッチ回
路９の構成において、ＭＯＳＦＥＴＭ１は、正常動作時
はＯＮ状態であり、コンデンサＣ１に電荷を蓄積させる
働きをしている。ＭＯＳＦＥＴＭ２は、ヒステリシス遮
断回路７から出力されたヒステリシス遮断信号を受けて
ＯＮし、またその時、ＭＯＳＦＥＴＭ１がＯＦＦするよ
うな回路構成となっている。

【００３３】さらに、この回路構成では、ＭＯＳＦＥＴ
Ｍ１，Ｍ２が同時にＯＮしている期間があることによ
り、ヒステリシス遮断回数調整端子２０間に接続された
コンデンサ２１がフル充電されてしまうのを防止するた
め、ＭＯＳＦＥＴＭ１が完全にＯＦＦしてからＭＯＳＦ
ＥＴＭ２がＯＮとなるように、ＭＯＳＦＥＴＭ２のゲー
トに遅延抵抗としての抵抗Ｒ２が付加されている。

【００３４】このようなチャージアップ回路８の構成に
おいて、ＭＯＳＦＥＴＭ１とＭＯＳＦＥＴＭ２が交互に
ＯＮ／ＯＦＦを繰り返し、コンデンサＣ１に溜まった電
荷をコンデンサ２１に充電していき、その電荷量に応じ
てコンデンサ２１の電圧が上昇していくため、ＭＯＳＦ
ＥＴＭ５のしきい値電圧を越えると、チャージアップ回
路８から出力されるチャージアップ信号ＶｏｕｔがＨｉ
ｇｈレベルとなる。

【００３５】このチャージアップ回路８からのチャージ
アップ信号Ｖｏｕｔはラッチ回路９に入力され、またラ
ッチ回路９の出力信号はゲート遮断用ＭＯＳＦＥＴ２２
のゲートへ供給されている。これにより、チャージアッ
プ回路８からのＨｉｇｈレベルの信号がラッチ回路９に
入力されると、ＭＯＳＦＥＴＭ９がＯＮとなり、出力信
号がＬｏｗレベルとなるので、このラッチ回路９の出力
信号を受けてパワーＭＯＳＦＥＴ４のゲートが遮断す
る。

【００３６】また、正常復帰した場合に溜まったコンデ
ンサ２１の電荷を引き抜く必要があるため、ラッチ回路
９の出力信号がＨｉｇｈレベルとなった場合に、ＭＯＳ
ＦＥＴＭ４をＯＮさせることにより、コンデンサ２１の
電荷を放電させ、次回の動作に備える。

【００３７】このコンデンサ２１は、交換可能に外付け
とすることで、ユーザが連続遮断・復帰回数を設定する
ことが可能となり、使用環境に合わせたシステム安全設
計を容易に行うことができるようになる。

【００３８】次に、図３により、チャージアップ回路お
よびラッチ回路の動作の一例を説明する。

【００３９】パワーＭＯＳＦＥＴ４のゲートにＨｉｇｈ
レベルの電圧が供給され、このゲート電圧の供給による
正常動作中に、たとえばパワーＭＯＳＦＥＴ４のドレイ
ン電流の上昇（またはチップ温度の上昇）などにより負
荷短絡状態が発生すると、パワーＭＯＳＦＥＴ（ＩＣ）
は異常状態となる。

【００４０】この異常時には、まずヒステリシス遮断状
態となり、ヒステリシス遮断回路７からＯＮ／ＯＦＦの
繰り返し信号が出力される。この時、チャージアップ回
路８は、ＯＮ／ＯＦＦの繰り返し信号を受け、これに対
応して遮断・復帰を繰り返し、この遮断・復帰を繰り返
していくうちに、コンデンサ２１の電位が上がってい
き、コンデンサ２１へのチャージアップ電圧がステップ
状に上昇する。

【００４１】そして、コンデンサ２１の電位が、あるし
きい値電圧（ＭＯＳＦＥＴＭ５のしきい値電圧）を超え
たところでラッチ回路９が動作し、このラッチ回路９に
より遮断が保持される。このコンデンサ２１の電位がし
きい値電圧を超えたところで、チャージアップ回路８の
出力信号がパルス状に出力され、この時点からラッチ回
路９の出力はＨｉｇｈレベルに保持される。

【００４２】これにより、パワーＭＯＳＦＥＴ（ＩＣ）
は、最初にヒステリシス遮断により遮断・復帰を繰り返
し、コンデンサ２１の電位がしきい値電圧を超えたとこ
ろでヒステリシス遮断からラッチ遮断に切り替わってラ
ッチ遮断状態となり、パワーＭＯＳＦＥＴ４の外部入力
ゲート電圧が０Ｖ（リセット電圧）となるまで遮断が継
続されることになる。

【００４３】また、誤遮断などの場合は、ヒステリシス
遮断により自己復帰するため、システムが常時リセット
または停止の判断をする必要がなく、また異常が継続す
る場合はラッチ遮断への切り替えを実施し、システム停
止を素子自身が実施するためにシステムの簡素化を図る
ことが可能となる。

【００４４】（実施の形態２）図４〜図６に基づいて、
本発明の実施の形態２の電力型半導体装置の一例を説明
する。図４は本実施の形態の電力型半導体装置の構成
図、図５は本実施の形態の電力型半導体装置において、
カウンタ回路の回路図、図６はカウンタ回路の動作のタ
イミング図をそれぞれ示す。

【００４５】本実施の形態の電力型半導体装置は、前記
実施の形態１と同様に、たとえばヒステリシス遮断とラ
ッチ遮断とを併せ持つ保護機能を有するパワーＭＯＳＦ
ＥＴ（ＩＣ）とされ、前記実施の形態１との相違点は、
チャージアップ回路に代えてカウンタ回路を備えるよう
にした点である。

【００４６】すなわち、本実施の形態の電力型半導体装
置は、図４に示すように、外部端子として、ゲート端子
１、ドレイン端子２、ソース端子３を有し、パワーＭＯ
ＳＦＥＴ４、過電流制限回路５、温度検知回路６、ヒス
テリシス遮断回路７、カウンタ回路３１、ラッチ回路９
などから構成されている。なお、この回路構成は、チャ
ージアップ回路８の場合と同様であり、チャージアップ
回路８をカウンタ回路３１へ置き換えた形となってい
る。

【００４７】カウンタ回路３１は、入力駆動の遮断・再
開の繰り返し回数が所定値を越えることを検出する回路
であり、この所定値はカウンタの段数で設定される。こ
のカウンタ回路３１には、外部に複数のカウンタ出力端
子３２（Ｑ１〜Ｑｘ）が接続され、複数のカウンタ出力
端子３２の１つとラッチ入力端子３３との間がヒステリ
シス遮断回数に対応して接続される。

【００４８】このカウンタ回路３１は、たとえば図５に
示すように、複数の２進カウンタＣＴ１〜ＣＴｘを直列
に接続した構成となっており、初段の２進カウンタＣＴ
１の入力端子Ｔ１にヒステリシス遮断回路７から出力さ
れたヒステリシス遮断信号（ｘ）が入力され、この初段
の２進カウンタＣＴ１の出力端子Ｑ１は２段目の２進カ
ウンタＣＴ２の入力端子Ｔ２につながり、以降同様に、
前段の２進カウンタＣＴ２〜ＣＴｘ−１の出力端子Ｑ２
〜Ｑｘ−１が次段の２進カウンタＣＴ３〜ＣＴｘの入力
端子Ｔ３〜Ｔｘに接続されて構成される。

【００４９】このカウンタ回路３１において、２進カウ
ンタＣＴ１〜ＣＴ４を４段にしてカウント数を８回に設
定した場合の動作は、たとえば図６に示すようになる。
この場合には、カウンタ出力端子３２（Ｑ４）とラッチ
入力端子３３との間が接続され、ヒステリシス遮断回数
が８回に設定される。

【００５０】このように構成されるパワーＭＯＳＦＥＴ
（ＩＣ）では、ヒステリシス遮断回路７からのヒステリ
シス遮断信号はカウンタ回路３１の入力信号となり、ヒ
ステリシス遮断信号による遮断回数をカウンタ回路３１
にて計数する。この場合、カウンタ回路３１の出力端子
３２は外部端子として設けられており、ラッチ回路９の
入力端子３３も同じく外部端子として設ける。これによ
り、カウンタ回路３１において、カウント数を任意に設
定でき、さらに外部端子として設けることにより、ユー
ザが任意で回数を決定することが可能となる。

【００５１】このように、ユーザがカウント数を選択
し、そのカウント数に合うカウンタ出力端子３２をラッ
チ入力端子３３へ接続することにより、任意のカウント
数でヒステリシス遮断からラッチ遮断への切り替えを行
うことができる。よって、前記実施の形態１と同様の効
果を得ることができる。

【００５２】（実施の形態３）図７〜図９に基づいて、
本発明の実施の形態３の電力型半導体装置の一例を説明
する。図７は本実施の形態の電力型半導体装置の構成
図、図８は本実施の形態の電力型半導体装置において、
ステータス出力回路の動作のタイミング図、図９は本実
施の形態の電力型半導体装置を用いたシステムの構成図
をそれぞれ示す。

【００５３】本実施の形態の電力型半導体装置は、前記
実施の形態１と同様に、たとえばヒステリシス遮断とラ
ッチ遮断とを併せ持つ保護機能を有するパワーＭＯＳＦ
ＥＴ（ＩＣ）とされ、前記実施の形態１との相違点は、
ステータス出力回路を追加した点である。

【００５４】すなわち、本実施の形態の電力型半導体装
置は、図７に示すように、外部端子として、ゲート端子
１、ドレイン端子２、ソース端子３を有し、パワーＭＯ
ＳＦＥＴ４、過電流制限回路５、温度検知回路６、ヒス
テリシス遮断回路７、チャージアップ回路８、ラッチ回
路９、ステータス出力回路４１などから構成されてい
る。なお、この回路構成は、チャージアップ回路８を用
いた場合の例であるが、カウンタ回路３１を用いた場合
も同様の構成が可能である。

【００５５】ステータス出力回路４１は、論理ゲートＧ
１，Ｇ２、ＭＯＳＦＥＴＭ１０、抵抗Ｒ７などから構成
され、ゲート抵抗１０，１１間、ラッチ回路９の出力に
接続され、これらの情報を入力として演算し、ラッチ遮
断となった場合のみ外部へ、ステータス出力端子４２を
通して情報を出力するように構成されている。すなわ
ち、論理ゲートＧ１には、ゲート抵抗１０，１１間の内
部ゲート電圧を反転した信号とラッチ回路９の出力信号
とが入力されて論理演算される。この論理演算された論
理ゲートＧ１の出力信号と内部ゲート電圧の信号とが次
段の論理ゲートＧ２に入力され、この論理演算された出
力信号によりＭＯＳＦＥＴＭ１０がゲート制御されるよ
うになっている。

【００５６】このステータス出力回路４１の動作タイミ
ングは、図８に示すように、正常動作およびヒステリシ
ス遮断動作中は、ステータス出力端子４２からの出力信
号はＬｏｗレベルを出力しており、ラッチ遮断が発生す
ると、Ｈｉｇｈレベルを出力し、外部回路へ情報を出力
する。

【００５７】このように、ステータス出力回路４１をチ
ャージアップ回路８（またはカウンタ回路３１）で構成
する回路に新たに設け、ヒステリシス遮断からラッチ遮
断へ切り替えたことをユーザへ知らせるステータス出力
端子４２を付加することにより、ユーザはヒステリシス
動作からラッチ遮断へ切り替わったことを認識すること
ができるため、よりシステムの安全性を高めることが可
能となる。

【００５８】次に、図９により、本実施の形態の電力型
半導体装置を用いたシステムの構成の一例を説明する。

【００５９】本実施の形態のシステムは、前記実施の形
態のパワーＭＯＳＦＥＴ（ＩＣ）５１、システム全体を
制御するＭＰＵ５２、このＭＰＵ５２からのインジケー
タ点灯信号を受けて点灯する異常インジケータ５３、Ｍ
ＰＵ５２からの駆動信号を受けてパワーＭＯＳＦＥＴ
（ＩＣ）５１を駆動するドライバ５４、パワーＭＯＳＦ
ＥＴ（ＩＣ）５１に接続される負荷５５、およびバッテ
リー５６などからなり、パワーＭＯＳＦＥＴ（ＩＣ）５
１を用いて負荷５５を駆動する構成となっている。

【００６０】このシステムにおいては、たとえば負荷５
５に短絡などの異常が発生し、かつラッチ遮断へパワー
ＭＯＳＦＥＴ（ＩＣ）５１が切り替わったとき、ステー
タス出力端子４２はＭＰＵ５２へ接続されており、その
信号を受けたＭＰＵ５２は駆動信号を停止し、ユーザへ
知らせる異常インジケータ５３を点灯させるなどの制御
を行う。

【００６１】これにより、一時的な異常もしくは誤動作
には、パワーＭＯＳＦＥＴ（ＩＣ）５１がヒステリシス
遮断動作にて安全に負荷５５を遮断、復帰を繰り返し、
異常がある規定以上繰り返す場合は確実にラッチ遮断に
よりシステムを停止させ、この停止したことをユーザが
認知する必要があるため、ステータス出力端子４２から
の信号を受け、ＭＰＵ５２の処理によりユーザへ異常を
知らせるシステムを容易に構成することができる。

【００６２】なお、前記図９に示したシステムの構成は
一例であり、さまざまな安全設計の手段をユーザへ容易
に提供できることは明らかである。

【００６３】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。

【００６４】たとえば、前記実施の形態においては、ヒ
ステリシスタイプの過熱遮断回路内蔵パワーＭＯＳＦＥ
Ｔ（ＩＣ）に適用した場合を例に説明したが、ＩＧＢＴ
などのＭＯＳデバイスに応用することも可能である。

【００６５】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００６６】（１）第１の保護を行う過電流制限回路、
第２の保護を行う温度検知回路およびヒステリシス遮断
回路と、入力駆動の遮断・再開の繰り返し回数が所定値
を越えることを検出するチャージアップ回路もしくはカ
ウンタ回路を有することで、入力駆動の遮断・再開の繰
り返し回数が所定値を越えた段階で、ヒステリシス遮断
からラッチ遮断へ切り替えることができる。

【００６７】（２）ステータス出力回路およびステータ
ス出力端子を有することで、ラッチ回路の出力を監視し
てヒステリシス遮断からラッチ遮断へ切り替えたことを
検出してホストに伝えることができる。

【００６８】（３）チャージアップ回路およびヒステリ
シス遮断回数調整端子を有する場合には、ヒステリシス
遮断回数を決定するコンデンサを交換可能に接続するこ
とができるので、ユーザがヒステリシス遮断回数の調整
を可能とすることができる。

【００６９】（４）カウンタ回路およびカウンタ出力端
子を有する場合には、ヒステリシス遮断回数を決定する
カウンタの段数を変更可能に接続することができるの
で、ユーザがヒステリシス遮断回数の調整を可能とする
ことができる。

【００７０】（５）前記（１）〜（４）により、ヒステ
リシス遮断とラッチ遮断とを併せ持つ保護機能を有し、
安全性、利便性が向上し、利用環境およびアプリケーシ
ョンの応用範囲を拡大することができるパワーＭＯＳＦ
ＥＴなどのような半導体装置を提供することができる。
この結果、チャージアップ回路、カウンタ回路を利用し
た応用機能への展開を図ることができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１の電力型半導体装置を示
す構成図である。

【図２】本発明の実施の形態１の電力型半導体装置にお
いて、チャージアップ回路およびラッチ回路を示す回路
図である。

【図３】本発明の実施の形態１の電力型半導体装置にお
いて、チャージアップ回路およびラッチ回路の動作を示
すタイミング図である。

【図４】本発明の実施の形態２の電力型半導体装置を示
す構成図である。

【図５】本発明の実施の形態２の電力型半導体装置にお
いて、カウンタ回路を示す回路図である。

【図６】本発明の実施の形態２の電力型半導体装置にお
いて、カウンタ回路の動作を示すタイミング図である。

【図７】本発明の実施の形態３の電力型半導体装置を示
す構成図である。

【図８】本発明の実施の形態３の電力型半導体装置にお
いて、ステータス出力回路の動作を示すタイミング図で
ある。

【図９】本発明の実施の形態３の電力型半導体装置を用
いたシステムを示す構成図である。

【符号の説明】

１ ゲート端子 ２ ドレイン端子 ３ ソース端子 ４ パワーＭＯＳＦＥＴ ５ 過電流制限回路 ６ 温度検知回路 ７ ヒステリシス遮断回路 ８ チャージアップ回路 ９ ラッチ回路 １０，１１ ゲート抵抗 １２ 電流検出用パワーＭＯＳＦＥＴ １３ 電流検出素子 １４ 過電流制限用ＭＯＳＦＥＴ １５，１６ ダイオード １７，１９ 抵抗 １８，２２ ゲート遮断用ＭＯＳＦＥＴ ２０ ヒステリシス遮断回数調整端子 ２１ コンデンサ ２３ 静電保護用ダイオード ３１ カウンタ回路 ３２ カウンタ出力端子 ３３ ラッチ入力端子 ４１ ステータス出力回路 ４２ ステータス出力端子 ５１ パワーＭＯＳＦＥＴ（ＩＣ） ５２ ＭＰＵ ５３ 異常インジケータ ５４ ドライバ ５５ 負荷 ５６ バッテリー Ｍ１〜Ｍ１０ ＭＯＳＦＥＴ Ｃ１ コンデンサ Ｒ１〜Ｒ７ 抵抗 Ｄｚ１ ツェナーダイオード ＣＴ１〜ＣＴｘ ２進カウンタ Ｇ１，Ｇ２ 論理ゲート

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F038 BH02 BH04 BH07 BH16 EZ20 5J055 AX32 AX64 BX16 CX00 DX13 DX22 DX52 EX01 EX02 EY01 EY10 EY12 EY13 EY21 EZ00 EZ31 EZ34 FX04 FX32 FX35 GX01 GX04

Claims (10)

【特許請求の範囲】
1. 【請求項１】 パワートランジスタに流れる過電流を検
   出して電流を制限する第１の保護機能を持つ第１回路
   と、 電流上昇またはチップ温度上昇を検出して前記パワート
   ランジスタの入力駆動を遮断し、遮断後に許容値まで低
   下したことを検出して入力駆動を再開する第２の保護機
   能を持つ第２回路と、 前記入力駆動の遮断・再開の繰り返し回数が所定値を越
   えることを検出する第３回路と、 前記入力駆動の遮断・再開の繰り返し回数が前記所定値
   を越えたことを示す前記第３回路の出力を受け、前記入
   力駆動の遮断を維持する第４回路と、を有することを特
   徴とする電力型半導体装置。
2. 【請求項２】 請求項１記載の電力型半導体装置におい
   て、 前記第２回路はヒステリシス遮断機能を有し、前記第４
   回路はラッチ遮断機能を有し、前記入力駆動の遮断・再
   開の繰り返し回数が前記所定値を越えたことを示す前記
   第３回路の出力により、ヒステリシス遮断からラッチ遮
   断に切り替えられることを特徴とする電力型半導体装
   置。
3. 【請求項３】 請求項２記載の電力型半導体装置におい
   て、 前記切り替えの状態をホストに伝える第１外部端子を有
   することを特徴とする電力型半導体装置。
4. 【請求項４】 請求項１記載の電力型半導体装置におい
   て、 前記第３回路は、前記所定値をコンデンサに充電する電
   荷量で設定するチャージアップ回路であることを特徴と
   する電力型半導体装置。
5. 【請求項５】 請求項４記載の電力型半導体装置におい
   て、 前記チャージアップ回路は、前記コンデンサを交換可能
   に接続する第２外部端子を有することを特徴とする電力
   型半導体装置。
6. 【請求項６】 請求項１記載の電力型半導体装置におい
   て、 前記第３回路は、前記所定値をカウンタの段数で設定す
   るカウンタ回路であることを特徴とする電力型半導体装
   置。
7. 【請求項７】 請求項６記載の電力型半導体装置におい
   て、 前記カウンタ回路は、前記カウンタの段数を変更可能に
   接続する第３外部端子を有することを特徴とする電力型
   半導体装置。
8. 【請求項８】 請求項１、２、３、４、５、６または７
   記載の電力型半導体装置において、 前記電力型半導体装置は、パワーＭＯＳＦＥＴであるこ
   とを特徴とする電力型半導体装置。
9. 【請求項９】 請求項１、２、３、４、５、６、７また
   は８記載の電力型半導体装置において、 前記第４回路は、給電されている間、前記入力駆動の遮
   断を維持することを特徴とする電力型半導体装置。
10. 【請求項１０】 請求項１、２、３、４、５、６、７、
    ８または９記載の電力型半導体装置において、 前記第２回路は、前記第１の保護機能で対応できない電
    流上昇またはチップ温度上昇を検出して前記パワートラ
    ンジスタの入力駆動を遮断し、遮断後に許容値まで低下
    したことを検出して入力駆動を再開することを特徴とす
    る電力型半導体装置。