JP2007165691A

JP2007165691A - 半導体パッケージ用多層基板及びその製造方法

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Publication number: JP2007165691A
Application number: JP2005361629A
Authority: JP
Inventors: Hiroyuki Okabe; 宏之岡部; Hiroaki Hiratsuka; 裕章平塚; Hiroshi Ishikawa; 浩史石川
Original assignee: Hitachi Cable Ltd
Current assignee: Hitachi Cable Ltd
Priority date: 2005-12-15
Filing date: 2005-12-15
Publication date: 2007-06-28
Anticipated expiration: 2025-12-15
Also published as: JP4655917B2

Abstract

【課題】半導体パッケージ用多層基板を少ない工数にて安価に提供する。
【解決手段】半導体パッケージ用多層基板１において、基材フィルム４の両面に配線パターン５を形成し、その配線パターン５間をめっきされた導通穴６にて電気的に接合し、配線パターン５表面にソルダーマスク層７を施して基本ユニット２ａ，２ｂとし、各基本ユニット２ａ，２ｂ同士を基材フィルム４のみからなる折り返し部３で連結し、これら基本ユニット２ａ，２ｂを折り返し部３にて折り返して重ね合わせ、折り返しによって向かい合った配線パターン５間を導電部材８にて電気的に接合したものである。
【選択図】図１

Description

本発明は、半導体パッケージ用多層基板、特に、配線層を３層以上有する半導体パッケージ用多層基板及びその製造方法に関する。

半導体素子の多様化・高性能化に伴い、これに供せられる半導体パッケージ用基板についてもその配線の高密度化が求められるようになってきている。そのための方策として、２つの方法が考えられる。

ひとつは、基板配線の配線ピッチをファインピッチ化することにより、２次元的に配線密度を向上するものである。これは半導体用パッケージ基板製造産業において広く行われている努力であり、その開発進歩については目を見張るものがあるが、一方、信頼性の確保と基板製造に使用する材料の制約、特に配線用に用いられる導体厚みの制約などから、２層配線基板においては４０μｍピッチ前後が現段階の技術限界である。

配線の高密度化のもうひとつの方法は、配線層を多層化し、その配線層間を導通ビア等により接続することで半導体パッケージ用基板を形成するものである。この方法においては、各層が比較的低い配線密度でも複数層にて配線を引き回すことができるため、相対的に高い配線密度を実現できる。

従来の半導体パッケージ用基板における多層化技術では、ガラスエポキシ基板などのリジッド基板が主として用いられる。例として１−２−１ビルドアップ積層基板を考えると、まず両面銅貼り基板にレーザもしくはマイクロドリルにて、スルーホールビアまたはブラインドビアを形成後、無電解または電解銅めっきを施すことによりビアを通じ上下導体層の導通を確保し、さらにその両面にフォトプロセスにより導体パターンを形成する。その後、その両面配線基板の配線面両面に熱硬化樹脂付き銅箔を貼り合わせ、熱処理により４層導体層基板とした後、再度、導通ビアの形成、銅めっきを経て各層の導通を取り、フォトプロセスにより、最外導体層２層に導体パターンを形成する。最外層両面にソルダーマスクを形成し、ワイヤーボンディングなどのチップとの接合に供する電極部およびマザーボードとの接合に供するボール電極などに金めっきを施し、半導体パッケージ用４層基板を得る。

このような基板の一例として、図５に示すような従来の半導体パッケージ用多層基板５１がある。基板５１は、多層リジッド基板であり、４層の配線層５２を絶縁層５３で絶縁し、さらにソルダーマスク５４を設け、配線層５２を配線層間導通ビア５５で接続して構成される。基板５１の表面にはスペーサ５６を介してシリコンチップ５７が搭載され、そのシリコンチップ５７が配線層５２とボンディングワイヤー５８で接続される。基板５１の表面およびシリコンチップ５７はモールドレジン５９で樹脂封止され、基板５１の裏面に設けたはんだボール６０を介してマザーボード６１と接続される。

なお、この出願の発明に関連する先行技術文献情報としては、次のものがある。

特開２００４−８７８５９号公報特開平２−１３４８５９号公報

しかしながら、従来の半導体パッケージ用多層基板５１は、これら４層の配線層５２と３層の絶縁層５３で構成される基板の積層工程、およびこれらの層間接続のためのビア形成工程に多くの工数を必要とし、また工程も複雑であることから高い製造歩留を得られにくく、一般的に製造原価も非常に高くなってしまう傾向にある。

そこで、本発明の目的は、半導体パッケージ用多層基板を少ない工数にて安価に提供することにある。

本発明は上記目的を達成するために創案されたものであり、請求項１の発明は、半導体パッケージ用多層基板において、基材フィルムの両面に配線パターンを形成し、その配線パターン間をめっきされた導通穴にて電気的に接合し、上記配線パターン表面にソルダーマスク層を施して基本ユニットとし、各基本ユニット同士を基材フィルムのみからなる折り返し部で連結し、これら基本ユニットを上記折り返し部にて折り返して重ね合わせ、折り返しによって向かい合った配線パターン間を導電部材にて電気的に接合した半導体パッケージ用多層基板である。

請求項２の発明は、長尺の上記基材フィルムの長さ方向あるいは幅方向に上記基本ユニットを複数個形成すると共に、各基本ユニット同士を連結する上記折り返し部を複数個形成し、上記基本ユニットを上記折り返し部にて長さ方向あるいは幅方向に複数回折り返して多段に重ね合わせた請求項１記載の半導体パッケージ用多層基板である。

請求項３の発明は、上記基材フィルムの厚さが５０μｍ以下である請求項１または２記載の半導体パッケージ用多層基板である。

請求項４の発明は、上記ソルダーマスク層として、その厚さが上記配線パターンの厚さよりも１１０％以上厚い感光性ドライフィルムを使用した請求項１〜３いずれかに記載の半導体パッケージ用多層基板である。

請求項５の発明は、上記ソルダーマスク層は、少なくともエッジがフォトパターニングにより形成され、エッジの位置精度が設計値に対して±１００μｍ以下である請求項１〜４いずれかに記載の半導体パッケージ用多層基板である。

請求項６の発明は、上記導電部材は、導電ペーストあるいは、はんだである請求項１〜５いずれかに記載の半導体パッケージ用多層基板である。

請求項７の発明は、上記基本ユニット間の距離が、上記ソルダーマスク層の厚さの２５０％以下である請求項１〜６いずれかに記載の半導体パッケージ用多層基板である。

請求項８の発明は、半導体パッケージ用多層基板の製造方法において、基材フィルムに導通穴を形成し、その導通穴を銅めっきし、上記基材フィルムの両面に配線パターンを形成し、その配線パターンの表面および上記基材フィルムの両面にソルダーマスク層を形成し、折り返しによって向かい合う配線パターンの表面に導電部材を設けてなる基本ユニットと、基材フィルムのみからなる折り返し部とを形成した後、上記基本ユニットを上記折り返し部にて折り返して重ね合わせる半導体パッケージ用多層基板の製造方法である。

本発明によれば、半導体パッケージ用多層基板を少ない工数にて安価に提供できる。

以下、本発明の好適な実施形態を添付図面にしたがって説明する。

図１は、本発明の好適な実施形態を示す半導体パッケージ用多層基板を用いた半導体パッケージの断面図、図２は図１に示した半導体パッケージ用多層基板の縦断面図（あるいは横断面図）である。

図１および図２に示すように、本実施形態に係る半導体パッケージ用多層基板１は、シリコンチップなどの半導体チップからマザーボードへ供給される電気信号、もしくはマザーボードから半導体チップに供給される電気信号を伝達するためのものであり、２つの基本ユニット２ａ，２ｂと、これら基本ユニット２ａ，２ｂ同士を長さ方向（あるいは幅方向）に連結する折り返し部（基材折り返し部）３とで構成される１枚の両面フレックス配線板である。

基本ユニット２ａ，２ｂは、長尺の１枚の基材フィルム（基板基材）４の両面に配線パターンとしての配線層（導体配線層）５を形成し、その両面の配線層間をめっきされた導通穴としての層間接続用の導通ビア（スルーホール）６にて電気的に接合し、基材フィルム４および配線層５表面にソルダーマスク層７を施して構成される両面フレックス配線板である。

折り返し部３は、基材フィルム４のみからなる。基板ユニット２ａ，２ｂと折り返し部３とは、１枚の基材フィルム４によって一体形成される。

半導体パッケージ用多層基板１は、これら図２の状態の基本ユニット２ａ，２ｂを折り返し部３にて長さ方向（あるいは幅方向）に１回折り返して２段に重ね合わせ、折り返しによって向かい合った上下の配線層５間を導電部材８にて電気的に接合することで、図１に示した４層基板の状態になる。

導電部材８としては、エポキシ樹脂などをベースとした熱硬化型ＣｕペーストもしくはＡｇペーストなどの導電ペースト（配線層間導通用導体ペースト）を用いる。導電ペーストとしては、ソルダーマスク層７のキュア時に同時にキュアされ得る熱硬化条件のものを選定する必要がある。配線層５のうち、折り返しによって向かい合った上下の配線層５の表面が導電部材パッド（配線層間導通用導体ペーストパッド）５ｐである。

基材フィルム４としては、例えばポリイミドやＬＣＰ（液晶ポリマ）のフィルムなどの折り返し可能な柔軟な材質のものを用いる。基材フィルム４は、折り返しを容易にするために、その厚さが５０μｍ以下のものを使用する。

ソルダーマスク層７としては、その厚さが配線層５の厚さよりも１１０％以上厚い感光性ドライフィルムを使用するとよい。後述するように、折り返し時における、各層のソルダーマスクパターン位置の合致のため、ソルダーマスク用感光性ドライフィルムの厚さは非常に重要である。配線層５の凹凸を吸収し、均一な厚さを確保するためには、感光性ドライフィルムは配線層５の厚さに比較して十分な厚さのものを使用する必要がある。この目的のため、感光性ドライフィルムの厚さは配線層５の厚さの１１０％以上である必要がある。さらに、ソルダーマスク層７は厚さを一定に保持することが肝要であり、この理由から厚さの均一な感光性ドライフィルムタイプを用いる。

ソルダーマスク層７は、少なくとも折り返し面のエッジ７ｅがフォトパターニングにより形成され、エッジ７ｅの位置精度が設計値に対して±１００μｍ以下であるとよい。エッジ７ｅの位置精度が±１００μｍ以下であれば、基本ユニット２ａ，２ｂを２段に重ね合わせた際、配線層５が精度よく向き合うからである。

配線層５の導電部材パッド５ｐの位置合わせは、フォトプロセスにて形成された折り返し部３のソルダーマスクエッジ７ｅと配線層５のソルダーマスク厚さｄ７ｕとソルダーマスク厚さｄ７ｄとによって一義的に決定される。配線層５のソルダーマスクパターンは１枚のフォトマスクによって作製されるため、相対的位置精度が非常に高く、図２において折り返し部３の長さＬが感光性ドライフィルムの厚さの合計（ｄ７ｕ＋ｄ７ｄ）に合致するように設計されていれば、導電部材パッド５ｐの位置は非常に高い精度で一致する。

また、基本ユニット２ａ，２ｂ間の距離（折り返し部３の長さ）Ｌは、ソルダーマスク層７の厚さｄ７ｕ（ｄ７ｄ）の２５０％以下（Ｌ≦ｄ７ｕ×２．５）、から２００％にする。これは、基本ユニット２ａ，２ｂを折り返して重ね合わせることができるようにするためである。

基本ユニット２ａ，２ｂを１回折り返して２段に重ね合わせた後、最上部のソルダーマスク層７上に、ダイアタッチ接着剤９にて半導体チップとしてのシリコンダイ１０を搭載固定する。シリコンダイ１０と最上部の配線層５（ワイヤーボンディング電極１１）とをボンディングワイヤー１２で接続し、最上部のソルダーマスク層７およびシリコンダイ１０をモールドレジン１３で樹脂封止する。さらに、最下部（裏面）の配線層５（はんだボール接続用電極１４）にマザーボード接続用のはんだボール１５を形成すると、図１に示した半導体パッケージ２０が得られる。

次に、半導体パッケージ用多層基板１の製造方法を図３（ａ）〜図３（ｇ）で説明する。

まず、長尺の基材フィルム４として両面に銅箔付きのポリイミドを用意し（図３（ａ））、その銅箔付きのポリイミドに導通ビアとするための穴開けをし（図３（ｂ））、その穴にＣｕめっきを施して導通ビア６を形成する。

フォトプロセスにより、銅箔に回路をパターニングして配線層５を形成し（図３（ｃ））、フォトプロセスにより、配線層５の表面にソルダーマスク層７を形成し（図３（ｄ））、折り返し面となる配線層５の表面に導電部材８としてはんだペーストを印刷する。このとき、折り返し部３となる部分は基材フィルム４のみとなるようにしておく。これにより、基材フィルム４の長さ方向（あるいは幅方向）に基本ユニット２ａ、折り返し部３、基本ユニット２ｂが形成される。

そして、基本ユニット２ａ，２ｂを折り返し部３にて長さ方向（あるいは幅方向）に１回折りして２段に重ね合わせた後、加熱加圧条件下で圧着、リフローを行うと、配線層５の導電部材８が接合し、半導体パッケージ用多層基板１が得られる。

本実施の形態の作用を説明する。

半導体パッケージ用多層基板１は、通常工法で得られる１枚の両面配線フレックス基板（基本ユニット２ａ，２ｂ）を折り返して多層化するため、その製造プロセスは両面配線フレックス製造工程に加え、導電部材８の印刷プロセス、個片化＋折り返し同時プロセス、加熱加圧プレスプロセス、キュアプロセスにて基板を完成できる。

したがって、一般の多層基板に比較し、コストに大きく寄与するビア形成のためのレーザープロセス、フォトプロセス、銅めっきプロセスなどに掛かる工数を必要最小限にでき、トータル工数を大幅に削減できる。

図３の例で言えば、導通ビア６の形成工程が１回、フォトプロセスが２回のみであり、コストがかかるプロセスは合計３回だけで４層の多層基板が作製できる。これにより、同じ６層配線構造の一般基板と比較すると、製造コストは３０％以下に抑えられ、また製造工期も５０％以下に短縮できる。

このように、本実施の形態に係る半導体パッケージ用多層基板１では、導通のためのビア形成・銅めっきプロセスを極力廃し、薄型折り返し可能基材を用いることにより、基本ユニットを折り返して多層化し、配線層５間を導電部材８にて接合している。したがって、半導体パッケージ用多層基板１を少ない工数にて安価に提供できる。

上記要領にて折り返しを繰り返すことにより、理論的には何層の基板でも作製可能だが、基板総数が増加すると、全ての層パターンを１枚のフォトマスクに収めることが難しくなる。この場合には、各配線層間およびソルダーマスクパターン間の位置精度を確保するべきであり、状況に応じてオートアライメント露光装置を使用する必要がある。

導電部材８としては、導電ペーストの代わりに、はんだペーストを用いることもできる。特にマザーボード接続用はんだボールに共晶はんだが用いられる場合、配線層間導通用のはんだペーストに高融点はんだをしておけば、パッケージ実装時の熱処理においても基板製造時と代わらない配線層間接続状況を保持できる。

また、上記実施形態では、折り返した結果向かい合う面が、基本ユニット２ａ，２ｂの同一面に向かい合うように設計された多層基板を説明したが、配線設計自由度の観点から、２箇所目以降の折り返しにおいては、基本ユニット２ａ，２ｂの反対面が向き合うように折り返すことも可能である。この反対面が向き合う折り返しの際には、折り返し部３の厚さを考慮して各配線層５のソルダーマスクエリアのエッジを設計するとよい。

図４に示すように、この実施例の半導体パッケージ用多層基板４１では、長尺の基材フィルムの長さ方向（あるいは幅方向に）３つの基本ユニット２ａ〜２ｃが形成され、各基本ユニット２ａ〜２ｃが２つの折り返し部３ａ，３ｂで連結された例で説明する。この場合、得られる基板は６層の多層基板である。すなわち、折り返し部３ａ，３ｂにて１枚の通常工法にて作製した両面フレックス基板を２回折り返して３段に重ね合わせ、層間を導電部材８にて接続したものである。

両面フレックス基板を構成する基本ユニット２ａ〜２ｃと折り返し部３ａ，３ｂとは、２５μｍのポリイミド基板と両面の１２μｍの導体、両面の導体配線層５を電気的に接続するＣｕめっきスルーホール６からなり、さらにその両面最外層にはその導体配線層５を保護する２５μｍ厚のソルダーマスク層７が形成された構造である。また、ワイヤーボンディング電極１１、導電部材パッド５ｐ、はんだボール接続用電極１４など、各電極の表面には接続信頼性を確保する目的にて、めっき法にて３μｍのＮｉ層とその上に０．５μｍのＡｕめっきが施されている。

導電部材パッド５ｐには、導電部材８として予め熱硬化型導通用導体ペーストが印刷法で形成されており、折り返し後、加熱加圧条件下で各配線層５間の導体ペーストが接合し、電気的な接合と同時に各基本ユニット２ａ〜２ｃ間の物理的な密着も確保する役割を担う。

また、感光性ドライフィルムタイプのソルダーマスク層７については、そのパターン現像、Ｎｉ・Ａｕめっき、導電部材８の印刷までを、半硬化の状態にて行い、折り返し部３ａ，３ｂにて３段に折り返し貼り合わせ後、そのドライフィルム硬化温度にて加熱キュアすることにより、密着界面をドライフィルム同士の架橋反応により融着することができる。

この半導体パッケージ用多層基板４１を用いて、図１の半導体パッケージ２０と同様にして半導体パッケージ４０が得られる。半導体パッケージ用多層基板４１によっても、図１の半導体パッケージ用多層基板１と同じ作用効果が得られる。

上記実施例において、一括生産にて工程内におけるＣｕ表面の酸化が心配ない場合には、導電部材パッド５ｐの表面は必ずしもＮｉ／Ａｕめっきされている必要がなく、Ｃｕ表面に直接導電ペーストを印刷し、折り返し積層後、ワイヤーボンディング電極１１とはんだボール接続用電極１４にＮｉ／Ａｕめっきを施してもよい。この場合には、給電などの問題から無電解Ｎｉ／Ａｕめっきを用いる。高価なＡｕめっきの面積を大幅に減少できることから、さらなるコスト低減と工期短縮を図ることができる。

本発明の好適な実施形態を示す半導体パッケージ用多層基板を用いた半導体パッケージの断面図である。図１に示した半導体パッケージ用多層基板の縦断面図である。図３（ａ）〜図３（ｇ）は図１に示した半導体パッケージ用多層配線板の製造方法を説明する縦断面図である。実施例における半導体パッケージ用多層基板の断面図である。従来の半導体パッケージの断面図である。

符号の説明

１半導体パッケージ用多層基板
２ａ，２ｂ基本ユニット
３折り返し部
４基材フィルム
５配線層（配線パターン）
６導通ビア（導通穴）
７ソルダーマスク層
８導電部材
２０半導体パッケージ

Claims

半導体パッケージ用多層基板において、基材フィルムの両面に配線パターンを形成し、その配線パターン間をめっきされた導通穴にて電気的に接合し、上記配線パターン表面にソルダーマスク層を施して基本ユニットとし、各基本ユニット同士を基材フィルムのみからなる折り返し部で連結し、これら基本ユニットを上記折り返し部にて折り返して重ね合わせ、折り返しによって向かい合った配線パターン間を導電部材にて電気的に接合したことを特徴とする半導体パッケージ用多層基板。
長尺の上記基材フィルムの長さ方向あるいは幅方向に上記基本ユニットを複数個形成すると共に、各基本ユニット同士を連結する上記折り返し部を複数個形成し、上記基本ユニットを上記折り返し部にて長さ方向あるいは幅方向に複数回折り返して多段に重ね合わせた請求項１記載の半導体パッケージ用多層基板。
上記基材フィルムの厚さが５０μｍ以下である請求項１または２記載の半導体パッケージ用多層基板。
上記ソルダーマスク層として、その厚さが上記配線パターンの厚さよりも１１０％以上厚い感光性ドライフィルムを使用した請求項１〜３いずれかに記載の半導体パッケージ用多層基板。
上記ソルダーマスク層は、少なくともエッジがフォトパターニングにより形成され、エッジの位置精度が設計値に対して±１００μｍ以下である請求項１〜４いずれかに記載の半導体パッケージ用多層基板。
上記導電部材は、導電ペーストあるいは、はんだである請求項１〜５いずれかに記載の半導体パッケージ用多層基板。
上記基本ユニット間の距離が、上記ソルダーマスク層の厚さの２５０％以下である請求項１〜６いずれかに記載の半導体パッケージ用多層基板。
半導体パッケージ用多層基板の製造方法において、基材フィルムに導通穴を形成し、その導通穴を銅めっきし、上記基材フィルムの両面に配線パターンを形成し、その配線パターンの表面および上記基材フィルムの両面にソルダーマスク層を形成し、折り返しによって向かい合う配線パターンの表面に導電部材を設けてなる基本ユニットと、基材フィルムのみからなる折り返し部とを形成した後、上記基本ユニットを上記折り返し部にて折り返して重ね合わせることを特徴とする半導体パッケージ用多層基板の製造方法。