JP2007129596A - Ｆｓｋ復調回路 - Google Patents

Abstract

【課題】大きなノイズがある場合にもデータの判定誤りを起こし難くする。
【解決手段】ＦＭ検波器１３から出力するＦＭ検波信号をサンプリング・極性判定回路１４でサンプリングかつ極性判定してディジタルＦＭ検波信号に変換し、該ディジタルＦＭ検波信号からビット同期回路１５でビット同期点を検出し、該ビット同期点に基づき前記ディジタルＦＭ検波信号を前後のビット同期点の間毎に新たに積分回路１６で積分し、データ判定回路１７において、前記ビット同期点のタイミングで前記積分回路１６から出力する積分信号を第１の閾値と比較してデータの判定を行う。ビット同期回路１５は、プリアンブル等の既知のビットパターンと入力される信号との相関をとる相関器２２と、該相関器２２の出力を予め定めた第２の閾値と比較してビット同期点を求める閾値判定回路２５とで構成する。
【選択図】 図１

Description

本発明は、無線通信においてＦＳＫ（周波数シフトキーイング）復調を行うＦＳＫ復調回路に関する。

従来、ＦＳＫ変調された信号の復調には、アナログＦＭ（周波数変調）信号とみなしてＦＭ検波器を用いた復調回路が多用されており、一般的に使用されているＦＭ検波器として、非特許文献１に示されるようなものがある。

図９は、非特許文献１に示されるＦＭ検波器を用いた従来のＦＳＫ復調回路の構成図である。図９におけるＦＳＫ復調回路は、入力端子１１，１２、ＦＭ検波器１３、同期・判定回路９１、出力端子１８より構成され、更に、ＦＭ検波器１３は、位相シフト回路１３１，１３２、乗算回路１３３，１３４、減算回路１３５、ＬＰＦ（低域通過フィルタ）１３６より構成される。

受信されたＦＳＫ変調信号は、まず、図９には示されていない直交ミキサを用いて同相及び直交位相のＩＦ帯信号に変換され、同相及び直交位相信号が、それぞれ入力端子１１，１２に入力される。ＦＭ検波器１３は、これらの信号から、元のＦＳＫ信号の周波数に応じた振幅を有する信号を検波し、同期・判定回路９１において予め分かっているビット速度に応じた周期で信号振幅を閾値判定することで、出力データが出力端子１８に出力される。なお、図９では、位相シフト回路１３１，１３２を用いて構成しているが、非特許文献１に示されるように、これらを微分回路としても同様の検波信号を得ることができる。
P.Choi, et a1., "An Experimental Coin-Sized Radio for Extremely Low-Power WPAN(IEEE 802.15.4) Application at 2.4GHz",IEEE Journa1 of Solid-State Circuits,Vo1.38,No.12,pp.2258-2268,December 2003

図１０は、従来のＦＳＫ復調回路における同期・判定回路９１の動作の説明図であり、横軸は時間を示している。（ａ）はノイズがない場合のＦＭ検波器１３の出力例を示し、（ｂ）は大きなノイズがある場合のＦＭ検波器１３の出力例を示す。（ａ）及び（ｂ）の縦軸は信号振幅を示している。また、（ｃ）は同期・判定回路９１での信号振幅の閾値判定を行うビット同期点の一例を示しており、矢印の時点で示すビット同期点でデータの閾値０による判定が行われる。図１０の例の場合、ノイズがない（ａ）においては正しくデータの判定ができるが、大きなノイズがある（ｂ）のような場合にはデータを閾値判定するための余裕が小さくなり、図１０の例では、時刻ｔ３で判定誤りを起こしている。従って、従来のＦＳＫ復調回路においては、大きなノイズがある場合に、データの誤りを生じる可能性があり、通信性能が劣化するという問題があった。

本発明は以上のような点に鑑みてなされたものであり、その目的は、大きなノイズがある場合にもデータの判定誤りを起こし難く、通信性能の劣化を招き難いＦＳＫ復調回路を提供することである。

上記課題を解決するために、請求項１にかかる発明のＦＳＫ復調回路は、ＦＳＫ変調信号を同相及び直交位相のＩＦ信号に変更した後の一対のＩＦ信号を入力して該ＦＳＫ変調信号の周波数に応じた振幅を有するＦＭ検波信号を出力するＦＭ検波器と、該ＦＭ検波器から出力するＦＭ検波信号をサンプリングかつ極性判定してディジタルＦＭ検波信号に変換するサンプリング・極性判定回路と、該サンプリング・極性判定回路から出力するディジタルＦＭ検波信号からビット同期点を検出するビット同期回路と、該ビット同期回路で検出したビット同期点に基づき前記ディジタルＦＭ検波信号を前後のビット同期点の間毎に新たに積分する積分回路と、前記ビット同期点のタイミングで前記積分回路から出力する積分信号を第１の閾値と比較してデータの判定を行うデータ判定回路とを有するＦＳＫ復調回路であって、前記ビット同期回路は、プリアンブルに対応した既知のビットパターンと入力される信号との相関をとる相関器と、該相関器の出力を予め定めた第２の閾値と比較して前記ビット同期点を求める閾値判定回路とを有することを特徴とする。
請求項２にかかる発明は、請求項１に記載のＦＳＫ復調回路において、前記相関器は、入力する前記ディジタルＦＭ検波信号を１サンプル遅延する１つまたは複数段従属接続された遅延回路と、入力する前記ディジタルＦＭ検波信号及び前記１つまたは複数段従属接続された遅延回路の出力のそれぞれに対して前記の既知のビットパターンに対応する係数を乗算する複数の乗算回路と、該複数の乗算回路の出力を全て加算する加算回路とを有するように構成し、前記閾値判定回路は、前記相関器の出力が「絶対値として予め定めた閾値以上となった後で閾値未満となる」という条件を満たすタイミングをビット同期点とするように動作することを特徴とする。
請求項３にかかる発明は、請求項１に記載のＦＳＫ復調回路において、前記ビット同期回路は、前記相関器の前段に、前記ディジタルＦＭ検波信号である±１のバイポーラ信号を「０」，「１」のビット列信号に変換するバイポーラ／ユニポーラ変換回路を設け、前記の相関器は、該バイポーラ／ユニポーラ変換回路から入力する前記ビット列信号を１ビット分遅延する１つまたは複数段従属接続された遅延回路と、入力する前記ビット列信号及び前記１つまたは複数段従属接続された遅延回路の出力のそれぞれと前記の既知のビットパターンに対応するビット係数との排他的論理和演算を行う複数の排他的論理和回路と、該複数の排他的論理和回路の出力の「０」の数をカウントする加算回路とを有するように構成し、前記の閾値判定回路は、前記の相関器の出力が「高い方の閾値以上となった後でこの閾値未満となる。または、低い方の同値以下となった後でこの閾値を超える。」という条件を満たすときのタイミングをビット同期点とするように動作することを特徴とする。
請求項４にかかる発明は、請求項２又は３に記載のＦＳＫ復調回路において、前記閾値判定回路の代わりに、第１及び第２の閾値判定回路と該第１及び第２の閾値判定回路の出力を選択する論理和回路とを設け、前記第２の閾値判定回路における閾値を前記第１の閾値判定回路における閾値よりも緩めに設定し、前記論理和回路は最初に前記第１の閾値判定回路の出力を選択し、予め定めた期間にビット同期点がなかったら前記第２の閾値判定回路の出力を選択するように構成することを特徴とする。
請求項５にかかる発明は、請求項２又は３に記載のＦＳＫ復調回路において、前記相関器の代わりに、第１及び第２の相関器を設け、前記閾値判定回路は該第１及び第２の相関器のいずれか一方の出力のビット同期点を以ってビット同期点とするように構成し、前記第１の相関器は、前記相関器と同じ既知のビットパターンと入力される信号との相関をとるように構成し、前記第２の相関器は、ＤＣオフセットがあるときに予想されるビットパターンと入力される信号との相関を採るように構成したことを特徴とする。

本発明によれば、ビット同期回路における相関器でプリアンブル等の既知のビットパターンとの相関値を求めてから、閾値判定回路でこの相関値を閾値と比較判定することでビット同期点を求め、積分回路で前後のビット同期点の間毎に新たにディジタルＦＭ検波信号を積分することでデータを復元するため、ノイズの影響が緩和され、大きなノイズがある場合にもデータの判定誤りを起こし難く、通信性能の劣化を招き難いＦＳＫ復調回路を実現できる。また、閾値の異なる２つの閾値判定回路を切り替えてビット同期点を求めるか、又は、ＦＭ検波器の不完全性によるＤＣオフセットを考慮したビットパターンに変えた相関器と前記既知のビットパターンを用いる相関器との２つの相関器を用いてビット同期点を求めることで、ＤＣオフセットがある場合にも良好なビット同期点を得られ、それゆえ、ＤＣオフセットがある場合にも通信性能の劣化を招き難いＦＳＫ復調回路を実現できる。

[第１の実施例]
図１は、本発明の第１の実施例のＦＳＫ復調回路の構成を示すブロック図である。図１におけるＦＳＫ復調回路は、入力端子１１，１２、ＦＭ検波器１３、サンプリング・極性判定回路１４、ビット同期回路１５、積分回路１６、データ判定回路１７、出力端子１８より構成され、更に、ＦＭ検波器１３は、位相シフト回路１３１，１３２、乗算回路１３３，１３４、減算回路１３５、ＬＰＦ１３６より構成される。

受信されたＦＳＫ変調信号は、まず、図１には示されていない直交ミキサを用いて同相及び直交位相のＩＦ帯信号に変換され、同相及び直交位相信号が、それぞれ入力端子１１，１２に入力される。ＦＭ検波器１３はこれらの信号から、元のＦＳＫ信号の周波数に応じた振幅を有する信号を検波し、更に、サンプリング・極性判定回路１４は、ＦＭ検波器１３の出力をディジタル信号に変換する。

図２は、ビット同期回路１５の構成例を示すブロック図である。図２におけるビット同期回路は、入力端子２１、相関器２２、閾値判定回路２５、出力端子２６より構成され、更に、相関器２２は、遅延回路２２１〜２２７、乗算回路２３０〜２３７、加算回路２４０より構成される。図２は、一例として、タップ数が８の場合の構成を示している。

一般に、ＦＳＫ変調を用いる無線通信では、ビット同期を得るために、データに先立ち、プリアンブルと呼ばれる既知のビットパターンを送信する。ここでは、プリアンブルとして、「０１１００１１０・・・・」のような２ビットずつの繰り返しパターンを仮定する。繰り返しの基本パターンは、「０１１０」となることが分かる。そして、サンプリング・極性判定回路１４でのサンプリング速度をビット速度のＮ倍とし、また、ビット「０」が正（＋１）、ビット「１」が負（−１）に判定されると仮定すると、この基本パターンのサンプリング・極性判定回路１４の出力は、＋１がＮ個、−１が２Ｎ個、＋１がＮ個のパターンとして現れることが分かる。図２のビット同期回路１５では、簡単のため、Ｎ＝２とした場合の構成を表している。この場合、相関器２２において、相関をとる基本パターンは、「＋１＋１−１−１−１−１＋１＋１」となり、相関器２２のタップ数は８となる。

図３は、本発明のＦＳＫ復調回路におけるビット同期回路１５の動作と、積分回路１６及びデータ判定回路１７によるビット復元動作の説明図であり、横軸は時間を表している。また、図３において、左半分はノイズがない場合、右半分は大きなノイズがある場合の例を示している。（ａ）は相関器２２の出力例を示しており、縦軸は信号振幅を表している。正負の閾値で相関出力を判定する閾値判定回路２５は、「絶対値として、予め定めた閾値以上となった後で閾値未満となる」という条件を満たすかどうかを常に調べ、この条件を満たすときの閾値以上となった時間位置を以ってビット同期点とし、その情報を出力端子２６に出力する。図３の（ｂ）は、以上のようにして求めたビット同期点を矢印で示している。

図１に示す本発明のＦＳＫ復調回路において、積分回路１６は、同期回路１５からのビット同期点に基づき、ビット同期点から次のビット同期点までの間毎に、サンプリング・極性判定回路１４の出力のディジタル信号振幅を新たに積分する。そして、データ判定回路１７は、ビット同期点までの積分結果に基づき閾値判定をすることで出力データを生成し、出力端子１８へ出力する。

図３において、（ｃ）はＦＭ検波器１３の出力例、（ｄ）はサンプリング・極性判定回路１４の出力例、（ｅ）は積分回路１６の出力例を示し、それぞれの縦軸は信号振幅を表している。図３の右半分に示されるように、大きなノイズがある場合にも、データ判定回路１７において、ビット同期点における（ｅ）の極性を判定することで、正しいデータを復元できることが分かる。

[第２の実施例]
図４は、本発明の第２の実施例のビット同期回路１５の構成例を示すブロック図である。図４におけるビット同期回路は、入力端子２１、パイポーラ／ユニポーラ（Ｂ／Ｕ）変換回路４１、相関器４２、閾値判定回路４５、出力端子２６より構成され、更に、相関器４２は、遅延回路４２１〜４２７、排他的論理和回路４３０〜４３７、加算回路４４０より構成される。

図４において、入力端子２１から入力されたサンプリング・極性判定回路１４の±１の出力信号は、Ｂ／Ｕ変換回路４１において、「０」または「１」の１ビット信号に変換される。また、相関器４２においては、図２の相関器２２における乗算回路２３０〜２３７の乗算を排他的論理和回路４３０〜４３７の排他的論理和演算に変えることで、相関器４２内の加算回路４４０以外の演算を全て１ビット演算で済むようにしており、回路の小型化が期待できる構成になっている。

図５は、図４に示すビット同期回路１５の動作の説明図である。図３と同様に、左半分はノイズがない場合、右半分は大きなノイズがある場合の例を示している。（ａ）は、相関器４２の出力例を示しており、縦軸は信号振幅を表している。排他的論理和演算は、２つの入力値が一致した場合に「０」、不一致の場合に「１」を出力するため、加算回路４４０では、排他的論理和回路４３０〜４３７から出力される「０」の数をカウントするように動作する。このため、（ａ）の振幅は、全てが不一致の場合の０から全てが一致した場合の８までの正の値のみをとる。閾値判定回路４５は、予め定めた高低の２つの閾値を持っており、「高い方の閾値以上となった後でこの閾値未満となる。または、低い方の閾値以下となった後でこの閾値を超える」という条件を満たすかどうかを常に調べ、この条件を満たすときの閾値以上または閾値以下となった時間位置を以ってビット同期点とし、その情報を出力端子２６に出力する。５の（ｂ）は、以上のようにして求めたビット同期点を矢印で示している。

[第３の実施例]
図６は、本発明の第３の実施例のビット同期回路１５の構成例を示すブロック図である。図６において、６１，６２は閾値判定回路、６３は論理和回路であり、図２と同じ構成要素には同じ参照符号が付されている。

図１に示される本発明のＦＳＫ復調回路において、ＦＭ復調器１３の実現上の不完全性により、ＦＭ復調器１３の出力振幅に直流オフセットを生じ、サンプリング・極性判定回路１４の出力において、それが正負のビット期間の差となって現れる。

図７は、ＤＣオフセットがある場合のビット同期回路１５の動作の説明図であり、図５と同様に表現をされている。ＤＣオフセットの影響は、ノイズがないときにも、相関器２２の出力での正負のアンバランスとして現れ、例えば、図７に示される場合には、正側振幅の縮小となる。この影響は、大きなノイズがある場合には更に顕著になり、図７の右から２番目の正側ピークに見られるように、ピーク値が閾値を超えず、それゆえビット同期点が失われる可能性がある。

図６におけるビット同期回路は、このような場合にもビット同期情報が得られるようにするものであり、閾値判定回路６１，６２は異なる閾値により図２における閾値判定回路２５と同様の条件判定を行い、論理和回路６３において、ノイズがないときには厳しい閾値の方の結果を採用するが、大きいノイズがあってビット同期点が旨く得られないときには緩い閾値の方の結果を採用するように切り替えるものである。

[第４の実施例]
図８は、本発明の第４の実施例のビット同期回路１５の構成例を示すブロック図である。図８におけるビット同期回路は、入力端子２１、相関器８１，８４、閾値判定回路８７、出力端子２６より構成され、更に、相関器８１は、遅延回路８１１〜８１７、乗算回路８２０〜８２７、加算回路８３０より構成され、また、相関器８４は、遅延回路８４１〜８４７、乗算回路８５０〜８５７、加算回路８６０より構成される。

相関器８１，８４は、どちらも図２における相関器２２と同様の構成になっているが、相関器８１の乗算回路８２０〜８２７と相関器８４の乗算回路８５０〜８５７で乗算する係数が異なっている。すなわち、相関器８１の乗算回路８２０〜８２７の係数はＤＣオフセットがないときに適合したものであるが、一方、相関器８４の乗算回路８５０〜８５７の係数はＤＣオフセットを生じて正負のバランスが崩れたときに適合したものになっている。具体的には、図８の例では、相関器８４の右から２番目の乗算回路８５６が相関器８１の右から２番目の乗算回路８５６と係数が異なり、相関器８４はＤＣオフセットにより基本パターンが「＋１＋１−１−１−１−１−１＋１」に変わってしまうことを前提に構成されている。

図６のようなビット同期回路の構成では、ＤＣオフセットに対処するために２組の閾値の一方の組の閾値を緩くするので、ノイズの影響を受け易い構成になっているが、図８の構成のビット同期回路では、ＤＣオフセットを考慮して相関器８４を構成するために閾値を緩くする必要はなくなり、ノイズの影響に強い構成を保つことができる。閾値判定回路８７は、相関器８１，８４のいずれかの出力が図２における閾値判定回路２５と同様の条件を満たすことを以ってビット同期点を求めることができる。

なお、図６及び図８のビット同期回路は乗算回路を使用した図２のビット同期回路を基にＤＣオフセットに強い構成にしているが、同様にして、図４の排他的論理和回路を使用したビット同期回路を基に構成をすることもできる。

本発明の第１の実施例のＦＳＫ復調回路の構成を示すブロック図である。 図１のＦＳＫ復調回路のビット同期回路の構成例を示すブロック図である。 図２のビット同期回路の動作と積分回路及び判定回路によるビット復元動作のタイミングチャートである。 第２の実施例のビット同期の構成例を示すブロック図である。 図４のビット同期回路の動作のタイミングチャートである。 第３の実施例のビット同期回路の構成例を示すブロック図である。 ＤＣオフセットがある場合のビット同期回路の動作のタイミングチャートである。 第４の実施例のビット同期回路の構成例を示すブロック図である。 従来のＦＳＫ復調回路の構成を示すブロック図である。 従来のＦＳＫ復調回路における同期・判定回路の動作のタイミングチャートである。

符号の説明

１１，１２：入力端子、１３：ＦＭ検波器、１４：サンプリング・極性判定回路、１５：ビット同期回路、１６：積分回路、１７：データ判定回路、１８：出力端子、２１：入力端子、２２：相関器、２５：閾値判定回路、２６：出力端子、４１：Ｂ／Ｕ変換回路、４２：相関器、４５：閾値判定回路、６１，６２：閾値判定回路、６３：論理和回路、８１，８４：相関器、８７：閾値判定回路、９１：同期・判定回路、１３１，１３２：位相シフト回路、１３３，１３４：乗算回路、１３５：減算回路、１３６：ＬＰＦ、２２１〜２２７：遅延回路、２３０〜２３７：乗算回路、２４０：加算回路、４２１〜４２７：遅延回路、４３０〜４３７：排他的論理輪回路、４４０：加算回路、８１１〜８１７：遅延回路、８２０〜８２７：乗算回路、８３０：加算回路、８４１〜８４７：遅延回路、８５０〜８５７：乗算回路、８６０：加算回路。

Claims (5)

1. ＦＳＫ変調信号を同相及び直交位相のＩＦ信号に変更した後の一対のＩＦ信号を入力して該ＦＳＫ変調信号の周波数に応じた振幅を有するＦＭ検波信号を出力するＦＭ検波器と、該ＦＭ検波器から出力するＦＭ検波信号をサンプリングかつ極性判定してディジタルＦＭ検波信号に変換するサンプリング・極性判定回路と、該サンプリング・極性判定回路から出力するディジタルＦＭ検波信号からビット同期点を検出するビット同期回路と、該ビット同期回路で検出したビット同期点に基づき前記ディジタルＦＭ検波信号を前後のビット同期点の間毎に新たに積分する積分回路と、前記ビット同期点のタイミングで前記積分回路から出力する積分信号を第１の閾値と比較してデータの判定を行うデータ判定回路とを有するＦＳＫ復調回路であって、
   前記ビット同期回路は、プリアンブルに対応した既知のビットパターンと入力される信号との相関をとる相関器と、該相関器の出力を予め定めた第２の閾値と比較して前記ビット同期点を求める閾値判定回路とを有することを特徴とするＦＳＫ復調回路。
2. 請求項１に記載のＦＳＫ復調回路において、
   前記相関器は、入力する前記ディジタルＦＭ検波信号を１サンプル遅延する１つまたは複数段従属接続された遅延回路と、入力する前記ディジタルＦＭ検波信号及び前記１つまたは複数段従属接続された遅延回路の出力のそれぞれに対して前記の既知のビットパターンに対応する係数を乗算する複数の乗算回路と、該複数の乗算回路の出力を全て加算する加算回路とを有するように構成し、
   前記閾値判定回路は、前記相関器の出力が「絶対値として予め定めた閾値以上となった後で閾値未満となる」という条件を満たすタイミングをビット同期点とするように動作することを特徴とするＦＳＫ復調回路。
3. 請求項１に記載のＦＳＫ復調回路において、
   前記ビット同期回路は、前記相関器の前段に、前記ディジタルＦＭ検波信号である±１のバイポーラ信号を「０」，「１」のビット列信号に変換するバイポーラ／ユニポーラ変換回路を設け、
   前記の相関器は、該バイポーラ／ユニポーラ変換回路から入力する前記ビット列信号を１ビット分遅延する１つまたは複数段従属接続された遅延回路と、入力する前記ビット列信号及び前記１つまたは複数段従属接続された遅延回路の出力のそれぞれと前記の既知のビットパターンに対応するビット係数との排他的論理和演算を行う複数の排他的論理和回路と、該複数の排他的論理和回路の出力の「０」の数をカウントする加算回路とを有するように構成し、
   前記の閾値判定回路は、前記の相関器の出力が「高い方の閾値以上となった後でこの閾値未満となる。または、低い方の同値以下となった後でこの閾値を超える。」という条件を満たすときのタイミングをビット同期点とするように動作することを特徴とするＦＳＫ復調回路。
4. 請求項２又は３に記載のＦＳＫ復調回路において、
   前記閾値判定回路の代わりに、第１及び第２の閾値判定回路と該第１及び第２の閾値判定回路の出力を選択する論理和回路とを設け、前記第２の閾値判定回路における閾値を前記第１の閾値判定回路における閾値よりも緩めに設定し、前記論理和回路は最初に前記第１の閾値判定回路の出力を選択し、予め定めた期間にビット同期点がなかったら前記第２の閾値判定回路の出力を選択するように構成することを特徴とするＦＳＫ復調回路。
5. 請求項２又は３に記載のＦＳＫ復調回路において、
   前記相関器の代わりに、第１及び第２の相関器を設け、前記閾値判定回路は該第１及び第２の相関器のいずれか一方の出力のビット同期点を以ってビット同期点とするように構成し、
   前記第１の相関器は、前記相関器と同じ既知のビットパターンと入力される信号との相関をとるように構成し、
   前記第２の相関器は、ＤＣオフセットがあるときに予想されるビットパターンと入力される信号との相関を採るように構成したことを特徴とするＦＳＫ復調回路。
   

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