JP2007043740A5 - - Google Patents

Claims (11)

1. 容量素子と、第１及び第２のトランジスタと、配線とを有し、
   前記容量素子の第１の電極は、入力端子に電気的に接続され、
   前記第１のトランジスタのソース又はドレインの一方は、前記配線に電気的に接続され、
   前記第１のトランジスタのソース又はドレインの他方は、前記容量素子の第２の電極に電気的に接続され、
   前記第２のトランジスタのゲートは、前記容量素子の第２の電極に電気的に接続され、
   前記第２のトランジスタのソース又はドレインの一方は、前記配線に電気的に接続され、
   前記第２のトランジスタのソース又はドレインの他方は、出力端子に電気的に接続されていることを特徴とする半導体装置。
2. 容量素子と、第１及び第２のトランジスタと、第１及び第２の配線とを有し、
   前記容量素子の第１の電極は、入力端子に電気的に接続され、
   前記第１のトランジスタのソース又はドレインの一方は、前記第１の配線に電気的に接続され、
   前記第１のトランジスタのソース又はドレインの他方は、前記容量素子の第２の電極に電気的に接続され、
   前記第２のトランジスタのゲートは、前記容量素子の第２の電極に電気的に接続され、
   前記第２のトランジスタのソース又はドレインの一方は、前記第２の配線に電気的に接続され、
   前記第２のトランジスタのソース又はドレインの他方は、出力端子に電気的に接続されていることを特徴とする半導体装置。
3. 容量素子と、第１及び第２のトランジスタと、配線とを有し、
   前記容量素子の第１の電極は、入力端子に電気的に接続され、
   前記第１のトランジスタのソース又はドレインの一方は、前記配線に電気的に接続され、
   前記第１のトランジスタのソース又はドレインの他方は、前記容量素子の第２の電極に電気的に接続され、
   前記第２のトランジスタのゲートは、前記容量素子の第２の電極に電気的に接続され、
   前記第２のトランジスタのソース又はドレインの一方は、前記配線に電気的に接続され、
   前記第２のトランジスタのソース又はドレインの他方は、出力端子に電気的に接続されており、
   前記容量素子の容量は、前記第２のトランジスタのゲート容量より大きいことを特徴とする半導体装置。
4. 容量素子と、第１及び第２のトランジスタと、第１及び第２の配線とを有し、
   前記容量素子の第１の電極は、入力端子に電気的に接続され、
   前記第１のトランジスタのソース又はドレインの一方は、前記第１の配線に電気的に接続され、
   前記第１のトランジスタのソース又はドレインの他方は、前記容量素子の第２の電極に電気的に接続され、
   前記第２のトランジスタのゲートは、前記容量素子の第２の電極に電気的に接続され、
   前記第２のトランジスタのソース又はドレインの一方は、前記第２の配線に電気的に接続され、
   前記第２のトランジスタのソース又はドレインの他方は、出力端子に電気的に接続されており、
   前記容量素子の容量は、前記第２のトランジスタのゲート容量より大きいことを特徴とする半導体装置。
5. 請求項１乃至請求項４のいずれか一において、
   前記第１のトランジスタ及び第２のトランジスタは、ｐチャネル型のトランジスタであることを特徴とする半導体装置。
6. 請求項１乃至請求項４のいずれか一において、
   前記第１のトランジスタ及び第２のトランジスタは、ｎチャネル型のトランジスタであることを特徴とする半導体装置。
7. 第１及び第２の容量素子と、第１乃至第４のトランジスタと、第１及び第２の配線とを有し、
   前記第１の容量素子の第１の電極及び前記第２の容量素子の第１の電極は、入力端子に電気的に接続され、
   前記第１のトランジスタのソース又はドレインの一方は、前記第１の配線に電気的に接続され、
   前記第１のトランジスタのソース又はドレインの他方は、前記第１の容量素子の第２の電極に電気的に接続され、
   前記第２のトランジスタのゲートは、前記第１の容量素子の第２の電極に電気的に接続され、
   前記第２のトランジスタのソース又はドレインの一方は、前記第１の配線に電気的に接続され、
   前記第２のトランジスタのソース又はドレインの他方は、出力端子に電気的に接続され、
   前記第３のトランジスタのソース又はドレインの一方は、前記第２の配線に電気的に接続され、
   前記第３のトランジスタのソース又はドレインの他方は、前記第２の容量素子の第２の電極に電気的に接続され、
   前記第４のトランジスタのゲートは、前記第２の容量素子の第２の電極に電気的に接続され、
   前記第４のトランジスタのソース又はドレインの一方は、前記第２の配線に電気的に接続され、
   前記第４のトランジスタのソース又はドレインの他方は、出力端子に電気的に接続されていることを特徴とする半導体装置。
8. 第１及び第２の容量素子と、第１乃至第４のトランジスタと、第１乃至第４の配線とを有し、
   前記第１の容量素子の第１の電極及び前記第２の容量素子の第１の電極は、入力端子に電気的に接続され、
   前記第１のトランジスタのソース又はドレインの一方は、前記第１の配線に電気的に接続され、
   前記第１のトランジスタのソース又はドレインの他方は、前記第１の容量素子の第２の電極に電気的に接続され、
   前記第２のトランジスタのゲートは、前記第１の容量素子の第２の電極に電気的に接続され、
   前記第２のトランジスタのソース又はドレインの一方は、前記第２の配線に電気的に接続され、
   前記第２のトランジスタのソース又はドレインの他方は、出力端子に電気的に接続され、
   前記第３のトランジスタのソース又はドレインの一方は、前記第３の配線に電気的に接続され、
   前記第３のトランジスタのソース又はドレインの他方は、前記第２の容量素子の第２の電極に電気的に接続され、
   前記第４のトランジスタのゲートは、前記第２の容量素子の第２の電極に電気的に接続され、
   前記第４のトランジスタのソース又はドレインの一方は、前記第４の配線に電気的に接続され、
   前記第４のトランジスタのソース又はドレインの他方は、出力端子に電気的に接続されていることを特徴とする半導体装置。
9. 第１及び第２の容量素子と、第１乃至第４のトランジスタと、第１及び第２の配線とを有し、
   前記第１の容量素子の第１の電極及び前記第２の容量素子の第１の電極は、入力端子に電気的に接続され、
   前記第１のトランジスタのソース又はドレインの一方は、前記第１の配線に電気的に接続され、
   前記第１のトランジスタのソース又はドレインの他方は、前記第１の容量素子の第２の電極に電気的に接続され、
   前記第２のトランジスタのゲートは、前記第１の容量素子の第２の電極に電気的に接続され、
   前記第２のトランジスタのソース又はドレインの一方は、前記第１の配線に電気的に接続され、
   前記第２のトランジスタのソース又はドレインの他方は、出力端子に電気的に接続され、
   前記第３のトランジスタのソース又はドレインの一方は、前記第２の配線に電気的に接続され、
   前記第３のトランジスタのソース又はドレインの他方は、前記第２の容量素子の第２の電極に電気的に接続され、
   前記第４のトランジスタのゲートは、前記第２の容量素子の第２の電極に電気的に接続され、
   前記第４のトランジスタのソース又はドレインの一方は、前記第２の配線に電気的に接続され、
   前記第４のトランジスタのソース又はドレインの他方は、出力端子に電気的に接続されており、
   前記第１の容量素子の容量は、前記第２のトランジスタのゲート容量より大きく、
   前記第２の容量素子の容量は、前記第４のトランジスタのゲート容量より大きいことを特徴とする半導体装置。
10. 第１及び第２の容量素子と、第１乃至第４のトランジスタと、第１乃至第４の配線とを有し、
    前記第１の容量素子の第１の電極及び前記第２の容量素子の第１の電極は、入力端子に電気的に接続され、
    前記第１のトランジスタのソース又はドレインの一方は、前記第１の配線に電気的に接続され、
    前記第１のトランジスタのソース又はドレインの他方は、前記第１の容量素子の第２の電極に電気的に接続され、
    前記第２のトランジスタのゲートは、前記第１の容量素子の第２の電極に電気的に接続され、
    前記第２のトランジスタのソース又はドレインの一方は、前記第２の配線に電気的に接続され、
    前記第２のトランジスタのソース又はドレインの他方は、出力端子に電気的に接続され、
    前記第３のトランジスタのソース又はドレインの一方は、前記第３の配線に電気的に接続され、
    前記第３のトランジスタのソース又はドレインの他方は、前記第２の容量素子の第２の電極に電気的に接続され、
    前記第４のトランジスタのゲートは、前記第２の容量素子の第２の電極に電気的に接続され、
    前記第４のトランジスタのソース又はドレインの一方は、前記第４の配線に電気的に接続され、
    前記第４のトランジスタのソース又はドレインの他方は、出力端子に電気的に接続されており、
    前記第１の容量素子の容量は、前記第２のトランジスタのゲート容量より大きく、
    前記第２の容量素子の容量は、前記第４のトランジスタのゲート容量より大きいことを特徴とする半導体装置。
11. 請求項７乃至請求項１０のいずれか一において、
    前記第１のトランジスタ及び前記第２のトランジスタは、ｐチャネル型のトランジスタであり、
    前記第３のトランジスタ及び前記第４のトランジスタは、ｎチャネル型のトランジスタであることを特徴とする半導体装置。