JP2007011080A - 集積回路装置及び電子機器 - Google Patents
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Abstract
【解決手段】集積回路装置は、複数のワード線WLと、複数のビット線BLと、複数のメモリセルMCと、ワード線制御回路240と、を含むRAMブロック200と、RAMブロック200から供給されるデータに基づいて表示パネルの複数のデータ線群を駆動するデータ線ドライバブロック100と、を含み、データ線ドライバブロック100は、その各々が複数のデータ線群のうちの異なるデータ線群を駆動する複数の分割データ線ドライバを含み、ワード線制御回路240は、表示パネルを水平走査駆動する一水平走査期間において、複数のワード線WLのうち、同一のワード線を複数回選択し、複数の分割データ線ドライバの各々は、ビット線BLが延びるX方向に沿って配置されている。
【選択図】図4
Description
図1(A)は、表示ドライバ20(広義には集積回路装置)が実装された表示パネル10を示す。本実施形態では、表示ドライバ20や、表示ドライバ20が実装された表示パネル10を小型電子機器(図示せず)に搭載することができる。小型電子機器には例えば携帯電話、PDA、表示パネルを有するデジタル音楽プレーヤー等がある。表示パネル10は例えばガラス基板上に複数の表示画素が形成される。その表示画素に対応して、Y方向に伸びる複数のデータ線(図1には図示せず)及びX方向に伸びる走査線(図示せず)が表示パネル10に形成される。本実施形態の表示パネル10に形成される表示画素は液晶素子であるが、これに限定されず、EL(Electro-Luminescence)素子等の発光素子であってもよい。また、表示画素はトランジスタ等を伴うアクティブ型であっても、トランジスタ等を伴わないパッシブ型であっても良い。例えば、表示領域12にアクティブ型が適用された場合、液晶画素はアモルファスTFTであっても良いし、低温ポリシリコンTFTであっても良い。
2.1.データ線ドライバの構成
図6(A)は、データ線ドライバ100を示す図である。データ線ドライバ100は出力回路104、DAC120及びラッチ回路130を含む。DAC120はラッチ回路130にラッチされているデータに基づいて階調電圧を出力回路104に供給する。ラッチ回路130には、例えばRAM200から供給されたデータが格納される。例えば階調度がGビットに設定されている場合には、各ラッチ回路130にはGビットのデータが格納される。階調電圧は、階調度に応じて複数種類生成され、階調電圧発生回路500からデータ線ドライバ100に供給される。例えば、データ線ドライバ100に供給された複数の階調電圧は各DAC120に供給される。各DAC120はラッチ回路130にラッチされているGビットのデータに基づいて、階調電圧発生回路500から供給された複数種類の階調電圧から対応する階調電圧を選択し、出力回路104に出力する。
図8に本実施形態に係る比較例の表示ドライバ24を示す。この表示ドライバ24は、表示ドライバ24の一辺DLLが表示パネル10の表示領域12側の一辺PL1と対向するように実装される。表示ドライバ24には、Y方向の長さよりもX方向の長さの方が長く設定されているRAM205及びデータ線ドライバ105が設けられている。RAM205及びデータ線ドライバ105のX方向の長さは、表示パネル10のピクセル数PXが増加するに従って、長くなる。RAM205には複数のワード線WL及びビット線BLが設けられている。RAM205のワード線WLはX方向に沿って延在形成され、ビット線BLはY方向に沿って延在形成されている。即ち、ワード線WLはビット線BLよりも非常に長く形成される。また、ビット線BLはY方向に沿って延在形成されているため、表示パネル10のデータ線と平行であり、表示パネル10の一辺PL1と直交する。
本実施形態では、図4のRAM200の長さRYを短くするために、一水平走査期間でのN回読み出し、例えば2回読み出しを前提として、データ線ドライバ100が、図11(A)に示すように第1のデータ線ドライバ100A(広義には第1の分割データ線ドライバ)及び第2のデータ線ドライバ100B(広義には第2の分割データ線ドライバ)と、N(2)分割されている。図11(A)に示すMは、1回のワード線選択によってRAM200から読み出されるデータのビット数である。
図13は、1ピクセルを構成する各サブピクセルのうち、一例としてR用サブピクセルについてRAM200とデータ線ドライバ100の関係を説明するための図である。
3.1.メモリセルの構成
各メモリセルMCは例えばSRAM(Static-Random-Access-Memory)で構成することができる。図17(A)にメモリセルMCの回路の一例を示す。また、図17(B)にメモリセルMCのレイアウトの一例を示す。
図18(A)に示すようにセンスアンプ211のY方向の長さSAY3は、メモリセルMCの長さMCYよりも十分に大きい。このため、ワード線WLを選択する際に、一つのセンスアンプ211に対して一つのメモリセルMCを対応させるレイアウトは、効率が悪い。
次に図19に示すRAM200の動作を説明する。このRAM200に対する読み出しの制御方法は例えば2つあり、まずその一つを図21(A)、図21(B)のタイミングチャートを用いて説明する。
本実施形態では、RAM200のY方向に沿って配列されたメモリセルの数がM×2個である場合、図25に示すようにローデコーダ(広義にはワード線制御回路)242をY方向において、およそ真ん中に設けることができる。
図3(A)のようにRAM200が配置された場合、図27に示すようにカラムデコーダ272Aを、RAM200−1側のRAM200A−1とRAM200−2側の200A−2に共用させ、カラムデコーダ272Bを、RAM200−1側の200B−1と、RAM200−2側の200B−2とに共用させて設計することができるので、重複する部品の省略などが可能となる。これにより、図25のカラムデコーダ270A及び270BをX方向に各二つ並べる場合よりも小さく、図27のカラムデコーダ272A、272BのX方向のサイズを設計することができる。
図28に本実施形態に係る変形例を示す。例えば図11(A)では、データ線ドライバ100A及び100BがX方向に分割されている。そして、各データ線ドライバ100A、100Bにはそれぞれ、カラー表示の場合、R用サブピクセルのデータ線駆動セル、G用サブピクセルのデータ線駆動セル、B用サブピクセルのデータ線駆動セルが設けられている。
図1(A)の表示ドライバ20にRAM200をレイアウトする際に、RAM200のY方向の長さがRYに設定されたとする。この場合、RAM200は1回のワード戦線宅によってMビットのデータを出力する。Mビットのデータをラッチするためにデータ線ドライバ100を設計した場合、例えば図31(A)に示すようにそのY方向の長さがDDY1になったとする。この場合、RAM200の長さRYよりもデータ線ドライバ100の長さDDY1が長く、図3(A)に示す長さICYにデータ線ドライバ100を納めることができない。
100 データ線ドライバブロック、
100A、100−R 第1の分割データ線ドライバ、
100−G 第2の分割データ線ドライバ、
100B、100−B 第Nの分割データ線ドライバ、
100A1、100A2 第1の細分割データ線ドライバ、
100B1、100B2 第2又は第Nの細分割データ線ドライバ、
110 データ線駆動セル、
110A1−R、110A2−R、110A1−R、110A2−R、110−R1、110−R2 R用データ線駆動セル、
110A1−G、110A2−G、110A1−G、110A2−G、110−G1、110−G2 G用データ線駆動セル、
110A1−B、110A2−B、110A1−B、110A2−B、110−B1、110−B2 B用データ線駆動セル、
200 RAMブロック、
240、242 ワード線制御回路、BL ビット線、
DL データ線、MC メモリセル、SLA、SL1 第1のラッチ信号、
SL2 第2のラッチ信号、SLB、SLC 第Nのラッチ信号、
SSA 選択型センスアンプ、WL ワード線
Claims (26)
- 複数のワード線と、複数のビット線と、複数のメモリセルと、ワード線制御回路と、を含むRAMブロックと、
前記RAMブロックから供給されるデータに基づいて表示パネルの複数のデータ線群を駆動するデータ線ドライバブロックと、
を含み、
前記データ線ドライバブロックは、その各々が前記複数のデータ線群のうちの異なるデータ線群を駆動する第1〜第N(Nは2以上の整数)の分割データ線ドライバを含み、
前記ワード線制御回路は、前記表示パネルを水平走査駆動する一水平走査期間において、前記複数のワード線のうち、同一のワード線をN回選択し、
前記第1〜第Nの分割データ線ドライバの各々は、前記複数のビット線の延びる第1の方向に沿って配置されていることを特徴とする集積回路装置。 - 請求項1において、
前記第1〜第Nの分割データ線ドライバには、第1〜第Nのラッチ信号が供給され、
前記第1〜第Nの分割データ線ドライバは、前記第1〜第Nのラッチ信号に基づいて、前記RAMブロックから供給されたデータをラッチすることを特徴とする集積回路装置。 - 請求項2において、
前記同一のワード線に対して第1回目の選択が行われたときには、前記第1のラッチ信号がアクティブに設定されることで、第1回目の選択により前記RAMブロックから供給されるデータが前記第1の分割データ線ドライバにラッチされ、
前記同一のワード線に対して第K(1≦K≦N、Kは整数)回目の選択が行われたときには、前記第Kのラッチ信号がアクティブに設定されることで、第K回目の選択により前記RAMブロックから供給されるデータが前記第Kの分割データ線ドライバにラッチされることを特徴とする集積回路装置。 - 請求項2又は3において、
前記RAMブロックは、一回のワード線の選択によってM(Mは2以上の整数)ビットのデータを出力するセンスアンプ回路を含み、
前記RAMブロックには、前記複数のワード線の延びる第2の方向に沿って少なくともM×N個のメモリセルが配列され、
前記センスアンプ回路には、一回のワード線の選択によってM×Nビットのデータが供給されることを特徴とする集積回路装置。 - 請求項4において、
前記センスアンプ回路は、センスアンプ用選択信号に基づいて、前記M×NビットのデータのうちのMビットのデータを検出して出力することを特徴とする集積回路装置。 - 請求項5において、
前記センスアンプ回路は、複数の選択型センスアンプを含み、
各選択型センスアンプは、前記同一のワード線を前記一水平走査期間にN回選択する各回にて、選択されたワード線に共通接続されるM×N個のメモリセルのうちの第1〜第NのメモリセルからNビットのデータを受け、前記センスアンプ用選択信号に基づいて前記第1〜第Nのメモリセルのうちの第K(1≦K≦N、Kは整数)のメモリセルからの1ビットのデータを検出して出力することを特徴とする集積回路装置。 - 請求項6において、
前記センスアンプ用選択信号は、
前記同一のワード線に対して第1回目の選択が行われたときには、前記選択型センスアンプが第1のメモリセルから受けたデータを検出して出力するように設定され、
前記同一のワード線に対して第K回目の選択が行われたときには、前記選択型センスアンプが第Kのメモリセルから受けたデータを検出して出力するように設定されることを特徴とする集積回路装置。 - 請求項4乃至7のいずれかにおいて、
前記第1〜第Nの分割データ線ドライバの各々は、前記RAMブロックから供給されるMビットのデータに基づいて前記データ線群を駆動し、
データ線に対応する画素の階調度がGビットである場合、前記第1〜第Nの分割データ線ドライバの各々は、(M/G)本のデータ線を駆動することを特徴とする集積回路装置。 - 請求項4乃至7のいずれかにおいて、
前記第1〜第Nの分割データ線ドライバの各々は、前記RAMブロックから供給されるMビットのデータに基づいて前記データ線群を駆動し、
前記第1〜第Nの分割データ線ドライバの各々は、データ線に対応する画素の階調度をGビットとした場合に、(M/G)個のデータ線駆動セルを含み、
前記(M/G)個のデータ線駆動セルの各々は1本のデータ線を駆動することを特徴とする集積回路装置。 - 請求項9において、
前記表示パネルがカラー表示であるときには(M/G)は3の倍数であり、前記(M/G)個のデータ線駆動セルは、R用画素に対応するデータ線を駆動する〔M/(3G)〕個のR用データ線駆動セルと、G用画素に対応するデータ線を駆動する〔M/(3G)〕個のG用データ線駆動セルと、B用画素に対応するデータ線を駆動する〔M/(3G)〕個のB用データ線駆動セルと、で構成され、
前記(M/G)個のデータ線駆動セルの各々は、前記第2の方向に沿って前記R用データ線駆動セル、前記G用データ線駆動セル、前記B用データ線駆動セルがそれぞれ交互になるように配列されていることを特徴とする集積回路装置。 - 請求項9において、
前記表示パネルがカラー表示であるときにはNは3の倍数であり、
前記第1〜第Nの分割データ線ドライバを3群に分けたうちの第1群の各分割データ線ドライバの前記(M/G)個のデータ線駆動セルは、R用画素に対応するデータ線を駆動する(M/G)個のR用データ線駆動セルで構成され、
第2群の各分割データ線ドライバの前記(M/G)個のデータ線駆動セルは、G用画素に対応するデータ線を駆動する(M/G)個のG用データ線駆動セルで構成され、
第3群の各分割データ線ドライバの前記(M/G)個のデータ線駆動セルは、B用画素に対応するデータ線を駆動する(M/G)個のB用データ線駆動セルで構成され、
前記(M/G)個のデータ線駆動セルの各々は、前記第2の方向に沿って配列されていることを特徴とする集積回路装置。 - 請求項4乃至11のいずれかにおいて、
前記第1〜第Nの分割データ線ドライバの各々は、各分割データ線ドライバを細分割する第1〜第S(Sは2以上の整数)の細分割データ線ドライバを含み、
前記第1〜第Sの細分割データ線ドライバの各々は、データ線に対応する画素の階調度をGビットとした場合に、その各々が1本のデータ線を駆動する[M/(G×S)]個のデータ線駆動セルを含み、
前記第1〜第Sの細分割データ線ドライバの各々は、前記第1の方向に沿って配置されていることを特徴とする集積回路装置。 - 請求項12において、
前記第1〜第Sの細分割データ線ドライバの各々には、前記第1〜第Nのラッチ信号のうちの同一のラッチ信号が供給されることを特徴とする集積回路装置。 - 複数のワード線と、複数のビット線と、複数のメモリセルと、ワード線制御回路と、を含むRAMブロックと、
前記RAMブロックから供給されるデータに基づいて表示パネルの複数のデータ線群を駆動するデータ線ドライバブロックと、
を含み、
前記データ線ドライバブロックは、その各々が前記複数のデータ線群のうちの異なるデータ線群を駆動する第1〜第N(Nは2以上の整数)の分割データ線ドライバを含み、
前記ワード線制御回路は、
前記表示パネルを水平走査駆動する一水平走査期間において、前記複数のワード線のうち、同一のワード線をL(Lは2以上の整数)回選択し、前記一水平走査期間にL回選択される前記同一のワード線をJ(Jは2以上の整数)本選択することにより、前記一水平走査期間内に前記RAMブロックから(L×J=N)回のデータ読み出しを制御し、
前記第1〜第Nの分割データ線ドライバの各々は、前記複数のビット線の延びる第1の方向に沿って配置されていることを特徴とする集積回路装置。 - 複数のワード線と、複数のビット線と、複数のメモリセルと、ワード線制御回路と、を含むRAMブロックと、
前記RAMブロックから供給されるデータに基づいて表示パネルの複数のデータ線群を駆動するデータ線ドライバブロックと、
を含み、
前記データ線ドライバブロックは、その各々が前記複数のデータ線群のうちの異なるデータ線群を駆動する第1〜第N(Nは2以上の整数)の分割データ線ドライバを含み、
前記ワード線制御回路は、
前記表示パネルを水平走査駆動する一水平走査期間において、互いに異なるN(Nは2以上の整数)本のワード線を順次に選択し、
前記表示パネルを垂直走査駆動する一垂直走査期間においては、前記複数のワード線のうち、少なくとも同一のワード線をL(Lは2以上の整数)回選択し、
前記第1〜第Nの分割データ線ドライバの各々は、前記複数のビット線の延びる第1の方向に沿って配置されていることを特徴とする集積回路装置。 - 請求項14又は15において、
前記第1〜第Nの分割データ線ドライバには、第1〜第Nのラッチ信号が供給され、
前記第1〜第Nの分割データ線ドライバは、前記第1〜第Nのラッチ信号に基づいて、前記RAMブロックから供給されたデータをラッチすることを特徴とする集積回路装置。 - 請求項16において、
前記一水平走査期間において、
前記複数のワード線に対して第1回目の選択が行われたときには、前記第1のラッチ信号がアクティブに設定されることで、第1回目の選択により前記RAMブロックから供給されるデータが前記第1の分割データ線ドライバにラッチされ、
前記複数のワード線に対して第K(1≦K≦N、Kは整数)回目の選択が行われたときには、前記第Kのラッチ信号がアクティブに設定されることで、第K回目の選択により前記RAMブロックから供給されるデータが前記第Kの分割データ線ドライバにラッチされることを特徴とする集積回路装置。 - 請求項17又は16において、
前記RAMブロックは、一回のワード線の選択によってM(Mは2以上の整数)ビットのデータを出力するセンスアンプ回路を含み、
前記RAMブロックには、前記複数のワード線の延びる第2の方向に沿って少なくともM×L個のメモリセルが配列され、
前記センスアンプ回路には、一回のワード線の選択によってM×Lビットのデータが供給されることを特徴とする集積回路装置。 - 請求項18において、
前記第1〜第Nの分割データ線ドライバの各々は、前記RAMブロックから供給されるMビットのデータに基づいて前記データ線群を駆動し、
前記第1〜第Nの分割データ線ドライバの各々は、データ線に対応する画素の階調度をGビットとした場合に、(M/G)個のデータ線駆動セルを含み、
前記(M/G)個のデータ線駆動セルの各々は1本のデータ線を駆動することを特徴とする集積回路装置。 - 請求項19において、
前記表示パネルがカラー表示であるときには(M/G)は3の倍数であり、前記(M/G)個のデータ線駆動セルは、R用画素に対応するデータ線を駆動する〔M/(3G)〕個のR用データ線駆動セルと、G用画素に対応するデータ線を駆動する〔M/(3G)〕個のG用データ線駆動セルと、B用画素に対応するデータ線を駆動する〔M/(3G)〕個のB用データ線駆動セルと、で構成され、
前記(M/G)個のデータ線駆動セルの各々は、前記第2の方向に沿って前記R用データ線駆動セル、前記G用データ線駆動セル、前記B用データ線駆動セルがそれぞれ交互になるように配列されていることを特徴とする集積回路装置。 - 請求項19において、
前記表示パネルがカラー表示であるときにはNは3の倍数であり、
前記第1〜第Nの分割データ線ドライバを3群に分けたうちの第1群の各分割データ線ドライバの前記(M/G)個のデータ線駆動セルは、R用画素に対応するデータ線を駆動する(M/G)個のR用データ線駆動セルで構成され、
第2群の各分割データ線ドライバの前記(M/G)個のデータ線駆動セルは、G用画素に対応するデータ線を駆動する(M/G)個のG用データ線駆動セルで構成され、
第3群の各分割データ線ドライバの前記(M/G)個のデータ線駆動セルは、B用画素に対応するデータ線を駆動する(M/G)個のB用データ線駆動セルで構成され、
前記(M/G)個のデータ線駆動セルの各々は、前記第2の方向に沿って配列されていることを特徴とする集積回路装置。 - 請求項18乃至21のいずれかにおいて、
前記第1〜第Nの分割データ線ドライバの各々は、各分割データ線ドライバを細分割する第1〜第S(Sは2以上の整数)の細分割データ線ドライバを含み、
前記第1〜第Sの細分割データ線ドライバの各々は、データ線に対応する画素の階調度をGビットとした場合に、その各々が1本のデータ線を駆動する[M/(G×S)]個のデータ線駆動セルを含み、
前記第1〜第Sの細分割データ線ドライバの各々は、前記第1の方向に沿って配置されていることを特徴とする集積回路装置。 - 請求項22において、
前記第1〜第Sの細分割データ線ドライバの各々には、前記第1〜第Nのラッチ信号のうちの同一のラッチ信号が供給されることを特徴とする集積回路装置。 - 請求項1乃至23のいずれかにおいて、
前記複数のワード線は、前記表示パネルに設けられた前記複数のデータ線が延びる方向と平行になるように形成されていることを特徴とする集積回路装置。 - 請求項1乃至24に記載の集積回路装置と、表示パネルと、を含むことを特徴とする電子機器。
- 請求項25において、
前記集積回路装置は、前記表示パネルを形成する基板に実装されていることを特徴とする電子機器。
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