JP2003173170A - 表示駆動回路、電気光学装置及び表示駆動方法 - Google Patents
表示駆動回路、電気光学装置及び表示駆動方法Info
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Abstract
(57)【要約】
【課題】 複数回の読み出し動作を行う場合に無駄な階
調データの読み出しを省いて表示駆動する表示駆動回
路、電気光学装置及び表示駆動方法を提供する。 【解決手段】 表示データＲＡＭ５０は、表示駆動回路
の出力パッドピッチＬ内に、２ライン分の階調データを
保持するメモリセルが、出力パッドの配列方向に配置さ
れる。表示データＲＡＭ５０から、２ライン単位で階調
データが読み出される。ラッチ回路５６は、読み出され
た階調データを、第１及び第２のクロック信号に基づい
て４ライン分の階調データをラッチする。セレクタ回路
６０は、ラッチ回路５６にラッチされた階調データか
ら、連続する３ライン分の階調データを選択出力する。
ＭＬＳ用信号変換回路６２は、選択出力された３ライン
分の階調データに基づいて、３ライン同時選択のＭＬＳ
演算結果を生成する。信号電極駆動回路６４は、ＭＬＳ
演算結果に基づいて、駆動電圧を出力パッド６６に出力
する。
調データの読み出しを省いて表示駆動する表示駆動回
路、電気光学装置及び表示駆動方法を提供する。 【解決手段】 表示データＲＡＭ５０は、表示駆動回路
の出力パッドピッチＬ内に、２ライン分の階調データを
保持するメモリセルが、出力パッドの配列方向に配置さ
れる。表示データＲＡＭ５０から、２ライン単位で階調
データが読み出される。ラッチ回路５６は、読み出され
た階調データを、第１及び第２のクロック信号に基づい
て４ライン分の階調データをラッチする。セレクタ回路
６０は、ラッチ回路５６にラッチされた階調データか
ら、連続する３ライン分の階調データを選択出力する。
ＭＬＳ用信号変換回路６２は、選択出力された３ライン
分の階調データに基づいて、３ライン同時選択のＭＬＳ
演算結果を生成する。信号電極駆動回路６４は、ＭＬＳ
演算結果に基づいて、駆動電圧を出力パッド６６に出力
する。
Description
【０００１】
【発明の属する技術分野】本発明は、表示駆動回路、電
気光学装置及び表示駆動方法に関する。
気光学装置及び表示駆動方法に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】単純マト
リックス型の液晶パネルでは、複数の走査電極を同時選
択するマルチライン駆動法（Multi Line Selection：以
下、ＭＬＳと略す。）により応答速度の向上を図り、高
コントラスト化と低消費電力化とが実現される。
リックス型の液晶パネルでは、複数の走査電極を同時選
択するマルチライン駆動法（Multi Line Selection：以
下、ＭＬＳと略す。）により応答速度の向上を図り、高
コントラスト化と低消費電力化とが実現される。
【０００３】ＭＬＳでは、同時選択される複数の走査電
極の走査パターンと、該走査パターンに対応する複数ラ
イン分の階調データとを用いてＭＬＳ演算を行い、その
結果が複数のフィールドにわたって信号電極に供給され
る。こうすることで、単純マトリックス型の液晶パネル
の応答速度の改善を図り、かつ消費電力を削減する。そ
のため、ＭＬＳでは、信号電極１ライン当たり複数ライ
ン分の階調データを用いて演算を行う必要がある。
極の走査パターンと、該走査パターンに対応する複数ラ
イン分の階調データとを用いてＭＬＳ演算を行い、その
結果が複数のフィールドにわたって信号電極に供給され
る。こうすることで、単純マトリックス型の液晶パネル
の応答速度の改善を図り、かつ消費電力を削減する。そ
のため、ＭＬＳでは、信号電極１ライン当たり複数ライ
ン分の階調データを用いて演算を行う必要がある。
【０００４】一般に信号電極を駆動する信号ドライバ
は、階調データを記憶するＲＡＭを含み、外部からのア
クセスを低減することで、低消費化が図られる。ＲＡＭ
を構成する各メモリセルは信号電極単位で構成され、各
メモリセルからライン単位で読み出された階調データに
対応した駆動電圧が、出力パッドに供給される。出力パ
ッドは、信号電極の配列方向に配列される。したがっ
て、信号ドライバでは、出力パッドピッチより狭い間隔
に収まるように、ライン単位の階調データを記憶するメ
モリセルが配置されることになる。
は、階調データを記憶するＲＡＭを含み、外部からのア
クセスを低減することで、低消費化が図られる。ＲＡＭ
を構成する各メモリセルは信号電極単位で構成され、各
メモリセルからライン単位で読み出された階調データに
対応した駆動電圧が、出力パッドに供給される。出力パ
ッドは、信号電極の配列方向に配列される。したがっ
て、信号ドライバでは、出力パッドピッチより狭い間隔
に収まるように、ライン単位の階調データを記憶するメ
モリセルが配置されることになる。
【０００５】しかしながら、液晶パネルの表示品位の向
上が強く要求される。したがって、画素を高精細にする
ために信号電極間のピッチが狭くなるとともに、階調数
を増加させるために階調データのビット数が増えていく
傾向にある。これにより、出力パッドピッチ内で限られ
たライン数分のメモリセルしか配置できなくなる。この
ため、特にＭＬＳのように複数ライン分の階調データが
必要な場合には、表示データＲＡＭから複数回にわたっ
て読み出されることになる。したがって、例えば２ライ
ン単位で階調データ読み出され、４ライン同時選択のＭ
ＬＳを行う場合は、２回の読み出し動作ごとにＭＬＳ演
算を行えばよい。ところが、例えば２ライン単位で階調
データが読み出され、３ライン同時選択のＭＬＳを行う
場合は、２回の読み出し動作ごとにＭＬＳ演算を行えば
よいが、１ライン分の階調データが余ってしまう。この
とき、余った１ライン分の階調データを次の読み出し動
作で読み出すようにすると、それだけ無駄な電力を消費
してしまう。
上が強く要求される。したがって、画素を高精細にする
ために信号電極間のピッチが狭くなるとともに、階調数
を増加させるために階調データのビット数が増えていく
傾向にある。これにより、出力パッドピッチ内で限られ
たライン数分のメモリセルしか配置できなくなる。この
ため、特にＭＬＳのように複数ライン分の階調データが
必要な場合には、表示データＲＡＭから複数回にわたっ
て読み出されることになる。したがって、例えば２ライ
ン単位で階調データ読み出され、４ライン同時選択のＭ
ＬＳを行う場合は、２回の読み出し動作ごとにＭＬＳ演
算を行えばよい。ところが、例えば２ライン単位で階調
データが読み出され、３ライン同時選択のＭＬＳを行う
場合は、２回の読み出し動作ごとにＭＬＳ演算を行えば
よいが、１ライン分の階調データが余ってしまう。この
とき、余った１ライン分の階調データを次の読み出し動
作で読み出すようにすると、それだけ無駄な電力を消費
してしまう。
【０００６】このように、ＭＬＳで同時選択されるライ
ン数分の階調データを表示データＲＡＭから複数回にわ
たって読み出す必要がある場合に、無駄な読み出し動作
により消費電力を増大させてしまうことがある。
ン数分の階調データを表示データＲＡＭから複数回にわ
たって読み出す必要がある場合に、無駄な読み出し動作
により消費電力を増大させてしまうことがある。
【０００７】本発明は、上記技術的課題を鑑みてなされ
たものであり、その目的とするところは、複数回の読み
出し動作を行う場合に効率的な階調データの読み出しを
行って表示駆動する表示駆動回路、電気光学装置及び表
示駆動方法を提供することにある。
たものであり、その目的とするところは、複数回の読み
出し動作を行う場合に効率的な階調データの読み出しを
行って表示駆動する表示駆動回路、電気光学装置及び表
示駆動方法を提供することにある。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に本発明は、３ラインの走査電極を同時選択するマルチ
ライン駆動法により、互いに交差する複数の走査電極及
び複数の信号電極を有する表示パネルの信号電極を駆動
する表示駆動回路であって、前記表示パネルを駆動する
ための表示データを記憶し、該表示データが２ライン単
位で読み出されるＲＡＭと、前記ＲＡＭから読み出され
た表示データを保持する第１〜第４のラッチ回路と、前
記第１〜第４のラッチ回路に保持された表示データの中
から、連続する３ライン分の表示データを、所与の選択
制御信号に基づいて選択出力するセレクタ回路と、前記
セレクタ回路により選択出力された３ライン分の表示デ
ータに基づく所与の演算結果を用いて、信号電極を駆動
する信号電極駆動回路とを含むことを特徴とする。
に本発明は、３ラインの走査電極を同時選択するマルチ
ライン駆動法により、互いに交差する複数の走査電極及
び複数の信号電極を有する表示パネルの信号電極を駆動
する表示駆動回路であって、前記表示パネルを駆動する
ための表示データを記憶し、該表示データが２ライン単
位で読み出されるＲＡＭと、前記ＲＡＭから読み出され
た表示データを保持する第１〜第４のラッチ回路と、前
記第１〜第４のラッチ回路に保持された表示データの中
から、連続する３ライン分の表示データを、所与の選択
制御信号に基づいて選択出力するセレクタ回路と、前記
セレクタ回路により選択出力された３ライン分の表示デ
ータに基づく所与の演算結果を用いて、信号電極を駆動
する信号電極駆動回路とを含むことを特徴とする。
【０００９】ここで表示データが２ライン単位で読み出
されるＲＡＭは、例えば２ライン分の表示データを記憶
するメモリセルにおいて共通化された１つのワードライ
ンを活性化して読み出すように構成することができる。
されるＲＡＭは、例えば２ライン分の表示データを記憶
するメモリセルにおいて共通化された１つのワードライ
ンを活性化して読み出すように構成することができる。
【００１０】３ライン同時選択のＭＬＳで信号電極を駆
動する表示駆動回路では、同時選択される３ラインの走
査電極の走査パターンと、該走査パターンに対応した３
ライン分の表示データとを用いてＭＬＳ演算結果を生成
し、該ＭＬＳ演算結果に基づいて信号電極を駆動する。
したがって、本発明においては、ＲＡＭから２ライン単
位で読み出された表示データを、第１〜第４のラッチ回
路に保持する。そして、セレクタ回路において、第１〜
第４のラッチ回路に保持された表示データのうち、連続
する３ライン分の表示データを所与の選択制御信号に基
づいて選択出力させるようにしている。
動する表示駆動回路では、同時選択される３ラインの走
査電極の走査パターンと、該走査パターンに対応した３
ライン分の表示データとを用いてＭＬＳ演算結果を生成
し、該ＭＬＳ演算結果に基づいて信号電極を駆動する。
したがって、本発明においては、ＲＡＭから２ライン単
位で読み出された表示データを、第１〜第４のラッチ回
路に保持する。そして、セレクタ回路において、第１〜
第４のラッチ回路に保持された表示データのうち、連続
する３ライン分の表示データを所与の選択制御信号に基
づいて選択出力させるようにしている。
【００１１】これにより、一度保持された表示データに
ついて再度ＲＡＭから読み出すことなく、連続した３ラ
イン分の表示データを選択出力させることができるよう
になる。したがって、無駄なＲＡＭの読み出し動作に伴
う消費電力を増大させることなく、ＭＬＳ演算結果の生
成に必要な３ライン分の表示データを用いて信号電極を
駆動することができるようになる。
ついて再度ＲＡＭから読み出すことなく、連続した３ラ
イン分の表示データを選択出力させることができるよう
になる。したがって、無駄なＲＡＭの読み出し動作に伴
う消費電力を増大させることなく、ＭＬＳ演算結果の生
成に必要な３ライン分の表示データを用いて信号電極を
駆動することができるようになる。
【００１２】また本発明に係る表示駆動回路は、前記第
１及び第２のラッチ回路は、第１の期間では第１及び第
２のラインの表示データを保持し、第２の期間では第５
及び第６のラインの表示データを保持し、前記第３及び
第４のラッチ回路は、前記第１の期間では第３及び第４
のラインの表示データを保持し、前記第２の期間ではそ
のまま前記第３及び第４のラインの表示データを保持
し、前記セレクタ回路は、前記第１の期間では前記第１
〜第４のラッチ回路に保持された第１〜第４のラインの
表示データのうち、第１〜第３のラインの表示データを
前記選択制御信号に基づき選択出力し、前記第２の期間
では前記第１〜第４のラッチ回路に保持された第３〜第
６のラインの表示データのうち、第４〜第６のラインの
表示データを前記選択制御信号に基づき選択出力するこ
とができる。
１及び第２のラッチ回路は、第１の期間では第１及び第
２のラインの表示データを保持し、第２の期間では第５
及び第６のラインの表示データを保持し、前記第３及び
第４のラッチ回路は、前記第１の期間では第３及び第４
のラインの表示データを保持し、前記第２の期間ではそ
のまま前記第３及び第４のラインの表示データを保持
し、前記セレクタ回路は、前記第１の期間では前記第１
〜第４のラッチ回路に保持された第１〜第４のラインの
表示データのうち、第１〜第３のラインの表示データを
前記選択制御信号に基づき選択出力し、前記第２の期間
では前記第１〜第４のラッチ回路に保持された第３〜第
６のラインの表示データのうち、第４〜第６のラインの
表示データを前記選択制御信号に基づき選択出力するこ
とができる。
【００１３】本発明において、第１の期間において保持
される第４のラインの表示データを第２の期間でもその
まま保持し、第２の期間で保持される第５及び第６のラ
インの表示データとともに、セレクタ回路により第４〜
第６のラインの表示データを選択出力させるようにして
いる。したがって、第１の期間で保持される第１〜第４
のラインの表示データのうち、連続する第１〜第３のラ
インの表示データを選択出力させた後、第２の期間で上
述のように、これに後続する第４〜第６のラインの表示
データを選択出力させることができる。これにより、効
率的に読み出された表示データを用いて３ライン同時選
択のＭＬＳの駆動に必要なＭＬＳ演算結果を生成するこ
とができる。
される第４のラインの表示データを第２の期間でもその
まま保持し、第２の期間で保持される第５及び第６のラ
インの表示データとともに、セレクタ回路により第４〜
第６のラインの表示データを選択出力させるようにして
いる。したがって、第１の期間で保持される第１〜第４
のラインの表示データのうち、連続する第１〜第３のラ
インの表示データを選択出力させた後、第２の期間で上
述のように、これに後続する第４〜第６のラインの表示
データを選択出力させることができる。これにより、効
率的に読み出された表示データを用いて３ライン同時選
択のＭＬＳの駆動に必要なＭＬＳ演算結果を生成するこ
とができる。
【００１４】また本発明に係る表示駆動回路は、前記第
１及び第２のラッチ回路は、第１のクロック信号の立ち
下がりエッジに基づいて、前記ＲＡＭから一度に読み出
された第１及び第２のラインの表示データを保持し、前
記第３及び第４のラッチ回路は、前記第１のクロックの
立ち上がりを基準に分周した第２のクロック信号の立ち
下りエッジに基づいて、前記第１及び第２のラインの表
示データに続いて前記ＲＡＭから一度に読み出された第
３及び第４のラインの表示データを保持することができ
る。
１及び第２のラッチ回路は、第１のクロック信号の立ち
下がりエッジに基づいて、前記ＲＡＭから一度に読み出
された第１及び第２のラインの表示データを保持し、前
記第３及び第４のラッチ回路は、前記第１のクロックの
立ち上がりを基準に分周した第２のクロック信号の立ち
下りエッジに基づいて、前記第１及び第２のラインの表
示データに続いて前記ＲＡＭから一度に読み出された第
３及び第４のラインの表示データを保持することができ
る。
【００１５】本発明によれば、第１のクロック信号と該
第１のクロック信号を分周した第２のクロック信号とを
用いて表示データをラッチするようにしたので、非常に
簡素な構成でラッチ制御を行うことができる。特に、第
１のクロック信号の立ち上がりエッジを基準に、第１の
クロック信号の周波数を１／２倍に分周した第２のクロ
ック信号を用いることで、第１及び第２のクロック信号
の立ち下がりエッジが重複することなく、第１〜第４の
ラッチ回路のラッチタイミングを規定することができ
る。これにより、第１及び第２のラッチ回路と、第３及
び第４のラッチ回路とにより、２ライン単位で保持する
ラッチ制御が簡素化されるため、連続する３ライン分の
表示データの選択出力制御も簡素化される。
第１のクロック信号を分周した第２のクロック信号とを
用いて表示データをラッチするようにしたので、非常に
簡素な構成でラッチ制御を行うことができる。特に、第
１のクロック信号の立ち上がりエッジを基準に、第１の
クロック信号の周波数を１／２倍に分周した第２のクロ
ック信号を用いることで、第１及び第２のクロック信号
の立ち下がりエッジが重複することなく、第１〜第４の
ラッチ回路のラッチタイミングを規定することができ
る。これにより、第１及び第２のラッチ回路と、第３及
び第４のラッチ回路とにより、２ライン単位で保持する
ラッチ制御が簡素化されるため、連続する３ライン分の
表示データの選択出力制御も簡素化される。
【００１６】また本発明に係る表示駆動回路は、前記表
示データの階調ビット数がｐ（ｐは、自然数）の場合、
前記ＲＡＭは、信号電極に接続される出力パッド間のピ
ッチ内に、前記出力パッドの配列方向に配置された２ｐ
ビット分のメモリセル群を含み、前記メモリセル群が、
前記出力パッドの配列方向の直交方向に配列されていて
もよい。
示データの階調ビット数がｐ（ｐは、自然数）の場合、
前記ＲＡＭは、信号電極に接続される出力パッド間のピ
ッチ内に、前記出力パッドの配列方向に配置された２ｐ
ビット分のメモリセル群を含み、前記メモリセル群が、
前記出力パッドの配列方向の直交方向に配列されていて
もよい。
【００１７】本発明によれば、出力パッドピッチ内に、
出力パッドの配列方向に配置された２ｐビット分のメモ
リセル群を含むＲＡＭを採用し、該ＲＡＭのメモリセル
群が出力パッドの配列方向の直交方向に配列するように
したので、複数ビットの階調表示を行う場合にも適用す
ることができる。
出力パッドの配列方向に配置された２ｐビット分のメモ
リセル群を含むＲＡＭを採用し、該ＲＡＭのメモリセル
群が出力パッドの配列方向の直交方向に配列するように
したので、複数ビットの階調表示を行う場合にも適用す
ることができる。
【００１８】また本発明に係る表示駆動回路は、前記メ
モリセル群を構成する各メモリセルの前記出力パッドの
配列方向の幅をｄとし、前記出力パッド間のピッチをＬ
とした場合、前記メモリセル群は、Ｌが８ｄ以上、かつ
１２ｄ以下となるピッチ内に、２ライン分のメモリセル
が配置されていてもよい。
モリセル群を構成する各メモリセルの前記出力パッドの
配列方向の幅をｄとし、前記出力パッド間のピッチをＬ
とした場合、前記メモリセル群は、Ｌが８ｄ以上、かつ
１２ｄ以下となるピッチ内に、２ライン分のメモリセル
が配置されていてもよい。
【００１９】本発明によれば、出力パッドピッチ内に２
ライン分のメモリセルが配置され、各ラインのメモリセ
ルが４ビットから構成されるため、４ビット階調（１６
階調）表示に適用することができる。
ライン分のメモリセルが配置され、各ラインのメモリセ
ルが４ビットから構成されるため、４ビット階調（１６
階調）表示に適用することができる。
【００２０】また本発明は、ｍ（ｍは２以上の整数）ラ
インの走査電極を同時選択するマルチライン駆動法によ
り、互いに交差する複数の走査電極及び複数の信号電極
を有する表示パネルの信号電極を駆動する表示駆動回路
であって、前記表示パネルを駆動するための表示データ
を記憶し、該表示データがｍラインより少ないｎ（ｎは
自然数）ライン単位で読み出されるＲＡＭと、前記ＲＡ
Ｍから読み出されたｑ（ｑは自然数、２ｎ≦ｑかつｍ＜
ｑ）ライン分の表示データを保持する第１〜第ｑのラッ
チ回路と、前記第１〜第ｑのラッチ回路に保持された表
示データの中から、連続するｍライン分の表示データ
を、所与の選択制御信号に基づいて選択出力するセレク
タ回路と、前記セレクタ回路により選択出力されたｍラ
イン分の表示データに基づく所与の演算結果を用いて、
信号電極を駆動する信号電極駆動回路と含むことを特徴
とする。
インの走査電極を同時選択するマルチライン駆動法によ
り、互いに交差する複数の走査電極及び複数の信号電極
を有する表示パネルの信号電極を駆動する表示駆動回路
であって、前記表示パネルを駆動するための表示データ
を記憶し、該表示データがｍラインより少ないｎ（ｎは
自然数）ライン単位で読み出されるＲＡＭと、前記ＲＡ
Ｍから読み出されたｑ（ｑは自然数、２ｎ≦ｑかつｍ＜
ｑ）ライン分の表示データを保持する第１〜第ｑのラッ
チ回路と、前記第１〜第ｑのラッチ回路に保持された表
示データの中から、連続するｍライン分の表示データ
を、所与の選択制御信号に基づいて選択出力するセレク
タ回路と、前記セレクタ回路により選択出力されたｍラ
イン分の表示データに基づく所与の演算結果を用いて、
信号電極を駆動する信号電極駆動回路と含むことを特徴
とする。
【００２１】ｍライン同時選択のＭＬＳで信号電極を駆
動する表示駆動回路では、同時選択されるｍラインの走
査電極の走査パターンと、該走査パターンに対応したｍ
ライン分の表示データとを用いてＭＬＳ演算結果を生成
し、該ＭＬＳ演算結果に基づいて信号電極を駆動する。
したがって、本発明においては、ＲＡＭからｎライン単
位で読み出された表示データを、第１〜第ｑのラッチ回
路に保持する。すなわち、複数回の読み出し動作によ
り、少なくとも２ｎライン分であって、同時選択数であ
るｍラインより少ないライン数のｑラインの階調データ
を保持する。そして、セレクタ回路において、第１〜第
ｑのラッチ回路に保持された表示データの中から、連続
するｍライン分の表示データを所与の選択制御信号に基
づいて選択出力させるようにしている。
動する表示駆動回路では、同時選択されるｍラインの走
査電極の走査パターンと、該走査パターンに対応したｍ
ライン分の表示データとを用いてＭＬＳ演算結果を生成
し、該ＭＬＳ演算結果に基づいて信号電極を駆動する。
したがって、本発明においては、ＲＡＭからｎライン単
位で読み出された表示データを、第１〜第ｑのラッチ回
路に保持する。すなわち、複数回の読み出し動作によ
り、少なくとも２ｎライン分であって、同時選択数であ
るｍラインより少ないライン数のｑラインの階調データ
を保持する。そして、セレクタ回路において、第１〜第
ｑのラッチ回路に保持された表示データの中から、連続
するｍライン分の表示データを所与の選択制御信号に基
づいて選択出力させるようにしている。
【００２２】これにより、一度保持された表示データに
ついて再度ＲＡＭから読み出すことなく、連続したｍラ
イン分の表示データを選択出力させることができるよう
になる。したがって、無駄なＲＡＭの読み出し動作に伴
う消費電力を増大させることなく、ＭＬＳ演算結果の生
成に必要なｍライン分の表示データを用いて信号電極を
駆動することができるようになる。
ついて再度ＲＡＭから読み出すことなく、連続したｍラ
イン分の表示データを選択出力させることができるよう
になる。したがって、無駄なＲＡＭの読み出し動作に伴
う消費電力を増大させることなく、ＭＬＳ演算結果の生
成に必要なｍライン分の表示データを用いて信号電極を
駆動することができるようになる。
【００２３】また本発明に係る表示駆動回路は、前記演
算結果に基づいてパルス幅変調を行ったパルス幅変調信
号を生成するパルス幅変調信号生成回路を含み、前記信
号電極駆動回路は、前記パルス幅変調信号に基づいて、
信号電極を駆動することができる。
算結果に基づいてパルス幅変調を行ったパルス幅変調信
号を生成するパルス幅変調信号生成回路を含み、前記信
号電極駆動回路は、前記パルス幅変調信号に基づいて、
信号電極を駆動することができる。
【００２４】本発明によれば、冗長な読み出し動作を省
略して消費電極を削減し、パルス幅変調による多彩な階
調表示が可能な表示駆動回路を提供することができる。
略して消費電極を削減し、パルス幅変調による多彩な階
調表示が可能な表示駆動回路を提供することができる。
【００２５】また本発明は、３ラインの走査電極を同時
選択するマルチライン駆動法により、互いに交差する複
数の走査電極及び複数の信号電極を有する表示パネルの
信号電極を駆動する表示駆動方法であって、前記表示パ
ネルを駆動するための表示データを記憶するＲＡＭか
ら、表示データを２ライン単位で読み出し、前記ＲＡＭ
から読み出された表示データを保持し、第１の期間で
は、保持された第１〜第４のラインの表示データのう
ち、連続する第１〜第３のラインの表示データを所与の
選択制御信号に基づき選択出力し、前記第４のラインに
続く第５及び第６のラインの表示データが保持された
後、前記第１の期間に続く第２の期間では、前記第４の
ラインの表示データを含む第４〜第６のラインの表示デ
ータを前記選択制御信号に基づき選択出力し、選択出力
された連続する３ライン分の表示データに基づく所与の
演算結果を用いて、信号電極を駆動することを特徴とす
る。
選択するマルチライン駆動法により、互いに交差する複
数の走査電極及び複数の信号電極を有する表示パネルの
信号電極を駆動する表示駆動方法であって、前記表示パ
ネルを駆動するための表示データを記憶するＲＡＭか
ら、表示データを２ライン単位で読み出し、前記ＲＡＭ
から読み出された表示データを保持し、第１の期間で
は、保持された第１〜第４のラインの表示データのう
ち、連続する第１〜第３のラインの表示データを所与の
選択制御信号に基づき選択出力し、前記第４のラインに
続く第５及び第６のラインの表示データが保持された
後、前記第１の期間に続く第２の期間では、前記第４の
ラインの表示データを含む第４〜第６のラインの表示デ
ータを前記選択制御信号に基づき選択出力し、選択出力
された連続する３ライン分の表示データに基づく所与の
演算結果を用いて、信号電極を駆動することを特徴とす
る。
【００２６】３ライン同時選択のＭＬＳで信号電極を駆
動する場合に、同時選択される３ラインの走査電極の走
査パターンと、該走査パターンに対応した３ライン分の
表示データとを用いてＭＬＳ演算結果を生成し、該ＭＬ
Ｓ演算結果に基づいて信号電極を駆動する。したがっ
て、本発明においては、ＲＡＭから２ライン単位で読み
出された表示データを保持し、保持された４ライン分の
表示データのうち、連続する３ライン分の表示データを
選択出力させるようにしている。これにより、一度保持
された表示データについて再度ＲＡＭから読み出すこと
なく、連続した３ライン分の表示データを選択出力させ
ることができるようになる。したがって、無駄なＲＡＭ
の読み出し動作に伴う消費電力を増大させることなく、
ＭＬＳ演算結果の生成に必要な３ライン分の表示データ
を用いて信号電極を駆動することができるようになる。
動する場合に、同時選択される３ラインの走査電極の走
査パターンと、該走査パターンに対応した３ライン分の
表示データとを用いてＭＬＳ演算結果を生成し、該ＭＬ
Ｓ演算結果に基づいて信号電極を駆動する。したがっ
て、本発明においては、ＲＡＭから２ライン単位で読み
出された表示データを保持し、保持された４ライン分の
表示データのうち、連続する３ライン分の表示データを
選択出力させるようにしている。これにより、一度保持
された表示データについて再度ＲＡＭから読み出すこと
なく、連続した３ライン分の表示データを選択出力させ
ることができるようになる。したがって、無駄なＲＡＭ
の読み出し動作に伴う消費電力を増大させることなく、
ＭＬＳ演算結果の生成に必要な３ライン分の表示データ
を用いて信号電極を駆動することができるようになる。
【００２７】また本発明は、ｍ（ｍは２以上の整数）ラ
インの走査電極を同時選択するマルチライン駆動法によ
り、互いに交差する複数の走査電極及び複数の信号電極
を有する表示パネルの信号電極を駆動する表示駆動方法
であって、前記表示パネルを駆動するための表示データ
を記憶するＲＡＭから、表示データをｍラインより少な
いｎ（ｎは自然数）ライン単位で読み出し、前記ＲＡＭ
から読み出された表示データを保持し、保持されたｑ
（ｑは自然数、２ｎ≦ｑかつｍ＜ｑ）ライン分の表示デ
ータの中から、連続するｍライン分の表示データを、所
与の選択制御信号に基づいて選択出力し、選択出力され
たｍライン分の表示データに基づく所与の演算結果を用
いて、信号電極を駆動することを特徴とする。
インの走査電極を同時選択するマルチライン駆動法によ
り、互いに交差する複数の走査電極及び複数の信号電極
を有する表示パネルの信号電極を駆動する表示駆動方法
であって、前記表示パネルを駆動するための表示データ
を記憶するＲＡＭから、表示データをｍラインより少な
いｎ（ｎは自然数）ライン単位で読み出し、前記ＲＡＭ
から読み出された表示データを保持し、保持されたｑ
（ｑは自然数、２ｎ≦ｑかつｍ＜ｑ）ライン分の表示デ
ータの中から、連続するｍライン分の表示データを、所
与の選択制御信号に基づいて選択出力し、選択出力され
たｍライン分の表示データに基づく所与の演算結果を用
いて、信号電極を駆動することを特徴とする。
【００２８】ｍライン同時選択のＭＬＳで信号電極を駆
動する場合に、同時選択されるｍラインの走査電極の走
査パターンと、該走査パターンに対応したｍライン分の
表示データとを用いてＭＬＳ演算結果を生成し、該ＭＬ
Ｓ演算結果に基づいて信号電極を駆動する。したがっ
て、本発明においては、ＲＡＭからｎライン単位で読み
出された表示データを保持する。すなわち、複数回の読
み出し動作により、少なくとも２ｎライン分であって、
同時選択数であるｍラインより少ないライン数のｑライ
ンの階調データを保持する。そして、保持されたｑライ
ン分の表示データのうち、連続するｍライン分の表示デ
ータを選択出力させるようにしている。これにより、一
度保持された表示データについて再度ＲＡＭから読み出
すことなく、連続したｍライン分の表示データを選択出
力させることができるようになるので、無駄なＲＡＭの
読み出し動作に伴う消費電力を増大させることなく、Ｍ
ＬＳ演算結果の生成に必要なｍライン分の表示データを
用いて信号電極を駆動することができるようになる。
動する場合に、同時選択されるｍラインの走査電極の走
査パターンと、該走査パターンに対応したｍライン分の
表示データとを用いてＭＬＳ演算結果を生成し、該ＭＬ
Ｓ演算結果に基づいて信号電極を駆動する。したがっ
て、本発明においては、ＲＡＭからｎライン単位で読み
出された表示データを保持する。すなわち、複数回の読
み出し動作により、少なくとも２ｎライン分であって、
同時選択数であるｍラインより少ないライン数のｑライ
ンの階調データを保持する。そして、保持されたｑライ
ン分の表示データのうち、連続するｍライン分の表示デ
ータを選択出力させるようにしている。これにより、一
度保持された表示データについて再度ＲＡＭから読み出
すことなく、連続したｍライン分の表示データを選択出
力させることができるようになるので、無駄なＲＡＭの
読み出し動作に伴う消費電力を増大させることなく、Ｍ
ＬＳ演算結果の生成に必要なｍライン分の表示データを
用いて信号電極を駆動することができるようになる。
【００２９】また本発明は、複数の走査電極を同時選択
するマルチライン駆動法により駆動される電気光学装置
であって、互いに交差する複数の走査電極及び複数の信
号電極により特定される画素と、信号電極を駆動する上
記いずれか記載の表示駆動回路と、走査電極を駆動する
走査ドライバとを含むことを特徴とする。
するマルチライン駆動法により駆動される電気光学装置
であって、互いに交差する複数の走査電極及び複数の信
号電極により特定される画素と、信号電極を駆動する上
記いずれか記載の表示駆動回路と、走査電極を駆動する
走査ドライバとを含むことを特徴とする。
【００３０】本発明によれば、ＲＡＭからの表示データ
の読み出し動作を最適化することで消費電力が削減され
た表示駆動回路を用いて、装置全体の低消費電力化を図
る電気光学装置を提供することができる。
の読み出し動作を最適化することで消費電力が削減され
た表示駆動回路を用いて、装置全体の低消費電力化を図
る電気光学装置を提供することができる。
【００３１】また本発明は、複数の走査電極を同時選択
するマルチライン駆動法により駆動される電気光学装置
であって、互いに交差する複数の走査電極及び複数の信
号電極により特定される画素を有する表示パネルと、信
号電極を駆動する上記いずれか記載の表示駆動回路と、
走査電極を駆動する走査ドライバとを含むことを特徴と
する。
するマルチライン駆動法により駆動される電気光学装置
であって、互いに交差する複数の走査電極及び複数の信
号電極により特定される画素を有する表示パネルと、信
号電極を駆動する上記いずれか記載の表示駆動回路と、
走査電極を駆動する走査ドライバとを含むことを特徴と
する。
【００３２】本発明によれば、ＲＡＭからの表示データ
の読み出し動作を最適化することで消費電力が削減され
た表示駆動回路を用いて、装置全体の低消費電力化を図
る電気光学装置を提供することができる。
の読み出し動作を最適化することで消費電力が削減され
た表示駆動回路を用いて、装置全体の低消費電力化を図
る電気光学装置を提供することができる。
【００３３】
【発明の実施の形態】以下、本発明の好適な実施の形態
について図面を用いて詳細に説明する。
について図面を用いて詳細に説明する。
【００３４】なお、以下に説明する本実施形態は、特許
請求の範囲に記載された本発明の内容を不当に限定する
ものではない。また本実施形態で説明される構成の全て
が本発明の必須構成要件であるとは限らない。
請求の範囲に記載された本発明の内容を不当に限定する
ものではない。また本実施形態で説明される構成の全て
が本発明の必須構成要件であるとは限らない。
【００３５】１． 電気光学装置
図１に、本実施形態における電気光学装置の構成の一例
を示す。
を示す。
【００３６】液晶装置（広義には、電気光学装置、或い
は表示装置）１０は、液晶パネル（広義には、表示パネ
ル）１２を含む。
は表示装置）１０は、液晶パネル（広義には、表示パネ
ル）１２を含む。
【００３７】液晶装置１０は、液晶パネル１２を駆動す
る信号ドライバ（セグメントドライバ、広義には表示駆
動回路）１４を含むことができる。さらに液晶装置１０
は、液晶パネル１２を駆動する走査ドライバ（コモンド
ライバ）１６を含むことができる。
る信号ドライバ（セグメントドライバ、広義には表示駆
動回路）１４を含むことができる。さらに液晶装置１０
は、液晶パネル１２を駆動する走査ドライバ（コモンド
ライバ）１６を含むことができる。
【００３８】液晶パネル１２には、信号電極及び走査電
極の交差領域に挟持される液晶素子（広義には、電気光
学素子）を有する画素が設けられている。各画素は、信
号電極及び走査電極により特定される。液晶パネル１２
は、電圧印加によって光学特性が変化する液晶その他の
電気光学素子を用いたものであればよい。この場合、液
晶パネル１２は、次のような構成となる。すなわち、信
号（セグメント）電極（第１の電極）が形成された第１
の基板と、走査（コモン）電極（第２の電極）が形成さ
れた第２の基板との間に、液晶が封入される。第１の基
板では、方向Ｘに複数の信号電極が配列される。第２の
基板では、方向Ｙに複数の走査電極が配列される。複数
の信号電極は、信号ドライバ１４により駆動される。複
数の走査電極は、走査ドライバ１６により駆動される。
極の交差領域に挟持される液晶素子（広義には、電気光
学素子）を有する画素が設けられている。各画素は、信
号電極及び走査電極により特定される。液晶パネル１２
は、電圧印加によって光学特性が変化する液晶その他の
電気光学素子を用いたものであればよい。この場合、液
晶パネル１２は、次のような構成となる。すなわち、信
号（セグメント）電極（第１の電極）が形成された第１
の基板と、走査（コモン）電極（第２の電極）が形成さ
れた第２の基板との間に、液晶が封入される。第１の基
板では、方向Ｘに複数の信号電極が配列される。第２の
基板では、方向Ｙに複数の走査電極が配列される。複数
の信号電極は、信号ドライバ１４により駆動される。複
数の走査電極は、走査ドライバ１６により駆動される。
【００３９】なお、液晶パネル１２を例えばガラス基板
上に実装し、該ガラス基板上に信号ドライバ１４又は走
査ドライバ１６、或いはその両方を設けるようにしても
よい。
上に実装し、該ガラス基板上に信号ドライバ１４又は走
査ドライバ１６、或いはその両方を設けるようにしても
よい。
【００４０】信号ドライバ１４は、表示データＲＡＭ
（広義には、ＲＡＭ）１８を含む。表示データＲＡＭ１
８は、各信号電極を駆動するために信号電極ごとに、１
又は複数ビットの階調データ（広義には、表示データ）
を記憶する。
（広義には、ＲＡＭ）１８を含む。表示データＲＡＭ１
８は、各信号電極を駆動するために信号電極ごとに、１
又は複数ビットの階調データ（広義には、表示データ）
を記憶する。
【００４１】なお、信号ドライバ１４により駆動される
信号電極の駆動電圧は、図示しない電源回路において生
成される。この電源回路は、走査ドライバ１６に対して
供給する電圧を生成することができ、走査ドライバ１６
は、電源回路から供給された電圧を用いて、走査電極を
駆動することになる。電源回路は、信号ドライバ１４或
いは走査ドライバ１６に内蔵させることができる。
信号電極の駆動電圧は、図示しない電源回路において生
成される。この電源回路は、走査ドライバ１６に対して
供給する電圧を生成することができ、走査ドライバ１６
は、電源回路から供給された電圧を用いて、走査電極を
駆動することになる。電源回路は、信号ドライバ１４或
いは走査ドライバ１６に内蔵させることができる。
【００４２】液晶パネル１２は、複数の走査電極を同時
選択するマルチライン駆動法（ＭＬＳ）により表示駆動
される。同時選択数がｍ（ｍは自然数、例えばｍ＝４）
の場合、走査ドライバ１６は、ｍライン単位に走査電極
を走査し、信号ドライバはｎ（ｎは自然数、例えばｍ＝
４のときｎ＝４）ライン単位の表示パターンに基づくセ
グメント波形（信号電極駆動波形、ＳＥＧ波形）の電圧
を信号電極に出力する。このセグメント波形は、走査電
極の走査パターンに対応した直交関数を用いて、表示パ
ターンに対して行ったＭＬＳ演算結果により特定され
る。
選択するマルチライン駆動法（ＭＬＳ）により表示駆動
される。同時選択数がｍ（ｍは自然数、例えばｍ＝４）
の場合、走査ドライバ１６は、ｍライン単位に走査電極
を走査し、信号ドライバはｎ（ｎは自然数、例えばｍ＝
４のときｎ＝４）ライン単位の表示パターンに基づくセ
グメント波形（信号電極駆動波形、ＳＥＧ波形）の電圧
を信号電極に出力する。このセグメント波形は、走査電
極の走査パターンに対応した直交関数を用いて、表示パ
ターンに対して行ったＭＬＳ演算結果により特定され
る。
【００４３】一般に、ｍライン同時選択のＭＬＳの場
合、走査電極の駆動に必要な電圧レベル数は「３」で、
信号電極の駆動に必要な電圧レベル数は（ｍ＋１）であ
る。この場合、電源回路により、走査電極の駆動に必要
な３値の電圧レベルと、信号電極の駆動に必要な（ｍ＋
１）値の電圧レベルとが生成され、それぞれ走査ドライ
バ及び信号ドライバに供給されることになる。本実施形
態では、信号ドライバにおいて電圧レベル数をできるだ
け少なくするために、仮想電極の概念を用いて、３ライ
ン同時選択のＭＬＳを２値の電圧レベルで駆動し、かつ
４ライン同時選択のＭＬＳと同等のコントラストを実現
することができる。より具体的には、本実施形態におけ
る信号ドライバでは、同時選択する３ラインの走査電極
の走査パターンと該走査パターンに対応した仮想電極の
ダミーの走査パターンとを用いて、当該走査電極に対応
する３ラインの表示パターンと該表示パターンに対応し
たダミーの表示パターン（ダミーパターン）とに対し
て、４ライン同時選択のＭＬＳと同様の演算を行った演
算結果のうち３ライン分について信号電極に出力する。
合、走査電極の駆動に必要な電圧レベル数は「３」で、
信号電極の駆動に必要な電圧レベル数は（ｍ＋１）であ
る。この場合、電源回路により、走査電極の駆動に必要
な３値の電圧レベルと、信号電極の駆動に必要な（ｍ＋
１）値の電圧レベルとが生成され、それぞれ走査ドライ
バ及び信号ドライバに供給されることになる。本実施形
態では、信号ドライバにおいて電圧レベル数をできるだ
け少なくするために、仮想電極の概念を用いて、３ライ
ン同時選択のＭＬＳを２値の電圧レベルで駆動し、かつ
４ライン同時選択のＭＬＳと同等のコントラストを実現
することができる。より具体的には、本実施形態におけ
る信号ドライバでは、同時選択する３ラインの走査電極
の走査パターンと該走査パターンに対応した仮想電極の
ダミーの走査パターンとを用いて、当該走査電極に対応
する３ラインの表示パターンと該表示パターンに対応し
たダミーの表示パターン（ダミーパターン）とに対し
て、４ライン同時選択のＭＬＳと同様の演算を行った演
算結果のうち３ライン分について信号電極に出力する。
【００４４】以下では、このようなＭＬＳによる信号駆
動を行う表示駆動回路としての信号ドライバについて説
明する。
動を行う表示駆動回路としての信号ドライバについて説
明する。
【００４５】２． 信号ドライバ（表示駆動回路）
２．１ 比較例における信号ドライバ
本実施形態における信号ドライバの特徴を説明するため
に、まず比較例を挙げて説明する。
に、まず比較例を挙げて説明する。
【００４６】図２に、ＭＬＳで表示駆動を行う信号ドラ
イバのレイアウト配置の一部を模式的に示す。
イバのレイアウト配置の一部を模式的に示す。
【００４７】信号ドライバは、信号電極の配列方向に、
各信号電極に接続するための出力パッド２０が配置され
る。出力パッド間には、出力パッドピッチＬが規定され
る。信号ドライバは、信号電極ごとに（１セグメント単
位に）、表示データＲＡＭ２２、ラッチ回路２４、ＭＬ
Ｓ用信号変換回路２６及び信号電極駆動回路２８を含
む。信号ドライバは、信号電極ごとに階調データに対応
した駆動電圧を生成し、対応する出力パッドに供給す
る。このため、表示データＲＡＭ２２、ラッチ回路２
４、ＭＬＳ用信号変換回路２６及び信号電極駆動回路２
８は、出力パッドピッチＬ内に収まるようにレイアウト
配置される。
各信号電極に接続するための出力パッド２０が配置され
る。出力パッド間には、出力パッドピッチＬが規定され
る。信号ドライバは、信号電極ごとに（１セグメント単
位に）、表示データＲＡＭ２２、ラッチ回路２４、ＭＬ
Ｓ用信号変換回路２６及び信号電極駆動回路２８を含
む。信号ドライバは、信号電極ごとに階調データに対応
した駆動電圧を生成し、対応する出力パッドに供給す
る。このため、表示データＲＡＭ２２、ラッチ回路２
４、ＭＬＳ用信号変換回路２６及び信号電極駆動回路２
８は、出力パッドピッチＬ内に収まるようにレイアウト
配置される。
【００４８】表示データＲＡＭ２２から読み出された階
調データは、ラッチ回路２４でラッチされる。ラッチさ
れた階調データは、ＭＬＳ用信号変換回路２６において
ＭＬＳ演算結果に変換される。信号電極駆動回路２８
は、当該ＭＬＳ演算結果に基づいて、対応する出力パッ
ド２０に電圧を供給する。
調データは、ラッチ回路２４でラッチされる。ラッチさ
れた階調データは、ＭＬＳ用信号変換回路２６において
ＭＬＳ演算結果に変換される。信号電極駆動回路２８
は、当該ＭＬＳ演算結果に基づいて、対応する出力パッ
ド２０に電圧を供給する。
【００４９】このように、ＭＬＳで信号駆動を行う信号
ドライバは、ＭＬＳ演算結果を用いるため、複数ライン
の階調データを読み出す必要がある。
ドライバは、ＭＬＳ演算結果を用いるため、複数ライン
の階調データを読み出す必要がある。
【００５０】図３に、比較例としての信号ドライバの構
成の要部の一例を示す。
成の要部の一例を示す。
【００５１】この比較例における信号ドライバ３０は、
３ライン同時選択のＭＬＳにより表示駆動を行う。信号
ドライバ３０は、１セグメント単位に、表示データＲＡ
Ｍ３２を有する。表示データＲＡＭ３２には、２ライン
分の階調データを記憶するためのメモリセル群が、出力
パッドの配列方向に配置されている。例えば、階調デー
タがｐ（ｐは、自然数）ビットとすると、出力パッドピ
ッチＬ内に２ｐ個のメモリセルが出力パッドの配列方向
に配置される。このような２ｐ個のメモリセル群が、出
力パッドの配列方向の直交方向に複数配列される。
３ライン同時選択のＭＬＳにより表示駆動を行う。信号
ドライバ３０は、１セグメント単位に、表示データＲＡ
Ｍ３２を有する。表示データＲＡＭ３２には、２ライン
分の階調データを記憶するためのメモリセル群が、出力
パッドの配列方向に配置されている。例えば、階調デー
タがｐ（ｐは、自然数）ビットとすると、出力パッドピ
ッチＬ内に２ｐ個のメモリセルが出力パッドの配列方向
に配置される。このような２ｐ個のメモリセル群が、出
力パッドの配列方向の直交方向に複数配列される。
【００５２】メモリセルは、ワードラインＷＬによって
特定されたメモリセルの記憶内容がビットラインＢＬ上
に読み出されるようになっている。
特定されたメモリセルの記憶内容がビットラインＢＬ上
に読み出されるようになっている。
【００５３】２ライン分のライン（２ｉ−１）データ及
びライン（２ｉ）データは、ワードラインＷＬｉ（ｉは
自然数）により特定され、各ラインのデータの各ビット
はビットラインＢＬｊ（１≦ｊ≦２ｐ、ｊは自然数）に
より特定される。すなわち、ワードラインＷＬｉは、ラ
イン（２ｉ−１）データ及びライン（２ｉ）データの各
メモリセルで共用されている。また、各信号電極に対応
したライン（２ｉ−１）データ及びライン（２ｉ）デー
タの各メモリセルでも共用されている。また、ビットラ
インＢＬｊは、各ラインの各メモリセルでビット単位で
共用されている。このようなワードラインＷＬｉは、ワ
ードライン制御回路３４によって制御される。ワードラ
イン制御回路３４は、各信号電極ごとに設けられた表示
データＲＡＭ全体のメモリセルのワードラインを制御す
る。一方、ビットラインＢＬｊは、ビットライン制御回
路３６によって制御される。ビットライン制御回路３６
は、各信号電極ごとに設けられた表示データＲＡＭ全体
のメモリセルのビットラインを制御する。
びライン（２ｉ）データは、ワードラインＷＬｉ（ｉは
自然数）により特定され、各ラインのデータの各ビット
はビットラインＢＬｊ（１≦ｊ≦２ｐ、ｊは自然数）に
より特定される。すなわち、ワードラインＷＬｉは、ラ
イン（２ｉ−１）データ及びライン（２ｉ）データの各
メモリセルで共用されている。また、各信号電極に対応
したライン（２ｉ−１）データ及びライン（２ｉ）デー
タの各メモリセルでも共用されている。また、ビットラ
インＢＬｊは、各ラインの各メモリセルでビット単位で
共用されている。このようなワードラインＷＬｉは、ワ
ードライン制御回路３４によって制御される。ワードラ
イン制御回路３４は、各信号電極ごとに設けられた表示
データＲＡＭ全体のメモリセルのワードラインを制御す
る。一方、ビットラインＢＬｊは、ビットライン制御回
路３６によって制御される。ビットライン制御回路３６
は、各信号電極ごとに設けられた表示データＲＡＭ全体
のメモリセルのビットラインを制御する。
【００５４】例えばビットライン制御回路３６によって
各ビットラインをプリチャージし、その後ワードライン
制御回路３４によって、ワードラインＷＬ１、ＷＬ２、
・・・のいずれかを活性化することで、各ビットライン
上にメモリセルからの読み出しデータを読み出すことが
できる。こうすることで、２ライン（２ｐビット）分の
階調データが、一度の読み出し動作で読み出される。
各ビットラインをプリチャージし、その後ワードライン
制御回路３４によって、ワードラインＷＬ１、ＷＬ２、
・・・のいずれかを活性化することで、各ビットライン
上にメモリセルからの読み出しデータを読み出すことが
できる。こうすることで、２ライン（２ｐビット）分の
階調データが、一度の読み出し動作で読み出される。
【００５５】ラッチ回路３８は、４ライン分の階調デー
タを保持する第１〜第４のラッチ回路４０-1〜４０-4を
含む。第１〜第４のラッチ回路４０-1〜４０-4に保持さ
れた階調データのうち、連続する３ライン分の階調デー
タと該諧調データに対応するダミーの表示パターンとを
用いて、４ライン同時選択のＭＬＳの演算結果が生成さ
れる。
タを保持する第１〜第４のラッチ回路４０-1〜４０-4を
含む。第１〜第４のラッチ回路４０-1〜４０-4に保持さ
れた階調データのうち、連続する３ライン分の階調デー
タと該諧調データに対応するダミーの表示パターンとを
用いて、４ライン同時選択のＭＬＳの演算結果が生成さ
れる。
【００５６】表示データＲＡＭ３２から読み出された奇
数ラインのラインデータ（階調データ）は、第１又は第
３のラッチ回路４０-1、４０-3に保持される。表示デー
タＲＡＭ３２から読み出された偶数ラインのラインデー
タ（階調データ）は、第２又は第４のラッチ回路４０-
2、４０-4に保持される。
数ラインのラインデータ（階調データ）は、第１又は第
３のラッチ回路４０-1、４０-3に保持される。表示デー
タＲＡＭ３２から読み出された偶数ラインのラインデー
タ（階調データ）は、第２又は第４のラッチ回路４０-
2、４０-4に保持される。
【００５７】図４（Ａ）、（Ｂ）に、図３に示す信号ド
ライバにおいて、３ライン同時選択のＭＬＳを行う場合
の読み出し動作について説明するための図を示す。
ライバにおいて、３ライン同時選択のＭＬＳを行う場合
の読み出し動作について説明するための図を示す。
【００５８】１回目の読み出し動作では、図４（Ａ）に
示すようにライン１データ及び第２データが表示データ
ＲＡＭ３２から読み出され、第１及び第２のラッチ回路
４０-1、４０-2に保持される。２回目の読み出し動作で
は、図４（Ｂ）に示すようにライン３データ及びライン
４データが表示データＲＡＭ３２から読み出され、第３
及び第４のラッチ回路４０-3、４０-4に保持される。
示すようにライン１データ及び第２データが表示データ
ＲＡＭ３２から読み出され、第１及び第２のラッチ回路
４０-1、４０-2に保持される。２回目の読み出し動作で
は、図４（Ｂ）に示すようにライン３データ及びライン
４データが表示データＲＡＭ３２から読み出され、第３
及び第４のラッチ回路４０-3、４０-4に保持される。
【００５９】その後、第１〜第３のラッチ回路４０-1〜
４０-3に保持されたライン１データ〜ライン３データで
ある、連続する３ライン分データ４０が出力され、図示
しないＭＬＳ用信号変換回路で４ライン同時選択のＭＬ
Ｓ演算結果の生成に用いられることになる。
４０-3に保持されたライン１データ〜ライン３データで
ある、連続する３ライン分データ４０が出力され、図示
しないＭＬＳ用信号変換回路で４ライン同時選択のＭＬ
Ｓ演算結果の生成に用いられることになる。
【００６０】しかしながら、第４のラッチ回路４０-4に
保持されたライン４データ４４は、これに続くライン５
データ以降のデータがない限り、ＭＬＳ演算結果の生成
に用いることができない。そのため、図３に示す構成で
は、再び１回目の読み出し動作と同様の動作を行って、
ライン３データ及びライン４データを読み出して第１及
び第２のラッチ回路４０-1、４０-2に保持する。そし
て、２回目の読み出し動作でライン５データ及びライン
６データを読み出して第３及び第４のラッチ回路４０-
3、４０-4に保持する。この場合、ライン４データは２
度読み出すことになるため、余分な読み出し動作が必要
となるばかりでなく、余分な読み出し動作に伴う電力消
費が増大してしまう。
保持されたライン４データ４４は、これに続くライン５
データ以降のデータがない限り、ＭＬＳ演算結果の生成
に用いることができない。そのため、図３に示す構成で
は、再び１回目の読み出し動作と同様の動作を行って、
ライン３データ及びライン４データを読み出して第１及
び第２のラッチ回路４０-1、４０-2に保持する。そし
て、２回目の読み出し動作でライン５データ及びライン
６データを読み出して第３及び第４のラッチ回路４０-
3、４０-4に保持する。この場合、ライン４データは２
度読み出すことになるため、余分な読み出し動作が必要
となるばかりでなく、余分な読み出し動作に伴う電力消
費が増大してしまう。
【００６１】出力パッドピッチＬ内に３ライン分の表示
データを記憶する３ｐビット分のメモリセルが配置でき
る場合は、一度の読み出し動作によりＭＬＳ演算結果の
生成に必要な３ライン分の階調データを用意することが
できるので問題ない。しかし、信号ドライバの製造プロ
セスや、液晶パネルの信号電極ピッチなどにより、３ｐ
ビット分のメモリセルを当該出力パッドピッチＬ内に配
置できない場合や、同時選択本数により複数回の読み出
し動作を伴う場合には上述の問題が生じてしまう。
データを記憶する３ｐビット分のメモリセルが配置でき
る場合は、一度の読み出し動作によりＭＬＳ演算結果の
生成に必要な３ライン分の階調データを用意することが
できるので問題ない。しかし、信号ドライバの製造プロ
セスや、液晶パネルの信号電極ピッチなどにより、３ｐ
ビット分のメモリセルを当該出力パッドピッチＬ内に配
置できない場合や、同時選択本数により複数回の読み出
し動作を伴う場合には上述の問題が生じてしまう。
【００６２】そこで本実施形態における信号ドライバ
は、以下のように構成する。
は、以下のように構成する。
【００６３】２．２ 本実施形態における信号ドライバ
（表示駆動回路） 図５に、本実施形態における信号ドライバの構成の要部
の一例を示す。
（表示駆動回路） 図５に、本実施形態における信号ドライバの構成の要部
の一例を示す。
【００６４】ここでは、階調データのビット数ｐが
「４」であるものとして説明するが、これに限定される
ものではない。
「４」であるものとして説明するが、これに限定される
ものではない。
【００６５】本実施形態における信号ドライバ１４は、
信号電極ごとに、階調データを記憶する表示データＲＡ
Ｍ（広義には、ＲＡＭ）５０、ラッチ回路５６、セレク
タ回路６０、ＭＬＳ用信号変換回路６２、信号電極駆動
回路６４、出力パッド６６を有しており、これら各部は
出力パッドピッチＬ内に収まるように配置されている。
信号電極ごとに、階調データを記憶する表示データＲＡ
Ｍ（広義には、ＲＡＭ）５０、ラッチ回路５６、セレク
タ回路６０、ＭＬＳ用信号変換回路６２、信号電極駆動
回路６４、出力パッド６６を有しており、これら各部は
出力パッドピッチＬ内に収まるように配置されている。
【００６６】信号ドライバ１４は、３ライン同時選択の
ＭＬＳにより表示駆動を行う。信号ドライバ１４は、１
セグメント単位に、表示データＲＡＭ５０を有するが、
表示データＲＡＭ５０には、２ライン分の階調データを
記憶するためのメモリセル群が、出力パッドの配列方向
に配置される。そして、この２ライン分のメモリセル群
が出力パッドの配列方向の直交方向に配列される。例え
ば、階調データが４（ｐ＝４）ビットとすると、出力パ
ッドピッチＬ内に８個のメモリセルが出力パッドの配列
方向に配置され、これら８個のメモリセルにより構成さ
れるメモリセル群が出力パッドの配列方向の直交方向に
複数配列される。
ＭＬＳにより表示駆動を行う。信号ドライバ１４は、１
セグメント単位に、表示データＲＡＭ５０を有するが、
表示データＲＡＭ５０には、２ライン分の階調データを
記憶するためのメモリセル群が、出力パッドの配列方向
に配置される。そして、この２ライン分のメモリセル群
が出力パッドの配列方向の直交方向に配列される。例え
ば、階調データが４（ｐ＝４）ビットとすると、出力パ
ッドピッチＬ内に８個のメモリセルが出力パッドの配列
方向に配置され、これら８個のメモリセルにより構成さ
れるメモリセル群が出力パッドの配列方向の直交方向に
複数配列される。
【００６７】このような各メモリセルの出力パッドの配
列方向の幅をｄとすると、出力パッドピッチＬが８ｄ以
上、かつ１２ｄ以下となるように２ライン分の階調デー
タを保持するメモリセル群が配置された場合には、４ビ
ット階調（１６階調）表示を行うことができる。
列方向の幅をｄとすると、出力パッドピッチＬが８ｄ以
上、かつ１２ｄ以下となるように２ライン分の階調デー
タを保持するメモリセル群が配置された場合には、４ビ
ット階調（１６階調）表示を行うことができる。
【００６８】メモリセルの構成は公知であるため説明を
省略するが、ワードラインＷＬによって特定されたメモ
リセルの記憶内容がビットラインＢＬ上に読み出される
ようになっている。
省略するが、ワードラインＷＬによって特定されたメモ
リセルの記憶内容がビットラインＢＬ上に読み出される
ようになっている。
【００６９】２ライン分のライン（２ｉ−１）データ及
びライン（２ｉ）データは、ワードラインＷＬｉにより
特定され、各ラインのデータの各ビットはビットライン
ＢＬｊ（１≦ｊ≦８（＝２ｐ））により特定される。す
なわち、ワードラインＷＬｉは、ライン（２ｉ−１）デ
ータ及びライン（２ｉ）データの各メモリセルで共用さ
れている。また、各信号電極に対応したライン（２ｉ−
１）データ及びライン（２ｉ）データの各メモリセルで
も共用されている。また、ビットラインＢＬｊは、各ラ
インの各メモリセルのビット単位で共用されている。こ
のようなワードラインＷＬｉは、ワードライン制御回路
５２によって制御される。ワードライン制御回路５２
は、信号電極ごとに設けられた表示データＲＡＭ全体の
メモリセルのワードラインを制御する。一方、ビットラ
インＢＬｊは、ビットライン制御回路５４によって制御
される。ビットライン制御回路５４は、信号電極ごとに
設けられた表示データＲＡＭ全体のメモリセルのビット
ラインを制御する。
びライン（２ｉ）データは、ワードラインＷＬｉにより
特定され、各ラインのデータの各ビットはビットライン
ＢＬｊ（１≦ｊ≦８（＝２ｐ））により特定される。す
なわち、ワードラインＷＬｉは、ライン（２ｉ−１）デ
ータ及びライン（２ｉ）データの各メモリセルで共用さ
れている。また、各信号電極に対応したライン（２ｉ−
１）データ及びライン（２ｉ）データの各メモリセルで
も共用されている。また、ビットラインＢＬｊは、各ラ
インの各メモリセルのビット単位で共用されている。こ
のようなワードラインＷＬｉは、ワードライン制御回路
５２によって制御される。ワードライン制御回路５２
は、信号電極ごとに設けられた表示データＲＡＭ全体の
メモリセルのワードラインを制御する。一方、ビットラ
インＢＬｊは、ビットライン制御回路５４によって制御
される。ビットライン制御回路５４は、信号電極ごとに
設けられた表示データＲＡＭ全体のメモリセルのビット
ラインを制御する。
【００７０】例えばビットライン制御回路５４によって
ビットラインＢＬ１〜ＢＬ８をプリチャージし、その後
ワードライン制御回路５２によって、ワードラインＷＬ
１、ＷＬ２、・・・のいずれかを活性化することで、ビ
ットラインＢＬ１〜ＢＬ８上に、奇数ラインのメモリセ
ルからの読み出しデータＲＭＡ、偶数ラインのメモリセ
ルからの読み出しデータＲＭＢを読み出すことができ
る。こうすることで、２ライン分の階調データ（８ビッ
ト）分が、一度の読み出し動作で読み出される。
ビットラインＢＬ１〜ＢＬ８をプリチャージし、その後
ワードライン制御回路５２によって、ワードラインＷＬ
１、ＷＬ２、・・・のいずれかを活性化することで、ビ
ットラインＢＬ１〜ＢＬ８上に、奇数ラインのメモリセ
ルからの読み出しデータＲＭＡ、偶数ラインのメモリセ
ルからの読み出しデータＲＭＢを読み出すことができ
る。こうすることで、２ライン分の階調データ（８ビッ
ト）分が、一度の読み出し動作で読み出される。
【００７１】ラッチ回路５６は、４ライン分の階調デー
タを保持する第１〜第４のラッチ回路（保持回路）５８
-1〜５８-4を含む。
タを保持する第１〜第４のラッチ回路（保持回路）５８
-1〜５８-4を含む。
【００７２】表示データＲＡＭ５０から読み出された奇
数ラインのラインデータ（階調データ）は、第１又は第
３のラッチ回路５８-1、５８-3に保持される。表示デー
タＲＡＭ５０から読み出された偶数ラインのラインデー
タ（階調データ）は、第２又は第４のラッチ回路５８-
2、５８-4に保持される。
数ラインのラインデータ（階調データ）は、第１又は第
３のラッチ回路５８-1、５８-3に保持される。表示デー
タＲＡＭ５０から読み出された偶数ラインのラインデー
タ（階調データ）は、第２又は第４のラッチ回路５８-
2、５８-4に保持される。
【００７３】第１のラッチ回路５８-1は、第１のクロッ
ク信号に基づいて、奇数ラインの読み出しデータＲＭＡ
を保持する。第２のラッチ回路５８-2は、第２のクロッ
ク信号に基づいて、偶数ラインの読み出しデータＲＭＢ
を保持する。第３のラッチ回路５８-3は、第１のクロッ
ク信号に基づいて、奇数ラインの読み出しデータＲＭＡ
を保持する。第４のラッチ回路５８-4は、第２のクロッ
ク信号に基づいて、偶数ラインの読み出しデータＲＭＢ
を保持する。
ク信号に基づいて、奇数ラインの読み出しデータＲＭＡ
を保持する。第２のラッチ回路５８-2は、第２のクロッ
ク信号に基づいて、偶数ラインの読み出しデータＲＭＢ
を保持する。第３のラッチ回路５８-3は、第１のクロッ
ク信号に基づいて、奇数ラインの読み出しデータＲＭＡ
を保持する。第４のラッチ回路５８-4は、第２のクロッ
ク信号に基づいて、偶数ラインの読み出しデータＲＭＢ
を保持する。
【００７４】第１〜第４のラッチ回路５８-1〜５８-4に
保持された４ライン分の階調データは、セレクタ回路６
０により、選択制御信号に基づいて、連続する３ライン
分の階調データ（１２ビット）として選択出力される。
保持された４ライン分の階調データは、セレクタ回路６
０により、選択制御信号に基づいて、連続する３ライン
分の階調データ（１２ビット）として選択出力される。
【００７５】セレクタ回路６０により選択出力された３
ライン分の階調データは、ＭＬＳ用信号変換回路６２に
よって、４ライン同時選択のＭＬＳ演算結果に変換され
る。なお、ＭＬＳ用信号変換回路６２は、４ライン同時
選択のＭＬＳ演算を行って当該ＭＬＳ演算結果を求める
ようにしてもよいが、本実施形態における信号ドライバ
１４は、後述するようにビット単位にＭＬＳデコーダと
してのＲＯＭ（広義には、デコード回路）を設け、ＲＯ
ＭによりＭＬＳ演算結果をデコード出力させることで、
構成の簡素化を図る。そのため、第１のラッチ回路５８
-1から出力される４ビットの階調データ（ＯＵＴＡ１、
ＯＵＴＡ２、ＯＵＴＡ３、ＯＵＴＡ４）、第２のラッチ
回路５８-2から出力される４ビットの階調データ（ＯＵ
ＴＢ１、ＯＵＴＢ２、ＯＵＴＢ３、ＯＵＴＢ４）、第３
のラッチ回路５８-3から出力される４ビットの階調デー
タ（ＯＵＴＣ１、ＯＵＴＣ２、ＯＵＴＣ３、ＯＵＴＣ
４）、第４のラッチ回路５８-4から出力される４ビット
の階調データ（ＯＵＴＤ１、ＯＵＴＤ２、ＯＵＴＤ３、
ＯＵＴＤ４）とすると、セレクタ回路６０は、各ビット
について、連続する３ライン分の階調ビットを選択出力
する。例えば、セレクタ回路６０は、選択制御信号によ
り、第１〜第３のラッチ回路５８-1〜５８-3に保持され
た階調データを選択する場合、連続する３ライン分の階
調ビットＯＵＴＡ１〜ＯＵＴＣ１、ＯＵＴＡ２〜ＯＵＴ
Ｃ２、ＯＵＴＡ３〜ＯＵＴＣ３、ＯＵＴＡ４〜ＯＵＴＣ
４を選択出力する。
ライン分の階調データは、ＭＬＳ用信号変換回路６２に
よって、４ライン同時選択のＭＬＳ演算結果に変換され
る。なお、ＭＬＳ用信号変換回路６２は、４ライン同時
選択のＭＬＳ演算を行って当該ＭＬＳ演算結果を求める
ようにしてもよいが、本実施形態における信号ドライバ
１４は、後述するようにビット単位にＭＬＳデコーダと
してのＲＯＭ（広義には、デコード回路）を設け、ＲＯ
ＭによりＭＬＳ演算結果をデコード出力させることで、
構成の簡素化を図る。そのため、第１のラッチ回路５８
-1から出力される４ビットの階調データ（ＯＵＴＡ１、
ＯＵＴＡ２、ＯＵＴＡ３、ＯＵＴＡ４）、第２のラッチ
回路５８-2から出力される４ビットの階調データ（ＯＵ
ＴＢ１、ＯＵＴＢ２、ＯＵＴＢ３、ＯＵＴＢ４）、第３
のラッチ回路５８-3から出力される４ビットの階調デー
タ（ＯＵＴＣ１、ＯＵＴＣ２、ＯＵＴＣ３、ＯＵＴＣ
４）、第４のラッチ回路５８-4から出力される４ビット
の階調データ（ＯＵＴＤ１、ＯＵＴＤ２、ＯＵＴＤ３、
ＯＵＴＤ４）とすると、セレクタ回路６０は、各ビット
について、連続する３ライン分の階調ビットを選択出力
する。例えば、セレクタ回路６０は、選択制御信号によ
り、第１〜第３のラッチ回路５８-1〜５８-3に保持され
た階調データを選択する場合、連続する３ライン分の階
調ビットＯＵＴＡ１〜ＯＵＴＣ１、ＯＵＴＡ２〜ＯＵＴ
Ｃ２、ＯＵＴＡ３〜ＯＵＴＣ３、ＯＵＴＡ４〜ＯＵＴＣ
４を選択出力する。
【００７６】ＭＬＳ用信号変換回路６２によって変換さ
れたＭＬＳ演算結果は、信号電極駆動回路６４に供給さ
れる。信号電極駆動回路６４は、ＭＬＳ演算結果に基づ
く電圧を出力パッド６６に供給する。なお、パルス幅変
調により階調表示を行う場合、ＭＬＳ演算結果をパルス
幅変調を行った後、信号電極駆動回路６４により出力パ
ッド６６を駆動することができる。
れたＭＬＳ演算結果は、信号電極駆動回路６４に供給さ
れる。信号電極駆動回路６４は、ＭＬＳ演算結果に基づ
く電圧を出力パッド６６に供給する。なお、パルス幅変
調により階調表示を行う場合、ＭＬＳ演算結果をパルス
幅変調を行った後、信号電極駆動回路６４により出力パ
ッド６６を駆動することができる。
【００７７】図６（Ａ）、（Ｂ）、（Ｃ）に、本実施形
態における信号ドライバにおいて、３ライン同時選択の
ＭＬＳを行う場合の読み出し動作について説明するため
の図を示す。
態における信号ドライバにおいて、３ライン同時選択の
ＭＬＳを行う場合の読み出し動作について説明するため
の図を示す。
【００７８】ここでは、ライン１データ（第１のライン
の表示データ）〜ライン６データ（第６のラインの表示
データ）は、連続する６ラインの表示データである。
の表示データ）〜ライン６データ（第６のラインの表示
データ）は、連続する６ラインの表示データである。
【００７９】１回目の読み出し動作では、図６（Ａ）に
示すようにライン１データ（第１のラインの表示デー
タ）及び第２データ（第２のラインの表示データ）が表
示データＲＡＭ５０から読み出され、第１のクロック信
号に基づき、第１及び第２のラッチ回路５８-1、５８-2
に保持される。
示すようにライン１データ（第１のラインの表示デー
タ）及び第２データ（第２のラインの表示データ）が表
示データＲＡＭ５０から読み出され、第１のクロック信
号に基づき、第１及び第２のラッチ回路５８-1、５８-2
に保持される。
【００８０】２回目の読み出し動作では、図６（Ｂ）に
示すようにライン３データ（第３のラインの表示デー
タ）及びライン４データ（第４のラインの表示データ）
が表示データＲＡＭ５０から読み出され、第２のクロッ
ク信号に基づき、第３及び第４のラッチ回路５８-3、５
８-4に保持される。
示すようにライン３データ（第３のラインの表示デー
タ）及びライン４データ（第４のラインの表示データ）
が表示データＲＡＭ５０から読み出され、第２のクロッ
ク信号に基づき、第３及び第４のラッチ回路５８-3、５
８-4に保持される。
【００８１】その後、第１の期間で、セレクタ回路６０
において、選択制御信号により、第１〜第３のラッチ回
路５８-1〜５８-3に保持されたライン１データ〜ライン
３データである連続する３ライン分データが出力され
る。当該３ライン分データは、ＭＬＳ用信号変換回路に
入力される。
において、選択制御信号により、第１〜第３のラッチ回
路５８-1〜５８-3に保持されたライン１データ〜ライン
３データである連続する３ライン分データが出力され
る。当該３ライン分データは、ＭＬＳ用信号変換回路に
入力される。
【００８２】続いて、３回目の読み出し動作では、図６
（Ｃ）に示すようにライン５データ（第５のラインの表
示データ）及びライン６データ（第６のラインの表示デ
ータ）が表示データＲＡＭ５０から読み出され、第１の
クロック信号に基づき、第１及び第２のラッチ回路５８
-1、５８-2に保持される。
（Ｃ）に示すようにライン５データ（第５のラインの表
示データ）及びライン６データ（第６のラインの表示デ
ータ）が表示データＲＡＭ５０から読み出され、第１の
クロック信号に基づき、第１及び第２のラッチ回路５８
-1、５８-2に保持される。
【００８３】その後、第１の期間に続く第２の期間で、
セレクタ回路６０において、選択制御信号により、第
４、第１及び第２のラッチ回路５８-4、５８-1、５８-2
に保持されたライン４データ〜ライン６データである連
続する３ライン分データが出力される。当該３ライン分
データは、ＭＬＳ用信号変換回路に入力される。
セレクタ回路６０において、選択制御信号により、第
４、第１及び第２のラッチ回路５８-4、５８-1、５８-2
に保持されたライン４データ〜ライン６データである連
続する３ライン分データが出力される。当該３ライン分
データは、ＭＬＳ用信号変換回路に入力される。
【００８４】こうすることで、第１の期間で余ったライ
ン４データを再度読み出すことなく、次の読み出しタイ
ミングで読み出されたラインデータとともにＭＬＳ演算
結果の生成に用いることができるようになる。したがっ
て、非常に簡素な構成で、重複したＲＡＭの読み出し動
作による消費電力の低減を図ることが可能となる。
ン４データを再度読み出すことなく、次の読み出しタイ
ミングで読み出されたラインデータとともにＭＬＳ演算
結果の生成に用いることができるようになる。したがっ
て、非常に簡素な構成で、重複したＲＡＭの読み出し動
作による消費電力の低減を図ることが可能となる。
【００８５】以下では、このような信号ドライバの各部
のうち、ラッチ回路５６及びセレクタ回路６０について
具体的に説明する。
のうち、ラッチ回路５６及びセレクタ回路６０について
具体的に説明する。
【００８６】図７に、ラッチ回路５６の回路構成例を示
す。
す。
【００８７】表示データＲＡＭ５０からは、奇数ライン
の読み出しデータＲＭＡ１〜ＲＭＡ４（４ビット）と、
偶数ラインの読み出しデータＲＭＢ１〜ＲＭＢ４（４ビ
ット）とが入力されている。
の読み出しデータＲＭＡ１〜ＲＭＡ４（４ビット）と、
偶数ラインの読み出しデータＲＭＢ１〜ＲＭＢ４（４ビ
ット）とが入力されている。
【００８８】第１のラッチ回路５８-1は、フリップフロ
ップ（Flip-Flop：以下、ＦＦと略す。）回路７０-1〜
７０-4を含む。第２のラッチ回路５８-2は、ＦＦ回路７
２-1〜７２-4を含む。第３のラッチ回路５８-3は、ＦＦ
回路７４-1〜７４-4を含む。第４のラッチ回路５８-4
は、ＦＦ回路７６-1〜７６-4を含む。
ップ（Flip-Flop：以下、ＦＦと略す。）回路７０-1〜
７０-4を含む。第２のラッチ回路５８-2は、ＦＦ回路７
２-1〜７２-4を含む。第３のラッチ回路５８-3は、ＦＦ
回路７４-1〜７４-4を含む。第４のラッチ回路５８-4
は、ＦＦ回路７６-1〜７６-4を含む。
【００８９】ＦＦ回路７０-1〜７０-4、７２-1〜７２-
4、７４-1〜７４-4、７６-1〜７６-4は、それぞれ同様
の構成をなしている。例えばＦＦ回路７０-1は、反転デ
ータ端子ＸＤ、クロック端子Ｃ、反転クロック端子Ｘ
Ｃ、データ出力端子Ｑ、反転データ出力端子ＸＱを有
し、クロック端子Ｃに入力される信号の立ち下がりエッ
ジ（反転クロック端子ＸＣに入力される信号の立ち上が
りエッジ）における反転データ端子ＸＤに供給される信
号の論理レベルを保持し、対応する論理レベルを有する
出力信号をデータ端子Ｑ及び反転データ端子ＸＱから出
力する。
4、７４-1〜７４-4、７６-1〜７６-4は、それぞれ同様
の構成をなしている。例えばＦＦ回路７０-1は、反転デ
ータ端子ＸＤ、クロック端子Ｃ、反転クロック端子Ｘ
Ｃ、データ出力端子Ｑ、反転データ出力端子ＸＱを有
し、クロック端子Ｃに入力される信号の立ち下がりエッ
ジ（反転クロック端子ＸＣに入力される信号の立ち上が
りエッジ）における反転データ端子ＸＤに供給される信
号の論理レベルを保持し、対応する論理レベルを有する
出力信号をデータ端子Ｑ及び反転データ端子ＸＱから出
力する。
【００９０】第１のラッチ回路５８-1のＦＦ回路７０-1
〜７０-4において、クロック端子Ｃには第１のクロック
信号ＣＬＫ１が供給される。反転クロック端子ＸＣには
第１のクロック信号ＣＬＫ１を反転した反転第１のクロ
ック信号ＸＣＬＫ１が供給される。反転データ端子ＸＤ
には奇数ラインの読み出しデータＲＭＡ１〜ＲＭＡ４が
供給される。ＦＦ回路７０-1〜７０-4の反転データ出力
端子ＸＱからは階調ビットＯＵＴＡ１〜ＯＵＴＡ４が出
力され、該階調ビットＯＵＴＡ１〜ＯＵＴＡ４はセレク
タ回路６０に供給される。
〜７０-4において、クロック端子Ｃには第１のクロック
信号ＣＬＫ１が供給される。反転クロック端子ＸＣには
第１のクロック信号ＣＬＫ１を反転した反転第１のクロ
ック信号ＸＣＬＫ１が供給される。反転データ端子ＸＤ
には奇数ラインの読み出しデータＲＭＡ１〜ＲＭＡ４が
供給される。ＦＦ回路７０-1〜７０-4の反転データ出力
端子ＸＱからは階調ビットＯＵＴＡ１〜ＯＵＴＡ４が出
力され、該階調ビットＯＵＴＡ１〜ＯＵＴＡ４はセレク
タ回路６０に供給される。
【００９１】第２のラッチ回路５８-2のＦＦ回路７２-1
〜７２-4において、クロック端子Ｃには第１のクロック
信号ＣＬＫ１が供給される。反転クロック端子ＸＣには
第１のクロック信号ＣＬＫ１を反転した反転第１のクロ
ック信号ＸＣＬＫ１が供給される。反転データ端子ＸＤ
には偶数ラインの読み出しデータＲＭＢ１〜ＲＭＢ４が
供給される。ＦＦ回路７２-1〜７２-4の反転データ出力
端子ＸＱからは階調ビットＯＵＴＢ１〜ＯＵＴＢ４が出
力され、該諧調ビットＯＵＴＢ１〜ＯＵＴＢ４はセレク
タ回路６０に供給される。
〜７２-4において、クロック端子Ｃには第１のクロック
信号ＣＬＫ１が供給される。反転クロック端子ＸＣには
第１のクロック信号ＣＬＫ１を反転した反転第１のクロ
ック信号ＸＣＬＫ１が供給される。反転データ端子ＸＤ
には偶数ラインの読み出しデータＲＭＢ１〜ＲＭＢ４が
供給される。ＦＦ回路７２-1〜７２-4の反転データ出力
端子ＸＱからは階調ビットＯＵＴＢ１〜ＯＵＴＢ４が出
力され、該諧調ビットＯＵＴＢ１〜ＯＵＴＢ４はセレク
タ回路６０に供給される。
【００９２】第３のラッチ回路５８-3のＦＦ回路７４-1
〜７４-4において、クロック端子Ｃには第２のクロック
信号ＣＬＫ２が供給される。反転クロック端子ＸＣには
第２のクロック信号ＣＬＫ２を反転した反転第２のクロ
ック信号ＸＣＬＫ２が供給される。反転データ端子ＸＤ
には奇数ラインの読み出しデータＲＭＡ１〜ＲＭＡ４が
供給される。ＦＦ回路７４-1〜７４-4の反転データ出力
端子ＸＱからは階調ビットＯＵＴＣ１〜ＯＵＴＣ４が出
力され、該階調ビットＯＵＴＣ１〜ＯＵＴＣ４はセレク
タ回路６０に供給される。
〜７４-4において、クロック端子Ｃには第２のクロック
信号ＣＬＫ２が供給される。反転クロック端子ＸＣには
第２のクロック信号ＣＬＫ２を反転した反転第２のクロ
ック信号ＸＣＬＫ２が供給される。反転データ端子ＸＤ
には奇数ラインの読み出しデータＲＭＡ１〜ＲＭＡ４が
供給される。ＦＦ回路７４-1〜７４-4の反転データ出力
端子ＸＱからは階調ビットＯＵＴＣ１〜ＯＵＴＣ４が出
力され、該階調ビットＯＵＴＣ１〜ＯＵＴＣ４はセレク
タ回路６０に供給される。
【００９３】第４のラッチ回路５８-4のＦＦ回路７６-1
〜７６- 4において、クロック端子Ｃには第２のクロッ
ク信号ＣＬＫ２が供給される。反転クロック端子ＸＣに
は第２のクロック信号ＣＬＫ２を反転した反転第２のク
ロック信号ＸＣＬＫ２が供給される。反転データ端子Ｘ
Ｄには偶数ラインの読み出しデータＲＭＢ１〜ＲＭＢ４
が供給される。ＦＦ回路７６-1〜７６-4の反転データ出
力端子ＸＱからは階調ビットＯＵＴＤ１〜ＯＵＴＤ４が
出力され、該階調ビットＯＵＴＤ１〜ＯＵＴＤ４はセレ
クタ回路６０に供給される。
〜７６- 4において、クロック端子Ｃには第２のクロッ
ク信号ＣＬＫ２が供給される。反転クロック端子ＸＣに
は第２のクロック信号ＣＬＫ２を反転した反転第２のク
ロック信号ＸＣＬＫ２が供給される。反転データ端子Ｘ
Ｄには偶数ラインの読み出しデータＲＭＢ１〜ＲＭＢ４
が供給される。ＦＦ回路７６-1〜７６-4の反転データ出
力端子ＸＱからは階調ビットＯＵＴＤ１〜ＯＵＴＤ４が
出力され、該階調ビットＯＵＴＤ１〜ＯＵＴＤ４はセレ
クタ回路６０に供給される。
【００９４】ここで、第２のクロック信号ＣＬＫ２は、
第１のクロック信号ＣＬＫ１の立ち上がりエッジを基準
に該第１のクロック信号ＣＬＫ１を分周して周波数を１
／２倍にした信号とすることができる。この場合、第１
及び第２のクロック信号ＣＬＫ１、ＣＬＫ２の立ち下が
りエッジが重なることなく、簡素な構成でラッチ回路の
保持タイミングを制御することができる。
第１のクロック信号ＣＬＫ１の立ち上がりエッジを基準
に該第１のクロック信号ＣＬＫ１を分周して周波数を１
／２倍にした信号とすることができる。この場合、第１
及び第２のクロック信号ＣＬＫ１、ＣＬＫ２の立ち下が
りエッジが重なることなく、簡素な構成でラッチ回路の
保持タイミングを制御することができる。
【００９５】図８に、セレクタ回路６０の回路構成例を
示す。
示す。
【００９６】セレクタ回路６０は、選択制御信号ＤＴＳ
ＥＬによって制御される、４入力３出力選択回路７８-1
〜７８-4を有する。
ＥＬによって制御される、４入力３出力選択回路７８-1
〜７８-4を有する。
【００９７】４入力３出力選択回路７８-1〜７８-4は、
それぞれ同様の構成をなしている。例えば４入力３出力
選択回路７８- 1は、図９に示す真理値表にしたがって
動作する。すなわち、選択制御信号ＤＴＳＥＬの論理レ
ベルが「Ｈ」のとき、出力信号ＯＵＴ１〜ＯＵＴ３は、
入力信号ＩＮＡ〜ＩＮＤのうち入力信号ＩＮＤ、ＩＮ
Ａ、ＩＮＢの順で出力される。また、選択制御信号ＤＴ
ＳＥＬの論理レベルが「Ｌ」のとき、出力信号ＯＵＴ１
〜ＯＵＴ３は、入力信号ＩＮＡ〜ＩＮＤのうち入力信号
ＩＮＡ、ＩＮＢ、ＩＮＣの順で出力される。
それぞれ同様の構成をなしている。例えば４入力３出力
選択回路７８- 1は、図９に示す真理値表にしたがって
動作する。すなわち、選択制御信号ＤＴＳＥＬの論理レ
ベルが「Ｈ」のとき、出力信号ＯＵＴ１〜ＯＵＴ３は、
入力信号ＩＮＡ〜ＩＮＤのうち入力信号ＩＮＤ、ＩＮ
Ａ、ＩＮＢの順で出力される。また、選択制御信号ＤＴ
ＳＥＬの論理レベルが「Ｌ」のとき、出力信号ＯＵＴ１
〜ＯＵＴ３は、入力信号ＩＮＡ〜ＩＮＤのうち入力信号
ＩＮＡ、ＩＮＢ、ＩＮＣの順で出力される。
【００９８】図１０に、４入力３出力選択回路７８-1の
構成例を示す。
構成例を示す。
【００９９】４入力３出力選択回路７８-1は、さらに２
入力１出力選択回路８０-1、８０-2、８０-3を含む。２
入力１出力選択回路８０-1〜８０-3は、同様の構成をな
している。例えば２入力１出力選択回路８０-1は、切換
信号ＳＥＬに基づいて、データ入力信号Ｓｉｎ１、Ｓｉ
ｎ２のいずれか一方をデータ出力信号ＳＯとして出力す
る。より具体的には、切換信号ＳＥＬの論理レベルが
「Ｈ」のときデータ入力信号Ｓｉｎ２を、切換信号ＳＥ
Ｌの論理レベルが「Ｌ」のときデータ入力信号Ｓｉｎ１
を、それぞれデータ出力信号ＳＯとして出力する。
入力１出力選択回路８０-1、８０-2、８０-3を含む。２
入力１出力選択回路８０-1〜８０-3は、同様の構成をな
している。例えば２入力１出力選択回路８０-1は、切換
信号ＳＥＬに基づいて、データ入力信号Ｓｉｎ１、Ｓｉ
ｎ２のいずれか一方をデータ出力信号ＳＯとして出力す
る。より具体的には、切換信号ＳＥＬの論理レベルが
「Ｈ」のときデータ入力信号Ｓｉｎ２を、切換信号ＳＥ
Ｌの論理レベルが「Ｌ」のときデータ入力信号Ｓｉｎ１
を、それぞれデータ出力信号ＳＯとして出力する。
【０１００】２入力１出力選択回路８０-1は、入力信号
Ｓｉｎ１として入力信号ＩＮＡ、入力信号Ｓｉｎ２とし
て入力信号ＩＮＤが入力され、出力信号ＳＯとして出力
信号ＯＵＴ１が出力される。２入力１出力選択回路８０
-2は、入力信号Ｓｉｎ１として入力信号ＩＮＢ、入力信
号Ｓｉｎ２として入力信号ＩＮＡが入力され、出力信号
ＳＯとして出力信号ＯＵＴ２が出力される。２入力１出
力選択回路８０-3は、入力信号Ｓｉｎ１として入力信号
ＩＮＣ、入力信号Ｓｉｎ２として入力信号ＩＮＢが入力
され、出力信号ＳＯとして出力信号ＯＵＴ３が出力され
る。２入力１出力選択回路８０-1〜８０-3は、切換信号
ＳＥＬとして選択制御信号ＤＴＳＥＬが入力される。
Ｓｉｎ１として入力信号ＩＮＡ、入力信号Ｓｉｎ２とし
て入力信号ＩＮＤが入力され、出力信号ＳＯとして出力
信号ＯＵＴ１が出力される。２入力１出力選択回路８０
-2は、入力信号Ｓｉｎ１として入力信号ＩＮＢ、入力信
号Ｓｉｎ２として入力信号ＩＮＡが入力され、出力信号
ＳＯとして出力信号ＯＵＴ２が出力される。２入力１出
力選択回路８０-3は、入力信号Ｓｉｎ１として入力信号
ＩＮＣ、入力信号Ｓｉｎ２として入力信号ＩＮＢが入力
され、出力信号ＳＯとして出力信号ＯＵＴ３が出力され
る。２入力１出力選択回路８０-1〜８０-3は、切換信号
ＳＥＬとして選択制御信号ＤＴＳＥＬが入力される。
【０１０１】このように構成することにより、４入力３
出力選択回路７８-1は、図９に示した真理値表の機能を
果たすことができる。
出力選択回路７８-1は、図９に示した真理値表の機能を
果たすことができる。
【０１０２】図８ではこのような４入力３出力選択回路
７８-1〜７８-4を有するセレクタ回路６０において、ラ
ッチ回路５６からの階調ビットＯＵＴＡ１〜ＯＵＴＡ４
は、入力信号ＩＮＡ１〜ＩＮＡ４として入力される。同
様に階調ビットＯＵＴＢ１〜ＯＵＴＢ４は入力信号ＩＮ
Ｂ１〜ＩＮＢ４、階調ビットＯＵＴＣ１〜ＯＵＴＣ４は
入力信号ＩＮＣ１〜ＩＮＣ４、階調ビットＯＵＴＤ１〜
ＯＵＴＤ４は入力信号ＩＮＤ１〜ＩＮＤ４として入力さ
れる。
７８-1〜７８-4を有するセレクタ回路６０において、ラ
ッチ回路５６からの階調ビットＯＵＴＡ１〜ＯＵＴＡ４
は、入力信号ＩＮＡ１〜ＩＮＡ４として入力される。同
様に階調ビットＯＵＴＢ１〜ＯＵＴＢ４は入力信号ＩＮ
Ｂ１〜ＩＮＢ４、階調ビットＯＵＴＣ１〜ＯＵＴＣ４は
入力信号ＩＮＣ１〜ＩＮＣ４、階調ビットＯＵＴＤ１〜
ＯＵＴＤ４は入力信号ＩＮＤ１〜ＩＮＤ４として入力さ
れる。
【０１０３】入力信号ＩＮＡ１、ＩＮＢ１、ＩＮＣ１、
ＩＮＤ１は４入力３出力選択回路７８-1に入力され、４
入力３出力選択回路７８-1からは出力信号Ｄ１１〜Ｄ１
３が出力される。出力信号Ｄ１１〜Ｄ１３は、ＭＬＳ用
信号変換回路６２に供給される。
ＩＮＤ１は４入力３出力選択回路７８-1に入力され、４
入力３出力選択回路７８-1からは出力信号Ｄ１１〜Ｄ１
３が出力される。出力信号Ｄ１１〜Ｄ１３は、ＭＬＳ用
信号変換回路６２に供給される。
【０１０４】入力信号ＩＮＡ２、ＩＮＢ２、ＩＮＣ２、
ＩＮＤ２は４入力３出力選択回路７８-2に入力され、４
入力３出力選択回路７８-2からは出力信号Ｄ２１〜Ｄ２
３が出力される。出力信号Ｄ２１〜Ｄ２３は、ＭＬＳ用
信号変換回路６２に供給される。
ＩＮＤ２は４入力３出力選択回路７８-2に入力され、４
入力３出力選択回路７８-2からは出力信号Ｄ２１〜Ｄ２
３が出力される。出力信号Ｄ２１〜Ｄ２３は、ＭＬＳ用
信号変換回路６２に供給される。
【０１０５】入力信号ＩＮＡ３、ＩＮＢ３、ＩＮＣ３、
ＩＮＤ３は４入力３出力選択回路７８-3に入力され、４
入力３出力選択回路７８-3からは出力信号Ｄ３１〜Ｄ３
３が出力される。出力信号Ｄ３１〜Ｄ３３は、ＭＬＳ用
信号変換回路６２に供給される。
ＩＮＤ３は４入力３出力選択回路７８-3に入力され、４
入力３出力選択回路７８-3からは出力信号Ｄ３１〜Ｄ３
３が出力される。出力信号Ｄ３１〜Ｄ３３は、ＭＬＳ用
信号変換回路６２に供給される。
【０１０６】入力信号ＩＮＡ４、ＩＮＢ４、ＩＮＣ４、
ＩＮＤ４は４入力３出力選択回路７８-4に入力され、４
入力３出力選択回路７８-4からは出力信号Ｄ４１〜Ｄ４
３が出力される。出力信号Ｄ４１〜Ｄ４３は、ＭＬＳ用
信号変換回路６２に供給される。
ＩＮＤ４は４入力３出力選択回路７８-4に入力され、４
入力３出力選択回路７８-4からは出力信号Ｄ４１〜Ｄ４
３が出力される。出力信号Ｄ４１〜Ｄ４３は、ＭＬＳ用
信号変換回路６２に供給される。
【０１０７】このような構成により、セレクタ回路６０
は、選択制御信号ＤＴＳＥＬに基づき、ラッチ回路５６
に保持された階調データのうち連続する３ライン分の階
調データを選択出力させることができる。また、セレク
タ回路６０では、階調データのビット単位で選択出力す
ることができる。
は、選択制御信号ＤＴＳＥＬに基づき、ラッチ回路５６
に保持された階調データのうち連続する３ライン分の階
調データを選択出力させることができる。また、セレク
タ回路６０では、階調データのビット単位で選択出力す
ることができる。
【０１０８】図１１に、図５に示す信号ドライバの動作
を表すタイミングチャートの一例を示す。
を表すタイミングチャートの一例を示す。
【０１０９】ここでは、表示データＲＡＭ５０からライ
ンデータ（階調データ）が読み出され、セレクタ回路６
０により、連続する３ライン分の階調データが選択出力
されるまでの動作例を示している。
ンデータ（階調データ）が読み出され、セレクタ回路６
０により、連続する３ライン分の階調データが選択出力
されるまでの動作例を示している。
【０１１０】ＲＡＭ読み出し信号ＲＡＭＲＥＡＤは、表
示データＲＡＭ５０の読み出し制御信号であり、図示し
ないＲＡＭ制御回路によって生成されるようになってい
る。ＲＡＭ読み出し信号ＲＡＭＲＥＡＤは、プリチャー
ジ信号でもあり、ＲＡＭ読み出し信号ＲＡＭＲＥＡＤの
論理レベルが「Ｈ」のときビットラインをプリチャージ
し、論理レベル「Ｌ」のときに、ワードラインが活性化
されたメモリセルの保持データが当該ビットラインにの
る。
示データＲＡＭ５０の読み出し制御信号であり、図示し
ないＲＡＭ制御回路によって生成されるようになってい
る。ＲＡＭ読み出し信号ＲＡＭＲＥＡＤは、プリチャー
ジ信号でもあり、ＲＡＭ読み出し信号ＲＡＭＲＥＡＤの
論理レベルが「Ｈ」のときビットラインをプリチャージ
し、論理レベル「Ｌ」のときに、ワードラインが活性化
されたメモリセルの保持データが当該ビットラインにの
る。
【０１１１】読み出しデータＲＭＡ１〜ＲＭＡ４は、表
示データＲＡＭ５０の奇数ラインの読み出しデータの各
ビットを示し、図７に示すラッチ回路５６に入力され
る。読み出しデータＲＭＢ１〜ＲＭＢ４は、表示データ
ＲＡＭ５０の偶数ラインの読み出しデータの各ビットを
示し、図７に示すラッチ回路５６に入力される。
示データＲＡＭ５０の奇数ラインの読み出しデータの各
ビットを示し、図７に示すラッチ回路５６に入力され
る。読み出しデータＲＭＢ１〜ＲＭＢ４は、表示データ
ＲＡＭ５０の偶数ラインの読み出しデータの各ビットを
示し、図７に示すラッチ回路５６に入力される。
【０１１２】第１及び第２のクロック信号ＣＬＫ１、Ｃ
ＬＫ２は、図７に示す第１〜第４のラッチ回路５８-1〜
５８-4に入力される。
ＬＫ２は、図７に示す第１〜第４のラッチ回路５８-1〜
５８-4に入力される。
【０１１３】階調ビットＯＵＴＡ１〜ＯＵＴＡ４は、図
７に示す第１のラッチ回路５８-1のラッチ出力である。
階調ビットＯＵＴＢ１〜ＯＵＴＢ４は、図７に示す第２
のラッチ回路５８-2のラッチ出力である。階調ビットＯ
ＵＴＣ１〜ＯＵＴＣ４は、図７に示す第１のラッチ回路
５８-3のラッチ出力である。階調ビットＯＵＴＤ１〜Ｏ
ＵＴＤ４は、図７に示す第１のラッチ回路５８-4のラッ
チ出力である。
７に示す第１のラッチ回路５８-1のラッチ出力である。
階調ビットＯＵＴＢ１〜ＯＵＴＢ４は、図７に示す第２
のラッチ回路５８-2のラッチ出力である。階調ビットＯ
ＵＴＣ１〜ＯＵＴＣ４は、図７に示す第１のラッチ回路
５８-3のラッチ出力である。階調ビットＯＵＴＤ１〜Ｏ
ＵＴＤ４は、図７に示す第１のラッチ回路５８-4のラッ
チ出力である。
【０１１４】選択制御信号ＤＴＳＥＬは、セレクタ回路
６０の選択制御を行う信号である。
６０の選択制御を行う信号である。
【０１１５】出力信号Ｄ１１〜Ｄ４１、Ｄ１２〜Ｄ４
２、Ｄ１３〜Ｄ４３は、図８に示すセレクタ回路６０で
選択出力された信号である。より具体的には、出力信号
Ｄ１１〜Ｄ１３は、４入力３出力選択回路７８-1により
選択出力された信号である。出力信号Ｄ２１〜Ｄ２３
は、４入力３出力選択回路７８-2により選択出力された
信号である。出力信号Ｄ３１〜Ｄ３３は、４入力３出力
選択回路７８-3により選択出力された信号である。出力
信号Ｄ４１〜Ｄ４３は、４入力３出力選択回路７８-4に
より選択出力された信号である。
２、Ｄ１３〜Ｄ４３は、図８に示すセレクタ回路６０で
選択出力された信号である。より具体的には、出力信号
Ｄ１１〜Ｄ１３は、４入力３出力選択回路７８-1により
選択出力された信号である。出力信号Ｄ２１〜Ｄ２３
は、４入力３出力選択回路７８-2により選択出力された
信号である。出力信号Ｄ３１〜Ｄ３３は、４入力３出力
選択回路７８-3により選択出力された信号である。出力
信号Ｄ４１〜Ｄ４３は、４入力３出力選択回路７８-4に
より選択出力された信号である。
【０１１６】ＲＡＭの読み出し動作は、ＲＡＭ読み出し
信号ＲＡＭＲＥＡＤが論理レベル「Ｈ」から「Ｌ」に切
り替わると、活性化されたワードラインに接続されたメ
モリセルの保持データが読み出しデータＲＭＡ１〜ＲＭ
Ａ４、ＲＭＢ１〜ＲＭＢ４として読み出される。図５で
は、奇数ラインと偶数ラインの２ライン分の階調データ
が一度に読み出される。ＲＡＭの読み出し動作が行われ
るたびに、各ワードラインを順次活性化することにより
各ラインの階調データを２ライン単位で順番に読み出す
ことができる。
信号ＲＡＭＲＥＡＤが論理レベル「Ｈ」から「Ｌ」に切
り替わると、活性化されたワードラインに接続されたメ
モリセルの保持データが読み出しデータＲＭＡ１〜ＲＭ
Ａ４、ＲＭＢ１〜ＲＭＢ４として読み出される。図５で
は、奇数ラインと偶数ラインの２ライン分の階調データ
が一度に読み出される。ＲＡＭの読み出し動作が行われ
るたびに、各ワードラインを順次活性化することにより
各ラインの階調データを２ライン単位で順番に読み出す
ことができる。
【０１１７】読み出しデータＲＭＡ１〜ＲＭＡ４、ＲＭ
Ｂ１〜ＲＭＢ４は、セレクタ回路６０において、第１の
クロック信号ＣＬＫ１の立ち下がりでラッチされる（Ｔ
１）。したがって、第１及び第２のラッチ回路５８-1、
５８-2から出力される階調ビットＯＵＴＡ１〜ＯＵＴＡ
４、ＯＵＴＢ１〜ＯＵＴＢ４は、ライン１データとライ
ン２データである。
Ｂ１〜ＲＭＢ４は、セレクタ回路６０において、第１の
クロック信号ＣＬＫ１の立ち下がりでラッチされる（Ｔ
１）。したがって、第１及び第２のラッチ回路５８-1、
５８-2から出力される階調ビットＯＵＴＡ１〜ＯＵＴＡ
４、ＯＵＴＢ１〜ＯＵＴＢ４は、ライン１データとライ
ン２データである。
【０１１８】このとき、選択制御信号ＤＴＳＥＬは論理
レベル「Ｌ」であるため、セレクタ回路６０において、
入力信号ＩＮＡ１〜ＩＮＡ４、ＩＮＢ１〜ＩＮＢ４の信
号がそのまま出力される。したがって、セレクタ回路６
０は、ライン１データとライン２データとを出力する
（Ｔ２）。
レベル「Ｌ」であるため、セレクタ回路６０において、
入力信号ＩＮＡ１〜ＩＮＡ４、ＩＮＢ１〜ＩＮＢ４の信
号がそのまま出力される。したがって、セレクタ回路６
０は、ライン１データとライン２データとを出力する
（Ｔ２）。
【０１１９】続いて表示データＲＡＭから読み出された
読み出しデータＲＭＡ１〜ＲＭＡ４、ＲＭＢ１〜ＲＭＢ
４は、ライン３データとライン４データである（Ｔ
３）。ライン３データとライン４データは、セレクタ回
路６０において、第２のクロック信号ＣＬＫ２の立ち下
がりでラッチされる（Ｔ４）。したがって、第３及び第
４のラッチ回路５８-3、５８-4から出力される階調ビッ
トＯＵＴＣ１〜ＯＵＴＣ４、ＯＵＴＤ１〜ＯＵＴＤ４
は、ライン３データとライン４データである。
読み出しデータＲＭＡ１〜ＲＭＡ４、ＲＭＢ１〜ＲＭＢ
４は、ライン３データとライン４データである（Ｔ
３）。ライン３データとライン４データは、セレクタ回
路６０において、第２のクロック信号ＣＬＫ２の立ち下
がりでラッチされる（Ｔ４）。したがって、第３及び第
４のラッチ回路５８-3、５８-4から出力される階調ビッ
トＯＵＴＣ１〜ＯＵＴＣ４、ＯＵＴＤ１〜ＯＵＴＤ４
は、ライン３データとライン４データである。
【０１２０】このとき、選択制御信号ＤＴＳＥＬは論理
レベル「Ｌ」であるため、セレクタ回路６０において、
入力信号ＩＮＣ１〜ＩＮＣ４の信号がそのまま出力され
る。したがって、セレクタ回路６０は、第１のクロック
信号ＣＬＫ１の立ち下がりでラッチされたライン１デー
タとライン２データとともに、ライン３データを出力す
る（Ｔ４、第１の期間）。
レベル「Ｌ」であるため、セレクタ回路６０において、
入力信号ＩＮＣ１〜ＩＮＣ４の信号がそのまま出力され
る。したがって、セレクタ回路６０は、第１のクロック
信号ＣＬＫ１の立ち下がりでラッチされたライン１デー
タとライン２データとともに、ライン３データを出力す
る（Ｔ４、第１の期間）。
【０１２１】続いて、表示データＲＡＭから読み出され
た読み出しデータＲＭＡ１〜ＲＭＡ４、ＲＭＢ１〜ＲＭ
Ｂ４は、ライン５データとライン６データである（Ｔ
５）。ライン５データとライン６データは、セレクタ回
路６０において、第１のクロック信号ＣＬＫ１の立ち下
がりでラッチされる（Ｔ６）。したがって、第１及び第
２のラッチ回路５８-1、５８-2から出力される階調ビッ
トＯＵＴＡ１〜ＯＵＴＡ４、ＯＵＴＢ１〜ＯＵＴＢ４
は、ライン５データとライン６データである。
た読み出しデータＲＭＡ１〜ＲＭＡ４、ＲＭＢ１〜ＲＭ
Ｂ４は、ライン５データとライン６データである（Ｔ
５）。ライン５データとライン６データは、セレクタ回
路６０において、第１のクロック信号ＣＬＫ１の立ち下
がりでラッチされる（Ｔ６）。したがって、第１及び第
２のラッチ回路５８-1、５８-2から出力される階調ビッ
トＯＵＴＡ１〜ＯＵＴＡ４、ＯＵＴＢ１〜ＯＵＴＢ４
は、ライン５データとライン６データである。
【０１２２】このとき、選択制御信号ＤＴＳＥＬは論理
レベル「Ｈ」であるため、セレクタ回路６０において、
入力信号ＩＮＡ１〜ＩＮＡ４、ＩＮＢ１〜ＩＮＢ４、Ｉ
ＮＣ１〜ＩＮＣ４、ＩＮＤ１〜ＩＮＤ４が、入力信号Ｉ
ＮＤ１〜ＩＮＤ４、ＩＮＡ１〜ＩＮＡ４、ＩＮＢ１〜Ｉ
ＮＢ４の順に出力される。したがって、セレクタ回路６
０は、第２のクロック信号ＣＬＫ２の立ち下がりでラッ
チされたライン４データとともに、ライン５データ及び
ライン６データを出力する（Ｔ７、第２の期間）。
レベル「Ｈ」であるため、セレクタ回路６０において、
入力信号ＩＮＡ１〜ＩＮＡ４、ＩＮＢ１〜ＩＮＢ４、Ｉ
ＮＣ１〜ＩＮＣ４、ＩＮＤ１〜ＩＮＤ４が、入力信号Ｉ
ＮＤ１〜ＩＮＤ４、ＩＮＡ１〜ＩＮＡ４、ＩＮＢ１〜Ｉ
ＮＢ４の順に出力される。したがって、セレクタ回路６
０は、第２のクロック信号ＣＬＫ２の立ち下がりでラッ
チされたライン４データとともに、ライン５データ及び
ライン６データを出力する（Ｔ７、第２の期間）。
【０１２３】そして、続いて表示データＲＡＭから読み
出された読み出しデータＲＭＡ１〜ＲＭＡ４、ＲＭＢ１
〜ＲＭＢ４は、ライン７データとライン８データである
（Ｔ８）。ライン７データとライン８データは、セレク
タ回路６０において、第１のクロック信号ＣＬＫ１の立
ち下がりでラッチされる（Ｔ９）。したがって、第１及
び第２のラッチ回路５８-1、５８-2から出力される階調
ビットＯＵＴＡ１〜ＯＵＴＡ４、ＯＵＴＢ１〜ＯＵＴＢ
４は、ライン７データとライン８データである。
出された読み出しデータＲＭＡ１〜ＲＭＡ４、ＲＭＢ１
〜ＲＭＢ４は、ライン７データとライン８データである
（Ｔ８）。ライン７データとライン８データは、セレク
タ回路６０において、第１のクロック信号ＣＬＫ１の立
ち下がりでラッチされる（Ｔ９）。したがって、第１及
び第２のラッチ回路５８-1、５８-2から出力される階調
ビットＯＵＴＡ１〜ＯＵＴＡ４、ＯＵＴＢ１〜ＯＵＴＢ
４は、ライン７データとライン８データである。
【０１２４】このとき、選択制御信号ＤＴＳＥＬは論理
レベル「Ｌ」であるため、セレクタ回路６０において、
入力信号ＩＮＡ１〜ＩＮＡ４、ＩＮＢ１〜ＩＮＢ４、Ｉ
ＮＣ１〜ＩＮＣ４、ＩＮＤ１〜ＩＮＤ４が、そのままの
順に出力される。したがって、セレクタ回路６０は、ラ
イン７データ及びライン８データを出力する（Ｔ１
０）。
レベル「Ｌ」であるため、セレクタ回路６０において、
入力信号ＩＮＡ１〜ＩＮＡ４、ＩＮＢ１〜ＩＮＢ４、Ｉ
ＮＣ１〜ＩＮＣ４、ＩＮＤ１〜ＩＮＤ４が、そのままの
順に出力される。したがって、セレクタ回路６０は、ラ
イン７データ及びライン８データを出力する（Ｔ１
０）。
【０１２５】これ以降、上述の動作を繰り返すことで、
表示データＲＡＭ５０から階調データが２ライン単位で
読み出される場合に、セレクタ回路６０は、連続する３
ライン分の階調データを出力することができる。これに
より、３ライン同時選択のＭＬＳの演算結果の生成に必
要な３ライン分の階調データの読み出しの無駄を省き、
無駄な読み出し動作の省略に伴う消費電力を削減するこ
とができる。しかも、第１のクロック信号ＣＬＫ１と、
該第１のクロック信号ＣＬＫ１の立ち上がりを基準に分
周した第２のクロック信号ＣＬＫ２とを用いるようにし
たので、非常に簡素な構成でラッチ制御を行うことがで
きる。
表示データＲＡＭ５０から階調データが２ライン単位で
読み出される場合に、セレクタ回路６０は、連続する３
ライン分の階調データを出力することができる。これに
より、３ライン同時選択のＭＬＳの演算結果の生成に必
要な３ライン分の階調データの読み出しの無駄を省き、
無駄な読み出し動作の省略に伴う消費電力を削減するこ
とができる。しかも、第１のクロック信号ＣＬＫ１と、
該第１のクロック信号ＣＬＫ１の立ち上がりを基準に分
周した第２のクロック信号ＣＬＫ２とを用いるようにし
たので、非常に簡素な構成でラッチ制御を行うことがで
きる。
【０１２６】なお、同時選択数に限定されるものではな
く、ｍ（ｍは２以上の整数）ラインの走査電極を同時選
択するマルチライン駆動法により、互いに交差する複数
の走査電極及び複数の信号電極を有する表示パネルの信
号電極を駆動する信号ドライバ（表示駆動回路）にも同
様に適用することができる。この場合、表示パネルを駆
動するための階調データ（表示データ）を記憶し、該階
調データがｍラインより少ないｎ（ｎは自然数）ライン
単位で読み出される表示データＲＡＭ（ＲＡＭ）と、表
示データＲＡＭから読み出されたｑ（ｑは自然数、２ｎ
≦ｑかつｍ＜ｑ）ライン分の階調データを保持する第１
〜第ｑのラッチ回路と、第１〜第ｑのラッチ回路に保持
された階調データの中から、連続するｍライン分の階調
データを、所与の選択制御信号に基づいて選択出力する
セレクタ回路と、セレクタ回路により選択出力されたｍ
ライン分の階調データに基づく所与の演算結果を用い
て、信号電極を駆動する信号電極駆動回路とを含んで構
成することができる。
く、ｍ（ｍは２以上の整数）ラインの走査電極を同時選
択するマルチライン駆動法により、互いに交差する複数
の走査電極及び複数の信号電極を有する表示パネルの信
号電極を駆動する信号ドライバ（表示駆動回路）にも同
様に適用することができる。この場合、表示パネルを駆
動するための階調データ（表示データ）を記憶し、該階
調データがｍラインより少ないｎ（ｎは自然数）ライン
単位で読み出される表示データＲＡＭ（ＲＡＭ）と、表
示データＲＡＭから読み出されたｑ（ｑは自然数、２ｎ
≦ｑかつｍ＜ｑ）ライン分の階調データを保持する第１
〜第ｑのラッチ回路と、第１〜第ｑのラッチ回路に保持
された階調データの中から、連続するｍライン分の階調
データを、所与の選択制御信号に基づいて選択出力する
セレクタ回路と、セレクタ回路により選択出力されたｍ
ライン分の階調データに基づく所与の演算結果を用い
て、信号電極を駆動する信号電極駆動回路とを含んで構
成することができる。
【０１２７】すなわち、複数回の読み出し動作により、
少なくとも２ｎライン分であって、同時選択数であるｍ
ラインより少ないライン数のｑラインの階調データを保
持し、上記した２ライン単位で読み出される３ライン同
時選択のＭＬＳと同様にセレクタ回路を制御する。こう
することで、セレクタ回路は、連続するｍライン分の階
調データを出力することができるので、ＲＡＭから無駄
な読み出し動作を行う必要がなくなり、読み出し動作の
省略に伴う消費電力を削減することができる。
少なくとも２ｎライン分であって、同時選択数であるｍ
ラインより少ないライン数のｑラインの階調データを保
持し、上記した２ライン単位で読み出される３ライン同
時選択のＭＬＳと同様にセレクタ回路を制御する。こう
することで、セレクタ回路は、連続するｍライン分の階
調データを出力することができるので、ＲＡＭから無駄
な読み出し動作を行う必要がなくなり、読み出し動作の
省略に伴う消費電力を削減することができる。
【０１２８】以下では、このような効率的な読み出し動
作によって読み出された、連続する３ライン分の階調デ
ータに基づく３ライン同時選択のＭＬＳで表示駆動を行
うためのＭＬＳ用信号変換回路を含む信号ドライバにつ
いて具体的に説明する。
作によって読み出された、連続する３ライン分の階調デ
ータに基づく３ライン同時選択のＭＬＳで表示駆動を行
うためのＭＬＳ用信号変換回路を含む信号ドライバにつ
いて具体的に説明する。
【０１２９】３． 信号ドライバ
信号ドライバ１４は、仮想電極の概念を用いて信号電極
の駆動に必要な電圧レベルを２値化し、３ライン同時選
択のＭＬＳにより４ライン同時選択のＭＬＳと同等のコ
ントラストで液晶パネルを駆動することができる。ま
た、信号ドライバ１４は、複雑な４ライン同時選択のＭ
ＬＳ演算をその都度行うことなく、あらかじめ求めてお
いたＭＬＳ演算結果からデコード出力させることで、回
路規模を大幅に簡素化させることができる。より具体的
には、同時選択される走査電極３ライン分の走査パター
ンと該走査パターンに対応するダミーの走査パターンと
の組み合わせにより規定される直交関数を用いて、３ラ
イン分の表示パターンと該表示パターンに対応するダミ
ーの表示パターンとに対して予めＭＬＳ演算を行ってお
く。そして、このＭＬＳ演算結果を、フィールド信号に
応じてデコード出力させるデコード回路を設ける。この
ようにすれば、デコード回路を、階調データのビットご
とに設けることができ、従来のような複雑なＭＬＳ演算
回路が不要となる。
の駆動に必要な電圧レベルを２値化し、３ライン同時選
択のＭＬＳにより４ライン同時選択のＭＬＳと同等のコ
ントラストで液晶パネルを駆動することができる。ま
た、信号ドライバ１４は、複雑な４ライン同時選択のＭ
ＬＳ演算をその都度行うことなく、あらかじめ求めてお
いたＭＬＳ演算結果からデコード出力させることで、回
路規模を大幅に簡素化させることができる。より具体的
には、同時選択される走査電極３ライン分の走査パター
ンと該走査パターンに対応するダミーの走査パターンと
の組み合わせにより規定される直交関数を用いて、３ラ
イン分の表示パターンと該表示パターンに対応するダミ
ーの表示パターンとに対して予めＭＬＳ演算を行ってお
く。そして、このＭＬＳ演算結果を、フィールド信号に
応じてデコード出力させるデコード回路を設ける。この
ようにすれば、デコード回路を、階調データのビットご
とに設けることができ、従来のような複雑なＭＬＳ演算
回路が不要となる。
【０１３０】以下では、上述のように同時選択される３
ラインの走査パターンと、該走査パターンに対応した３
ライン分の表示パターンにより４ライン同時選択ＭＬＳ
のＭＬＳ演算結果をデコード出力するＭＬＳデコーダ
（広義には、デコード回路、図５ではＭＬＳ用信号変換
回路）について説明する。このＭＬＳデコーダは、信号
ドライバ１４に含まれる。
ラインの走査パターンと、該走査パターンに対応した３
ライン分の表示パターンにより４ライン同時選択ＭＬＳ
のＭＬＳ演算結果をデコード出力するＭＬＳデコーダ
（広義には、デコード回路、図５ではＭＬＳ用信号変換
回路）について説明する。このＭＬＳデコーダは、信号
ドライバ１４に含まれる。
【０１３１】３．１ ＭＬＳデコーダ
図１２に、ＭＬＳデコーダを含む信号ドライバの構成の
要部を示す。
要部を示す。
【０１３２】ここでは、信号ドライバ１４は、信号電極
を駆動するものとし、１信号電極（セグメント）単位の
構成を示している。また階調データのビット数ｐが
「４」（２4＝１６階調）であるものとする。
を駆動するものとし、１信号電極（セグメント）単位の
構成を示している。また階調データのビット数ｐが
「４」（２4＝１６階調）であるものとする。
【０１３３】ＭＬＳデコーダは、階調データのビットご
とに設けられた１又は複数の読み出し専用回路（Read O
nly Memory：以下、ＲＯＭと略す。）により構成するこ
とができ、４ビットの階調データの場合４つのＲＯＭに
より構成することができる。
とに設けられた１又は複数の読み出し専用回路（Read O
nly Memory：以下、ＲＯＭと略す。）により構成するこ
とができ、４ビットの階調データの場合４つのＲＯＭに
より構成することができる。
【０１３４】信号ドライバ１４は、階調データのビット
単位に、ＭＬＳデコーダとしてのＲＯＭ（広義には、第
１〜第４（ｐ）のデコード回路）３００、３０２、３０
４、３０６を含む。ＲＯＭ３００、３０２、３０４、３
０６は、同時選択される３ラインの走査電極の走査パタ
ーンに対応した表示パターンがビット単位で供給されて
いる。したがって、第ｒ（１≦ｒ≦ｐ、ｒは自然数）の
デコード回路は、同時選択される３ライン分の走査電極
の走査パターンに対応した階調データの第ｒビットが、
３ライン分入力される。より具体的には、４ビットの階
調データが第１〜第４ビットからなるものとすると、Ｒ
ＯＭ３００には、３ライン分の表示パターンに対応した
階調データの第１ビット（１Ｌ１ｂ〜３Ｌ１ｂの計３ビ
ット）が供給されている。ＲＯＭ３０２には、３ライン
分の表示パターンに対応した階調データの第２ビット
（１Ｌ２ｂ〜３Ｌ２ｂの計３ビット）が供給されてい
る。ＲＯＭ３０４には、３ライン分の表示パターンに対
応した階調データの第３ビット（１Ｌ３ｂ〜３Ｌ３ｂの
計３ビット）が供給されている。ＲＯＭ３０６には、３
ライン分の表示パターンに対応した階調データの第４ビ
ット（１Ｌ４ｂ〜３Ｌ４ｂの計３ビット）が供給されて
いる。ＲＯＭ３００、３０２、３０４、３０６は、フィ
ールド信号ｆ１〜ｆ４に応じて、フィールド単位で求め
られたＭＬＳ演算結果を用いて、２値化された信号（デ
コード出力信号）を出力する。
単位に、ＭＬＳデコーダとしてのＲＯＭ（広義には、第
１〜第４（ｐ）のデコード回路）３００、３０２、３０
４、３０６を含む。ＲＯＭ３００、３０２、３０４、３
０６は、同時選択される３ラインの走査電極の走査パタ
ーンに対応した表示パターンがビット単位で供給されて
いる。したがって、第ｒ（１≦ｒ≦ｐ、ｒは自然数）の
デコード回路は、同時選択される３ライン分の走査電極
の走査パターンに対応した階調データの第ｒビットが、
３ライン分入力される。より具体的には、４ビットの階
調データが第１〜第４ビットからなるものとすると、Ｒ
ＯＭ３００には、３ライン分の表示パターンに対応した
階調データの第１ビット（１Ｌ１ｂ〜３Ｌ１ｂの計３ビ
ット）が供給されている。ＲＯＭ３０２には、３ライン
分の表示パターンに対応した階調データの第２ビット
（１Ｌ２ｂ〜３Ｌ２ｂの計３ビット）が供給されてい
る。ＲＯＭ３０４には、３ライン分の表示パターンに対
応した階調データの第３ビット（１Ｌ３ｂ〜３Ｌ３ｂの
計３ビット）が供給されている。ＲＯＭ３０６には、３
ライン分の表示パターンに対応した階調データの第４ビ
ット（１Ｌ４ｂ〜３Ｌ４ｂの計３ビット）が供給されて
いる。ＲＯＭ３００、３０２、３０４、３０６は、フィ
ールド信号ｆ１〜ｆ４に応じて、フィールド単位で求め
られたＭＬＳ演算結果を用いて、２値化された信号（デ
コード出力信号）を出力する。
【０１３５】信号ドライバ１４は、ＲＯＭ３００、３０
２、３０４、３０６に供給する各４ビットで３ライン分
の階調データを、表示データＲＡＭ５０から読み出す。
表示データＲＡＭ５０からは、図５〜図１１に示したよ
うに、連続する３ライン分の階調データが読み出され
る。そのため、表示データＲＡＭ５０から読み出された
奇数ラインと偶数ラインの階調データは、読み出しデー
タＲＭＡ、ＲＭＢとしてラッチ回路５６に供給される。
２、３０４、３０６に供給する各４ビットで３ライン分
の階調データを、表示データＲＡＭ５０から読み出す。
表示データＲＡＭ５０からは、図５〜図１１に示したよ
うに、連続する３ライン分の階調データが読み出され
る。そのため、表示データＲＡＭ５０から読み出された
奇数ラインと偶数ラインの階調データは、読み出しデー
タＲＭＡ、ＲＭＢとしてラッチ回路５６に供給される。
【０１３６】ラッチ回路５６は、図７に示したように、
第１及び第２のクロック信号ＣＬＫ１、ＣＬＫ２で読み
出しデータをラッチする。ラッチされた読み出しデータ
は、セレクタ回路６０で連続する３ライン分の階調デー
タが選択出力される。このときセレクタ回路６０は、上
述のＲＯＭによるデコード出力を行うために、各ライン
のビット単位で出力する。
第１及び第２のクロック信号ＣＬＫ１、ＣＬＫ２で読み
出しデータをラッチする。ラッチされた読み出しデータ
は、セレクタ回路６０で連続する３ライン分の階調デー
タが選択出力される。このときセレクタ回路６０は、上
述のＲＯＭによるデコード出力を行うために、各ライン
のビット単位で出力する。
【０１３７】信号ドライバ１４は、ＲＯＭ３００、３０
２、３０４、３０６からビット単位で出力されたデコー
ド結果を保持するラインメモリ３１６を含むことができ
る。ラインメモリ３１６は、第３のクロック信号ＣＬＫ
３に基づいてデコード結果をラッチする。
２、３０４、３０６からビット単位で出力されたデコー
ド結果を保持するラインメモリ３１６を含むことができ
る。ラインメモリ３１６は、第３のクロック信号ＣＬＫ
３に基づいてデコード結果をラッチする。
【０１３８】ＲＯＭ３００、３０２、３０４、３０６か
らデコード出力されたＭＬＳ演算結果は、パルス幅変調
が行われて信号電極に出力される。図１２では、ＲＯＭ
３００、３０２、３０４、３０６からデコード出力され
たＭＬＳ演算結果を、ラインメモリ３１６で一旦ラッチ
した後、パルス幅変調（Pulse Width Modulation：以
下、ＰＷＭと略す。）信号変換回路３１８によりパルス
幅変調を行う。
らデコード出力されたＭＬＳ演算結果は、パルス幅変調
が行われて信号電極に出力される。図１２では、ＲＯＭ
３００、３０２、３０４、３０６からデコード出力され
たＭＬＳ演算結果を、ラインメモリ３１６で一旦ラッチ
した後、パルス幅変調（Pulse Width Modulation：以
下、ＰＷＭと略す。）信号変換回路３１８によりパルス
幅変調を行う。
【０１３９】ＰＷＭ信号変換回路３１８は、ラインメモ
リ３１６でラッチされたＭＬＳ演算結果に応じたパルス
幅のＰＷＭ信号を生成し、該ＰＷＭ信号を信号電極ごと
に設けられた信号電極駆動回路（図示せず）に対し出力
する。このようなＰＷＭ信号変換回路３１８としては、
例えばパルス幅刻み用のクロックによりカウントアップ
されるカウント値と、デコード出力されたＭＬＳ演算結
果との一致検出結果に基づいて一致検出結果の信号レベ
ルを変化させることで、ＭＬＳ演算結果に応じたパルス
幅のＰＷＭ信号を出力させるように構成することができ
る。
リ３１６でラッチされたＭＬＳ演算結果に応じたパルス
幅のＰＷＭ信号を生成し、該ＰＷＭ信号を信号電極ごと
に設けられた信号電極駆動回路（図示せず）に対し出力
する。このようなＰＷＭ信号変換回路３１８としては、
例えばパルス幅刻み用のクロックによりカウントアップ
されるカウント値と、デコード出力されたＭＬＳ演算結
果との一致検出結果に基づいて一致検出結果の信号レベ
ルを変化させることで、ＭＬＳ演算結果に応じたパルス
幅のＰＷＭ信号を出力させるように構成することができ
る。
【０１４０】このようなＰＷＭ信号に基づき、信号電極
駆動回路は、対応する信号電極を駆動する。
駆動回路は、対応する信号電極を駆動する。
【０１４１】なお、階調データのビット数やＭＬＳ演算
結果のビット数に限定されるものではなく、上述したビ
ット数以外のビット数についても同様に構成することが
できる。
結果のビット数に限定されるものではなく、上述したビ
ット数以外のビット数についても同様に構成することが
できる。
【０１４２】以下では、このようなＭＬＳデコーダにつ
いて、具体的に説明する。
いて、具体的に説明する。
【０１４３】３．１．１ ３ライン同時選択のＭＬＳ
本実施形態では、同時選択される３ラインの走査電極の
走査パターンについて、ダミーの走査電極（仮想電極）
の概念を採用し、４ライン分の走査電極の走査パターン
による４ライン同時選択のＭＬＳ演算結果を用いて信号
電極に出力する。
走査パターンについて、ダミーの走査電極（仮想電極）
の概念を採用し、４ライン分の走査電極の走査パターン
による４ライン同時選択のＭＬＳ演算結果を用いて信号
電極に出力する。
【０１４４】図１３に、走査電極に出力される走査パタ
ーンの一例を示す。
ーンの一例を示す。
【０１４５】同時選択される３ラインの走査電極に出力
される走査パターンを、コモン波形（走査電極駆動波
形、ＣＯＭ波形）として、フィールド毎に示している。
走査ドライバは、フィールドごとに、センター電圧レベ
ルＶＣを基準に同一振幅（＝Ｖｙ）で極性が異なる電圧
レベルＶ３（＝ＶＣ＋Ｖｙ）、ＭＶ３（＝ＶＣ−Ｖｙ）
のいずれかを走査電極に出力する。
される走査パターンを、コモン波形（走査電極駆動波
形、ＣＯＭ波形）として、フィールド毎に示している。
走査ドライバは、フィールドごとに、センター電圧レベ
ルＶＣを基準に同一振幅（＝Ｖｙ）で極性が異なる電圧
レベルＶ３（＝ＶＣ＋Ｖｙ）、ＭＶ３（＝ＶＣ−Ｖｙ）
のいずれかを走査電極に出力する。
【０１４６】ここで、電圧レベルＶ３を「１」、電圧レ
ベルＭＶ３を「−１」とする。同時選択される各走査電
極について１ｆ（フィールド）〜３ｆのいずれかで「−
１」となっている場合、ダミーの走査電極（ダミーライ
ン）には４ｆで「−１」となるように走査パターンを規
定する。
ベルＭＶ３を「−１」とする。同時選択される各走査電
極について１ｆ（フィールド）〜３ｆのいずれかで「−
１」となっている場合、ダミーの走査電極（ダミーライ
ン）には４ｆで「−１」となるように走査パターンを規
定する。
【０１４７】走査ドライバ１６は、図１４に示したよう
に、２ビットのフィールド設定信号Ｆ１、Ｆ２で表され
る４状態に対応したフィールド信号ｆ１〜ｆ４に基づ
き、各走査電極に「１」に対応した電圧レベルＶ３又は
「−１」に対応した電圧レベルＭＶ３を供給すること
で、図１３に示す各走査パターンを走査電極に出力する
ことができる。
に、２ビットのフィールド設定信号Ｆ１、Ｆ２で表され
る４状態に対応したフィールド信号ｆ１〜ｆ４に基づ
き、各走査電極に「１」に対応した電圧レベルＶ３又は
「−１」に対応した電圧レベルＭＶ３を供給すること
で、図１３に示す各走査パターンを走査電極に出力する
ことができる。
【０１４８】同時選択される３ラインの走査電極に供給
される走査パターンは、各ラインにおける１ｆ〜４ｆの
走査パターンを各行の要素とすることで、図１３に示す
ように４次の直交関数として表すことができる。この直
交関数は、フィールド毎に、同時選択される３本の走査
電極の走査パターン３７０と、該走査パターン３７０に
対応する仮想走査電極（ダミーライン）の走査パターン
３７２とにより規定される。これにより、第４行には、
ダミーの走査電極の走査パターン３７４が表される。な
お、走査電極の同時選択数がｓ（ｓは任意の整数）本の
場合も同様に直交関数を表すことができる。
される走査パターンは、各ラインにおける１ｆ〜４ｆの
走査パターンを各行の要素とすることで、図１３に示す
ように４次の直交関数として表すことができる。この直
交関数は、フィールド毎に、同時選択される３本の走査
電極の走査パターン３７０と、該走査パターン３７０に
対応する仮想走査電極（ダミーライン）の走査パターン
３７２とにより規定される。これにより、第４行には、
ダミーの走査電極の走査パターン３７４が表される。な
お、走査電極の同時選択数がｓ（ｓは任意の整数）本の
場合も同様に直交関数を表すことができる。
【０１４９】次に、このような走査パターンによる４ラ
イン同時選択のＭＬＳの場合のセグメント波形を考え
る。
イン同時選択のＭＬＳの場合のセグメント波形を考え
る。
【０１５０】図１５（Ａ）〜（Ｈ）及び図１６（Ａ）〜
（Ｈ）に、４ライン同時選択のＭＬＳを行う場合のセグ
メント波形を模式的に示す。
（Ｈ）に、４ライン同時選択のＭＬＳを行う場合のセグ
メント波形を模式的に示す。
【０１５１】ここでは、上述の走査パターンに対応する
全表示パターンについて、それぞれセグメント波形を示
している。
全表示パターンについて、それぞれセグメント波形を示
している。
【０１５２】４ライン同時選択のＭＬＳの場合、一般に
信号電極の駆動に必要な電圧レベル数が「５」となる。
各フィールドの電圧レベルを、「−２」、「−１」、
「０」、「１」、「２」で表し、各電圧レベルをＶ２、
Ｖ１、ＶＣ、ＭＶ１、ＭＶ２とする。ここで、走査ドラ
イバと共用可能な共通電圧レベルＶＣを「０」、電圧レ
ベルＶ２を「２」、電圧レベルＶ１を「１」、電圧レベ
ルＭＶ１を「−１」、電圧レベルＭＶ２を「−２」とす
る。また、５値の電圧レベルＶ２、Ｖ１、ＶＣ、ＭＶ
１、ＭＶ２は、以下の関係式が成り立つものとする。
信号電極の駆動に必要な電圧レベル数が「５」となる。
各フィールドの電圧レベルを、「−２」、「−１」、
「０」、「１」、「２」で表し、各電圧レベルをＶ２、
Ｖ１、ＶＣ、ＭＶ１、ＭＶ２とする。ここで、走査ドラ
イバと共用可能な共通電圧レベルＶＣを「０」、電圧レ
ベルＶ２を「２」、電圧レベルＶ１を「１」、電圧レベ
ルＭＶ１を「−１」、電圧レベルＭＶ２を「−２」とす
る。また、５値の電圧レベルＶ２、Ｖ１、ＶＣ、ＭＶ
１、ＭＶ２は、以下の関係式が成り立つものとする。
【０１５３】
Ｖ２＝ＶＣ＋２Ｖｘ ・・・（１）
Ｖ１＝ＶＣ＋ Ｖｘ ・・・（２）
ＭＶ１＝ＶＣ− Ｖｘ ・・・（３）
ＭＶ２＝ＶＣ−２Ｖｘ ・・・（４）
この場合において、各表示パターンについて、各ライン
及び各フィールドごとに、液晶層へ印加される電圧を示
す。液晶層へ印加される電圧は、走査電極の電圧レベル
と信号電極の電圧レベルとの差である。したがって、例
えば図１５（Ｄ）に示す表示パターン（０，０，１，
１）の場合、１ライン目の１ｆにおいて、図１３に示す
ように走査電極は電圧レベルＶ３、当該信号電極は電圧
レベルＭＶ１であるため、液晶層への印加電圧は（Ｖ３
−ＭＶ１）（＝ＶＣ＋Ｖｙ−（ＶＣ−Ｖｘ）＝Ｖｙ＋Ｖ
ｘ）となる。同様に、１ライン目の２ｆにおいて、走査
電極は電圧レベルＶ３、当該信号電極は電圧レベルＶ１
であるため、同様に液晶層への印加電圧はＶｙ−Ｖｘと
なる。また、例えば図１６（Ｆ）に示す表示パターン
（１，１，０，１）の場合、１ライン目の１ｆにおい
て、液晶層への印加電圧はＶＣとなる。また１ライン目
の２ｆにおいて、液晶層への印加電圧はＶｙ＋２Ｖｘと
なる。
及び各フィールドごとに、液晶層へ印加される電圧を示
す。液晶層へ印加される電圧は、走査電極の電圧レベル
と信号電極の電圧レベルとの差である。したがって、例
えば図１５（Ｄ）に示す表示パターン（０，０，１，
１）の場合、１ライン目の１ｆにおいて、図１３に示す
ように走査電極は電圧レベルＶ３、当該信号電極は電圧
レベルＭＶ１であるため、液晶層への印加電圧は（Ｖ３
−ＭＶ１）（＝ＶＣ＋Ｖｙ−（ＶＣ−Ｖｘ）＝Ｖｙ＋Ｖ
ｘ）となる。同様に、１ライン目の２ｆにおいて、走査
電極は電圧レベルＶ３、当該信号電極は電圧レベルＶ１
であるため、同様に液晶層への印加電圧はＶｙ−Ｖｘと
なる。また、例えば図１６（Ｆ）に示す表示パターン
（１，１，０，１）の場合、１ライン目の１ｆにおい
て、液晶層への印加電圧はＶＣとなる。また１ライン目
の２ｆにおいて、液晶層への印加電圧はＶｙ＋２Ｖｘと
なる。
【０１５４】また各ラインについて、選択期間のみを考
慮した液晶層への印加電圧の実効値に対応した評価値を
示す。この評価値は、各ラインについて、各フィールド
の印加電圧を２乗したものの合計である。結果的に、評
価値はＶｏｆｆ2若しくはＶｏｎ2で表される２値である
ことがわかる。
慮した液晶層への印加電圧の実効値に対応した評価値を
示す。この評価値は、各ラインについて、各フィールド
の印加電圧を２乗したものの合計である。結果的に、評
価値はＶｏｆｆ2若しくはＶｏｎ2で表される２値である
ことがわかる。
【０１５５】そこで、図１５（Ａ）〜（Ｈ）及び図１６
（Ａ）〜（Ｈ）に示す各表示パターンに着目すると、表
示パターンの１ライン〜３ラインが同じパターンのもの
が２つずつある。例えば図１５（Ａ）に示す表示パター
ンと、図１５（Ｂ）に示す表示パターンとは、１ライン
〜３ラインが同じである。さらに、図１５（Ｃ）と図１
５（Ｄ）、図１５（Ｅ）と図１５（Ｆ）、・・・、図１
６（Ａ）と図１６（Ｂ）、・・・、図１６（Ｇ）と図１
６（Ｈ）も同様である。例えば図１５（Ａ）と図１５
（Ｂ）とを比較すると、その評価値は１ライン〜３ライ
ンが同じで、４ラインのみが異なる。これは、図１５
（Ｃ）と図１５（Ｄ）、図１５（Ｅ）と図１５（Ｆ）、
・・・、図１６（Ａ）と図１６（Ｂ）、・・・、図１６
（Ｇ）と図１６（Ｈ）も同様である。
（Ａ）〜（Ｈ）に示す各表示パターンに着目すると、表
示パターンの１ライン〜３ラインが同じパターンのもの
が２つずつある。例えば図１５（Ａ）に示す表示パター
ンと、図１５（Ｂ）に示す表示パターンとは、１ライン
〜３ラインが同じである。さらに、図１５（Ｃ）と図１
５（Ｄ）、図１５（Ｅ）と図１５（Ｆ）、・・・、図１
６（Ａ）と図１６（Ｂ）、・・・、図１６（Ｇ）と図１
６（Ｈ）も同様である。例えば図１５（Ａ）と図１５
（Ｂ）とを比較すると、その評価値は１ライン〜３ライ
ンが同じで、４ラインのみが異なる。これは、図１５
（Ｃ）と図１５（Ｄ）、図１５（Ｅ）と図１５（Ｆ）、
・・・、図１６（Ａ）と図１６（Ｂ）、・・・、図１６
（Ｇ）と図１６（Ｈ）も同様である。
【０１５６】各組み合わせについては、セグメント波形
が電圧レベルＶ１、ＭＶ１の２値のみを用いるものが１
つずつある。したがって、これらを選択すると、表示パ
ターン（０，０，０，０）（図１５（Ａ））、（０，
０，１，１）（図１５（Ｄ））、（０，１，０，１）
（図１５（Ｆ））、（０，１，１，０）（図１５
（Ｇ））、（１，０，０，１）（図１６（Ｂ））、
（１，０，１，０）（図１６（Ｃ））、（１，１，０，
０）（図１６（Ｅ））、（１，１，１，１）（図１６
（Ｈ））の計８パターンとなる。すなわち、これら８パ
ターンにより、１ライン〜３ラインについて４ライン同
時選択のＭＬＳと同等のコントラストを実現し、かつ各
表示パターンに対応したセグメント波形の電圧レベルを
２値で表現することができることになる。
が電圧レベルＶ１、ＭＶ１の２値のみを用いるものが１
つずつある。したがって、これらを選択すると、表示パ
ターン（０，０，０，０）（図１５（Ａ））、（０，
０，１，１）（図１５（Ｄ））、（０，１，０，１）
（図１５（Ｆ））、（０，１，１，０）（図１５
（Ｇ））、（１，０，０，１）（図１６（Ｂ））、
（１，０，１，０）（図１６（Ｃ））、（１，１，０，
０）（図１６（Ｅ））、（１，１，１，１）（図１６
（Ｈ））の計８パターンとなる。すなわち、これら８パ
ターンにより、１ライン〜３ラインについて４ライン同
時選択のＭＬＳと同等のコントラストを実現し、かつ各
表示パターンに対応したセグメント波形の電圧レベルを
２値で表現することができることになる。
【０１５７】３．１．２ デコード
図１７（Ａ）〜（Ｈ）に、本実施形態における３ライン
同時選択のＭＬＳによるセグメント波形を模式的に示
す。
同時選択のＭＬＳによるセグメント波形を模式的に示
す。
【０１５８】各表示パターンは、図１５（Ａ）〜（Ｈ）
及び図１６（Ａ）〜（Ｈ）の中から、上述したように選
び出されたセグメント波形である。
及び図１６（Ａ）〜（Ｈ）の中から、上述したように選
び出されたセグメント波形である。
【０１５９】３ライン同時選択のＭＬＳによりこのよう
なセグメント波形を出力させる場合、まず１ライン〜３
ラインの表示パターンに対し、これに対応する４ライン
の表示パターンをダミーの表示パターン（ダミーパター
ン）として決める。例えば図１７（Ａ）〜（Ｈ）では、
各ラインの表示パターンの「１」の数が偶数個（０個、
２個、４個）のいずれかになるようにダミーパターンを
選択すればよい。
なセグメント波形を出力させる場合、まず１ライン〜３
ラインの表示パターンに対し、これに対応する４ライン
の表示パターンをダミーの表示パターン（ダミーパター
ン）として決める。例えば図１７（Ａ）〜（Ｈ）では、
各ラインの表示パターンの「１」の数が偶数個（０個、
２個、４個）のいずれかになるようにダミーパターンを
選択すればよい。
【０１６０】そして、計４ライン分の表示パターンに対
して、図１３に示す直交関数を用いた４ライン同時選択
のＭＬＳと同様のＭＬＳ演算を行うことにより、図１７
（Ａ）〜（Ｈ）に示すように電圧レベルが２値化された
セグメント波形に対応したＭＬＳ演算結果を得ることが
できる。したがって、得られたＭＬＳ演算結果を用い
て、フィールドごとに電圧レベルＶ１又はＭＶ１を出力
することで、電圧レベル数が「２」で、かつ４ライン同
時選択のＭＬＳと同等のコントラストを実現することが
できる。
して、図１３に示す直交関数を用いた４ライン同時選択
のＭＬＳと同様のＭＬＳ演算を行うことにより、図１７
（Ａ）〜（Ｈ）に示すように電圧レベルが２値化された
セグメント波形に対応したＭＬＳ演算結果を得ることが
できる。したがって、得られたＭＬＳ演算結果を用い
て、フィールドごとに電圧レベルＶ１又はＭＶ１を出力
することで、電圧レベル数が「２」で、かつ４ライン同
時選択のＭＬＳと同等のコントラストを実現することが
できる。
【０１６１】図１８に、本実施形態における表示パター
ンとＭＬＳ演算結果との関係を示す。
ンとＭＬＳ演算結果との関係を示す。
【０１６２】ここで、表示パターンは、オンを「−
１」、オフを「１」に対応付けている。ダミーパターン
は、「１」又は「−１」の個数が偶数（０，２，４）個
になるように、「１」又は「−１」のいずれかを選択し
ている。
１」、オフを「１」に対応付けている。ダミーパターン
は、「１」又は「−１」の個数が偶数（０，２，４）個
になるように、「１」又は「−１」のいずれかを選択し
ている。
【０１６３】図１８に示すように、図１７（Ａ）〜
（Ｈ）の計８パターンのみで、４ライン同時選択のＭＬ
Ｓによる各表示パターンを網羅することができる。した
がって、図１８に示す各表示パターンについてＭＬＳ演
算を行うと、４ライン同時選択のＭＬＳ演算結果を得る
ことができる。例えば、表示パターン４００について、
該表示パターン４００に対応するダミーパターン４０２
として、表示パターン４００及びダミーパターン４０２
の各要素の「１」又は「−１」の個数が偶数（０，２，
４）個になるように、「−１」が選ばれる。そして、表
示パターン４００及びダミーパターン４０２に対し、図
１３に示す直交関数に基づいて行列演算（ＭＬＳ演算、
所与の演算）を行うとＭＬＳ演算結果（所与の演算の結
果）４０４が得られる。ここで、ＭＬＳ演算結果４０４
は、４ライン同時選択のＭＬＳ演算結果であり、しかも
フィールドごとに「２」又は「−２」が得られる。
「２」を電圧レベルＶ１、「−２」を電圧レベルＭＶ１
に対応付けることで、図１７（Ｂ）に示すセグメント波
形を表現することができる。
（Ｈ）の計８パターンのみで、４ライン同時選択のＭＬ
Ｓによる各表示パターンを網羅することができる。した
がって、図１８に示す各表示パターンについてＭＬＳ演
算を行うと、４ライン同時選択のＭＬＳ演算結果を得る
ことができる。例えば、表示パターン４００について、
該表示パターン４００に対応するダミーパターン４０２
として、表示パターン４００及びダミーパターン４０２
の各要素の「１」又は「−１」の個数が偶数（０，２，
４）個になるように、「−１」が選ばれる。そして、表
示パターン４００及びダミーパターン４０２に対し、図
１３に示す直交関数に基づいて行列演算（ＭＬＳ演算、
所与の演算）を行うとＭＬＳ演算結果（所与の演算の結
果）４０４が得られる。ここで、ＭＬＳ演算結果４０４
は、４ライン同時選択のＭＬＳ演算結果であり、しかも
フィールドごとに「２」又は「−２」が得られる。
「２」を電圧レベルＶ１、「−２」を電圧レベルＭＶ１
に対応付けることで、図１７（Ｂ）に示すセグメント波
形を表現することができる。
【０１６４】以上より、フィールドごとにデコード出力
するＭＬＳデコーダについては、以下に示す真理値表を
得ることができる。
するＭＬＳデコーダについては、以下に示す真理値表を
得ることができる。
【０１６５】図１９に、本実施形態におけるＭＬＳデコ
ーダの真理値表の一例を示す。
ーダの真理値表の一例を示す。
【０１６６】ここで、表示パターンＤ１〜Ｄ３におい
て、「１」はオン、「０」はオフに対応する。デコード
出力ＯＵＴは、「Ｈ」のとき電圧レベルＶ１、「Ｌ」の
とき電圧レベルＭＶ１となる。１ｆは、フィールド信号
ｆ１が論理レベル「Ｈ」となることにより規定される。
２ｆは、フィールド信号ｆ２が論理レベル「Ｈ」となる
ことにより規定される。３ｆは、フィールド信号ｆ３が
論理レベル「Ｈ」となることにより規定される。４ｆ
は、フィールド信号ｆ４が論理レベル「Ｈ」となること
により規定される。
て、「１」はオン、「０」はオフに対応する。デコード
出力ＯＵＴは、「Ｈ」のとき電圧レベルＶ１、「Ｌ」の
とき電圧レベルＭＶ１となる。１ｆは、フィールド信号
ｆ１が論理レベル「Ｈ」となることにより規定される。
２ｆは、フィールド信号ｆ２が論理レベル「Ｈ」となる
ことにより規定される。３ｆは、フィールド信号ｆ３が
論理レベル「Ｈ」となることにより規定される。４ｆ
は、フィールド信号ｆ４が論理レベル「Ｈ」となること
により規定される。
【０１６７】Ｄ１は、同時選択される３ラインの走査電
極の１ライン目の表示パターンを示す。Ｄ２は、同時選
択される３ラインの走査電極の２ライン目の表示パター
ンを示す。Ｄ３は、同時選択される３ラインの走査電極
の３ライン目の表示パターンを示す。
極の１ライン目の表示パターンを示す。Ｄ２は、同時選
択される３ラインの走査電極の２ライン目の表示パター
ンを示す。Ｄ３は、同時選択される３ラインの走査電極
の３ライン目の表示パターンを示す。
【０１６８】この真理値表によれば、次のようなデコー
ド機能を実現することができる。例えばフィールド信号
ｆ１が「Ｈ」の場合、表示パターンＤ１〜Ｄ３が（１，
０，０）のとき、図１８において表示パターン（オン
（−１）、オフ（１）、オフ（１））に対応する「オン
（−１）」のダミーパターン４１０を用いて、図１３に
示す直交関数によるＭＬＳ演算結果４１２を得る。した
がって、１ｆにおいては、図１８に示す電圧レベル「−
２」に対応する電圧レベルＭＶ１を出力するように、デ
コード出力ＯＵＴに論理レベル「Ｌ」を出力する。
ド機能を実現することができる。例えばフィールド信号
ｆ１が「Ｈ」の場合、表示パターンＤ１〜Ｄ３が（１，
０，０）のとき、図１８において表示パターン（オン
（−１）、オフ（１）、オフ（１））に対応する「オン
（−１）」のダミーパターン４１０を用いて、図１３に
示す直交関数によるＭＬＳ演算結果４１２を得る。した
がって、１ｆにおいては、図１８に示す電圧レベル「−
２」に対応する電圧レベルＭＶ１を出力するように、デ
コード出力ＯＵＴに論理レベル「Ｌ」を出力する。
【０１６９】なお、階調データのビット単位に同様のデ
コード機能を有するデコード回路を設けることで、階調
表示を実現することができる。本実施形態では、ＲＯＭ
３００、３０２、３０４、３０６は、それぞれ上述の真
理値表にしたがってデコード出力する。
コード機能を有するデコード回路を設けることで、階調
表示を実現することができる。本実施形態では、ＲＯＭ
３００、３０２、３０４、３０６は、それぞれ上述の真
理値表にしたがってデコード出力する。
【０１７０】このように、同時選択される３ラインの走
査電極の走査パターンと該走査パターンに対応する３ラ
インの表示パターンとに基づいて、４ライン同時選択の
ＭＬＳ演算結果からフィールドに対応したデコード出力
信号を出力するデコード回路を、ビット単位で設けるよ
うにしている。したがって、仮想電極に対応したダミー
の表示パターン等を生成することなく、３ライン同時選
択のＭＬＳが可能となる。また３ライン同時選択のＭＬ
Ｓにおいて、信号電極の駆動に必要な電圧レベルを２値
化することができ、かつ４ライン同時選択のＭＬＳと同
等のコントラストを実現することができる。さらにＭＬ
Ｓ演算自体を行う必要がないので、構成を非常に簡素化
することができる。
査電極の走査パターンと該走査パターンに対応する３ラ
インの表示パターンとに基づいて、４ライン同時選択の
ＭＬＳ演算結果からフィールドに対応したデコード出力
信号を出力するデコード回路を、ビット単位で設けるよ
うにしている。したがって、仮想電極に対応したダミー
の表示パターン等を生成することなく、３ライン同時選
択のＭＬＳが可能となる。また３ライン同時選択のＭＬ
Ｓにおいて、信号電極の駆動に必要な電圧レベルを２値
化することができ、かつ４ライン同時選択のＭＬＳと同
等のコントラストを実現することができる。さらにＭＬ
Ｓ演算自体を行う必要がないので、構成を非常に簡素化
することができる。
【０１７１】３．２ パルス幅変調
上述したように本実施形態における信号ドライバは、Ｒ
ＯＭ３００、３０２、３０４、３０６からデコード出力
されたＭＬＳ演算結果を、ラインメモリ３１６で一旦ラ
ッチした後、パルス幅変調して信号電極に出力する。
ＯＭ３００、３０２、３０４、３０６からデコード出力
されたＭＬＳ演算結果を、ラインメモリ３１６で一旦ラ
ッチした後、パルス幅変調して信号電極に出力する。
【０１７２】本実施形態では、デコード出力されたＭＬ
Ｓ演算結果の信号を、一致検出回路３１８を用いてパル
ス幅変調する。一致検出回路３１８は、デコード出力さ
れたＭＬＳ演算結果の信号と、パルス幅刻み用のクロッ
クによりカウントアップされるカウント値との一致検出
結果に基づいて、パルス幅を変化させる。ＭＬＳ演算結
果の信号は、ＰＷＭ変化点設定信号として一致検出回路
３１８に供給される。
Ｓ演算結果の信号を、一致検出回路３１８を用いてパル
ス幅変調する。一致検出回路３１８は、デコード出力さ
れたＭＬＳ演算結果の信号と、パルス幅刻み用のクロッ
クによりカウントアップされるカウント値との一致検出
結果に基づいて、パルス幅を変化させる。ＭＬＳ演算結
果の信号は、ＰＷＭ変化点設定信号として一致検出回路
３１８に供給される。
【０１７３】図２０に、一致検出回路３１８の構成の一
例を示す。
例を示す。
【０１７４】一致検出回路３１８は、パルス幅刻み用の
クロックＧＣＰによりカウントアップされるカウント値
の各ビットＣＡ０〜ＣＡ３（ＣＡ０がＬＳＢ）と、ＭＬ
Ｓ演算結果の各ビットＧ１〜Ｇ４とが入力され、一致検
出結果に基づいてＰＷＭ信号が変化する。
クロックＧＣＰによりカウントアップされるカウント値
の各ビットＣＡ０〜ＣＡ３（ＣＡ０がＬＳＢ）と、ＭＬ
Ｓ演算結果の各ビットＧ１〜Ｇ４とが入力され、一致検
出結果に基づいてＰＷＭ信号が変化する。
【０１７５】一致検出回路３１８は、ソース端子に電源
電圧レベルＶＣＣが接続されるｐ型ＭＯＳトランジスタ
（広義には、スイッチ素子）５００を含む。ｐ型ＭＯＳ
トランジスタ５００は、ゲート電極にプリチャージ信号
としてのリセット信号ＧＲＥＳが印加（供給）され、ド
レイン端子に出力ノードＮＤが接続される。なお、リセ
ット信号ＧＲＥＳは、例えば一水平走査期間に対応して
変化するラッチパルスＬＰを用いることができる。
電圧レベルＶＣＣが接続されるｐ型ＭＯＳトランジスタ
（広義には、スイッチ素子）５００を含む。ｐ型ＭＯＳ
トランジスタ５００は、ゲート電極にプリチャージ信号
としてのリセット信号ＧＲＥＳが印加（供給）され、ド
レイン端子に出力ノードＮＤが接続される。なお、リセ
ット信号ＧＲＥＳは、例えば一水平走査期間に対応して
変化するラッチパルスＬＰを用いることができる。
【０１７６】一致検出回路３１８は、ソース端子に接地
電圧レベルＧＮＤが接続されるｎ型ＭＯＳトランジスタ
５０２を含む。ｎ型ＭＯＳトランジスタ５０２は、ゲー
ト電極にリセット信号ＧＲＥＳが印加され、ドレイン端
子にノードＮＤ１が接続される。
電圧レベルＧＮＤが接続されるｎ型ＭＯＳトランジスタ
５０２を含む。ｎ型ＭＯＳトランジスタ５０２は、ゲー
ト電極にリセット信号ＧＲＥＳが印加され、ドレイン端
子にノードＮＤ１が接続される。
【０１７７】出力ノードＮＤとノードＮＤ１との間に、
直列接続された第１〜第４のｎ型ＭＯＳトランジスタ
（Ｔｒｎ１〜Ｔｒｎ４）と、直列接続された第５〜第８
のｎ型ＭＯＳトランジスタ（Ｔｒｎ５〜Ｔｒｎ８）とが
挿入されている。Ｔｒｎ１のドレイン端子及びソース端
子は、Ｔｒｎ５のドレイン端子及びソース端子に接続さ
れる。Ｔｒｎ２のドレイン端子及びソース端子は、Ｔｒ
ｎ６のドレイン端子及びソース端子に接続される。Ｔｒ
ｎ３のドレイン端子及びソース端子は、Ｔｒｎ７のドレ
イン端子及びソース端子に接続される。Ｔｒｎ４のドレ
イン端子及びソース端子は、Ｔｒｎ８のドレイン端子及
びソース端子に接続される。
直列接続された第１〜第４のｎ型ＭＯＳトランジスタ
（Ｔｒｎ１〜Ｔｒｎ４）と、直列接続された第５〜第８
のｎ型ＭＯＳトランジスタ（Ｔｒｎ５〜Ｔｒｎ８）とが
挿入されている。Ｔｒｎ１のドレイン端子及びソース端
子は、Ｔｒｎ５のドレイン端子及びソース端子に接続さ
れる。Ｔｒｎ２のドレイン端子及びソース端子は、Ｔｒ
ｎ６のドレイン端子及びソース端子に接続される。Ｔｒ
ｎ３のドレイン端子及びソース端子は、Ｔｒｎ７のドレ
イン端子及びソース端子に接続される。Ｔｒｎ４のドレ
イン端子及びソース端子は、Ｔｒｎ８のドレイン端子及
びソース端子に接続される。
【０１７８】Ｔｒｎ１〜Ｔｒｎ４のゲート電極には、カ
ウント値の各ビットＣＡ０〜ＣＡ３の信号が印加され
る。Ｔｒｎ５〜Ｔｒｎ８のゲート電極には、ＭＬＳ演算
結果（広義には、デコード出力信号）の各ビットＧ１〜
Ｇ４が反転されて印加される。
ウント値の各ビットＣＡ０〜ＣＡ３の信号が印加され
る。Ｔｒｎ５〜Ｔｒｎ８のゲート電極には、ＭＬＳ演算
結果（広義には、デコード出力信号）の各ビットＧ１〜
Ｇ４が反転されて印加される。
【０１７９】出力ノードＮＤには、ラッチ回路５０４が
接続される。ラッチ回路５０４は、出力ノードＮＤの論
理レベルに対応したＰＷＭ信号を出力する。
接続される。ラッチ回路５０４は、出力ノードＮＤの論
理レベルに対応したＰＷＭ信号を出力する。
【０１８０】図２１に、一致検出回路３１８のタイミン
グチャートの一例を示す。
グチャートの一例を示す。
【０１８１】リセット信号ＧＲＥＳは、例えばフィール
ド周期で論理レベル「Ｌ」に変化するパルスである。リ
セット信号ＧＲＥＳの論理レベルが「Ｌ」のとき、ｐ型
ＭＯＳトランジスタ５００を介して、出力ノードＮＤが
電源電圧レベルＶＣＣとなって、ラッチ回路５０４で出
力ノードＮＤの論理レベルが保持される。このとき、Ｐ
ＷＭ信号の論理レベルが「Ｈ」となる。また、ｎ型ＭＯ
Ｓトランジスタ５０２は、オフとなる。なお、図示しな
いカウンタは、リセット信号ＧＲＥＳにより、出力ノー
ドＮＤがプリチャージされる期間に、リセットされてカ
ウント値が「０」になるものとする。このカウンタは、
クロックＧＣＰに同期して、４ビットのカウンタがカウ
ントアップする。そのカウント値は、ＣＡ０〜ＣＡ３の
各信号としてＴｒｎ１〜Ｔｒｎ４のゲート電極に印加さ
れる。
ド周期で論理レベル「Ｌ」に変化するパルスである。リ
セット信号ＧＲＥＳの論理レベルが「Ｌ」のとき、ｐ型
ＭＯＳトランジスタ５００を介して、出力ノードＮＤが
電源電圧レベルＶＣＣとなって、ラッチ回路５０４で出
力ノードＮＤの論理レベルが保持される。このとき、Ｐ
ＷＭ信号の論理レベルが「Ｈ」となる。また、ｎ型ＭＯ
Ｓトランジスタ５０２は、オフとなる。なお、図示しな
いカウンタは、リセット信号ＧＲＥＳにより、出力ノー
ドＮＤがプリチャージされる期間に、リセットされてカ
ウント値が「０」になるものとする。このカウンタは、
クロックＧＣＰに同期して、４ビットのカウンタがカウ
ントアップする。そのカウント値は、ＣＡ０〜ＣＡ３の
各信号としてＴｒｎ１〜Ｔｒｎ４のゲート電極に印加さ
れる。
【０１８２】リセット信号ＧＲＥＳの論理レベルが
「Ｈ」となると、ｐ型ＭＯＳトランジスタ５００がオフ
となり、ｎ型ＭＯＳトランジスタ５０２がオンとなる。
したがって、ノードＮＤ１が接地電圧レベルとなる。一
方、出力ノードＮＤは、論理レベル「Ｈ」の状態が保持
されている。
「Ｈ」となると、ｐ型ＭＯＳトランジスタ５００がオフ
となり、ｎ型ＭＯＳトランジスタ５０２がオンとなる。
したがって、ノードＮＤ１が接地電圧レベルとなる。一
方、出力ノードＮＤは、論理レベル「Ｈ」の状態が保持
されている。
【０１８３】この状態で、Ｔｒｎ１とＴｒｎ５のいずれ
か一方がオン、かつＴｒｎ２とＴｒｎ６のいずれか一方
がオン、かつＴｒｎ３とＴｒｎ７のいずれか一方がオ
ン、かつＴｒｎ４とＴｒｎ８のいずれか一方がオンのと
き、出力ノードＮＤとノードＮＤ１とが電気的に接続さ
れることになる。
か一方がオン、かつＴｒｎ２とＴｒｎ６のいずれか一方
がオン、かつＴｒｎ３とＴｒｎ７のいずれか一方がオ
ン、かつＴｒｎ４とＴｒｎ８のいずれか一方がオンのと
き、出力ノードＮＤとノードＮＤ１とが電気的に接続さ
れることになる。
【０１８４】ここで、例えば階調データが「８」（（Ｇ
１，Ｇ２，Ｇ３，Ｇ４）＝（０，０，０，１））の場
合、Ｔｒｎ５〜Ｔｒｎ７がオンとなって、Ｔｒｎ８のみ
がオフとなる。カウント値の各ビットＣＡ０〜ＣＡ３に
ついて、ＬＳＢ側がＣＡ０であるとすると、カウント値
が「１」のとき（Ｔ１１）、ビットＣＡ１が「１」とな
るため、Ｔｒｎ１のみがオン、Ｔｒｎ２〜Ｔｒｎ４がオ
フとなる。カウント値が「２」になると（Ｔ１２）、ビ
ットＣＡ２のみが「１」となるため、Ｔｒｎ２のみがオ
ン、Ｔｒｎ１、Ｔｒｎ３、Ｔｒｎ４がオフとなる。この
ようにしてカウントアップされたビットＣＡ３が「１」
になったとき（Ｔ１３）に初めて、Ｔｒｎ４がオンとな
るため、出力ノードＮＤとノードＮＤ１とが電気的に接
続される。すなわち、クロックＧＣＰが８個目で、出力
ノードＮＤとノードＮＤ１とが電気的に接続される。こ
れにより、出力ノードＮＤは接地電圧レベルとなり、Ｐ
ＷＭ信号が変化して論理レベル「Ｌ」となる（Ｔ１
４）。これ以降、カウントアップが続いても、出力ノー
ドＮＤがプリチャージされるまで、ラッチ回路５０４に
よりその状態が保持される。
１，Ｇ２，Ｇ３，Ｇ４）＝（０，０，０，１））の場
合、Ｔｒｎ５〜Ｔｒｎ７がオンとなって、Ｔｒｎ８のみ
がオフとなる。カウント値の各ビットＣＡ０〜ＣＡ３に
ついて、ＬＳＢ側がＣＡ０であるとすると、カウント値
が「１」のとき（Ｔ１１）、ビットＣＡ１が「１」とな
るため、Ｔｒｎ１のみがオン、Ｔｒｎ２〜Ｔｒｎ４がオ
フとなる。カウント値が「２」になると（Ｔ１２）、ビ
ットＣＡ２のみが「１」となるため、Ｔｒｎ２のみがオ
ン、Ｔｒｎ１、Ｔｒｎ３、Ｔｒｎ４がオフとなる。この
ようにしてカウントアップされたビットＣＡ３が「１」
になったとき（Ｔ１３）に初めて、Ｔｒｎ４がオンとな
るため、出力ノードＮＤとノードＮＤ１とが電気的に接
続される。すなわち、クロックＧＣＰが８個目で、出力
ノードＮＤとノードＮＤ１とが電気的に接続される。こ
れにより、出力ノードＮＤは接地電圧レベルとなり、Ｐ
ＷＭ信号が変化して論理レベル「Ｌ」となる（Ｔ１
４）。これ以降、カウントアップが続いても、出力ノー
ドＮＤがプリチャージされるまで、ラッチ回路５０４に
よりその状態が保持される。
【０１８５】図２２（Ａ）〜（Ｆ）に、本実施形態の表
示駆動回路における１６階調表示をＰＷＭで実現する場
合のセグメント波形例を示す。
示駆動回路における１６階調表示をＰＷＭで実現する場
合のセグメント波形例を示す。
【０１８６】ここで、表示パターンは、オンを「１」、
オフを「０」として表す。また、セグメント波形につい
ては、「１」をＶ１、「−１」をＭＶ１として表す。
オフを「０」として表す。また、セグメント波形につい
ては、「１」をＶ１、「−１」をＭＶ１として表す。
【０１８７】例えば、図２２（Ｂ）に示す表示パターン
については、１ｆにおいてＭＬＳ演算結果が（１，１，
−１，−１）（＝１２）となったときは、１２区分目で
ＰＷＭ信号の論理レベルが「Ｌ」に変化することを示し
ている。また、図２２（Ｅ）において、４ｆにおいてＭ
ＬＳ演算結果が（−１，−１，１，１）（＝３）のと
き、３区分目でＰＷＭ信号の論理レベルが「Ｌ」に変化
することを示している。
については、１ｆにおいてＭＬＳ演算結果が（１，１，
−１，−１）（＝１２）となったときは、１２区分目で
ＰＷＭ信号の論理レベルが「Ｌ」に変化することを示し
ている。また、図２２（Ｅ）において、４ｆにおいてＭ
ＬＳ演算結果が（−１，−１，１，１）（＝３）のと
き、３区分目でＰＷＭ信号の論理レベルが「Ｌ」に変化
することを示している。
【０１８８】このように一致検出回路３１８は、階調デ
ータの各ビットとカウンタアップされるカウント値の一
致検出を行う。ここで一致検出は、両者の各ビットの一
致を検出するのみならず、両者の各ビットが相補的な状
態であるか否かを検出するようにしてもよく、一致検出
回路３１８の構成は図２０に示したものに限定されるも
のではない。
ータの各ビットとカウンタアップされるカウント値の一
致検出を行う。ここで一致検出は、両者の各ビットの一
致を検出するのみならず、両者の各ビットが相補的な状
態であるか否かを検出するようにしてもよく、一致検出
回路３１８の構成は図２０に示したものに限定されるも
のではない。
【０１８９】また上述したようにセグメント波形の電圧
レベルが２値化されるので、セグメント波形の右寄せや
左寄せといったシフトなどを容易に実現でき、液晶にＤ
Ｃ成分が印加されることによる劣化を防ぎ、かつクロス
トークの影響を容易に低減することができるようにな
る。
レベルが２値化されるので、セグメント波形の右寄せや
左寄せといったシフトなどを容易に実現でき、液晶にＤ
Ｃ成分が印加されることによる劣化を防ぎ、かつクロス
トークの影響を容易に低減することができるようにな
る。
【０１９０】４． 信号ドライバの詳細な構成例
次に、上述したＭＬＳデコーダ及び一致検出回路を含む
信号ドライバの詳細な構成例について説明する。
信号ドライバの詳細な構成例について説明する。
【０１９１】図２３に、信号ドライバの構成の詳細例を
示す。
示す。
【０１９２】ここでは、説明を簡略化するために、出力
１ビット分に対応するブロック図のみを示す。
１ビット分に対応するブロック図のみを示す。
【０１９３】上述したＭＬＳデコーダ及び一致検出回路
を含む信号ドライバ６００は、例えば１フレーム分の階
調データを記憶し、２ライン単位で読み出し可能なＲＡ
Ｍ６０２を含む。
を含む信号ドライバ６００は、例えば１フレーム分の階
調データを記憶し、２ライン単位で読み出し可能なＲＡ
Ｍ６０２を含む。
【０１９４】信号ドライバ６００は、ラッチ回路６０４
を含む。ラッチ回路６０４は、階調データをＲＡＭ６０
２に書き込むためのデータ取り込み回路としての機能と
ラインラッチとしての機能を有する。ラッチ回路６０４
は、階調データ取り込み用のクロックＣＫ、階調データ
であるＤＡＴＡ、ラッチパルスＬＰが入力される。
を含む。ラッチ回路６０４は、階調データをＲＡＭ６０
２に書き込むためのデータ取り込み回路としての機能と
ラインラッチとしての機能を有する。ラッチ回路６０４
は、階調データ取り込み用のクロックＣＫ、階調データ
であるＤＡＴＡ、ラッチパルスＬＰが入力される。
【０１９５】ＲＡＭ６０２については、アドレス制御回
路６０６により、ラッチ回路６０４から出力される階調
データの書き込み制御や、デコード回路への読み出し制
御が行われる。
路６０６により、ラッチ回路６０４から出力される階調
データの書き込み制御や、デコード回路への読み出し制
御が行われる。
【０１９６】ＲＡＭ６０２から読み出された階調データ
は、デコード回路６０８に供給される。デコード回路６
０８は、例えば図１２に示した構成を採用することがで
きる。この場合、デコード回路６０８は、図１２に示す
ラッチ回路５６に相当するラッチ回路ＬＡＴと、図１２
に示すセレクタ回路６０に相当するセレクタ回路ＳＥＬ
と、ラインメモリＬＭと、階調データのビット単位に設
けられ図１９に示す真理値表にしたがってデコード出力
するＲＯＭ１〜ＲＯＭ４とを含む。デコード回路６０８
は、デコード制御回路６１０によってデコード制御され
る。より具体的には、デコード制御回路６１０は、フィ
ールド表示タイミングに応じて、図９に示すフィールド
信号を供給する。
は、デコード回路６０８に供給される。デコード回路６
０８は、例えば図１２に示した構成を採用することがで
きる。この場合、デコード回路６０８は、図１２に示す
ラッチ回路５６に相当するラッチ回路ＬＡＴと、図１２
に示すセレクタ回路６０に相当するセレクタ回路ＳＥＬ
と、ラインメモリＬＭと、階調データのビット単位に設
けられ図１９に示す真理値表にしたがってデコード出力
するＲＯＭ１〜ＲＯＭ４とを含む。デコード回路６０８
は、デコード制御回路６１０によってデコード制御され
る。より具体的には、デコード制御回路６１０は、フィ
ールド表示タイミングに応じて、図９に示すフィールド
信号を供給する。
【０１９７】アドレス制御回路６０６とデコード制御回
路６１０とは、タイミング発生回路６１２によって制御
される。タイミング発生回路６１２は、クロックＣＫと
リセット信号ＲＥＳにより、階調データの書き込み制御
や読み出し制御に必要なタイミングと、表示タイミング
に対応したフィールド信号ｆ１〜ｆ４（又はフィールド
設定信号Ｆ１、Ｆ２）によりＲＡＭ６０２から読み出さ
れた階調データのデコード制御タイミングとを規定す
る。
路６１０とは、タイミング発生回路６１２によって制御
される。タイミング発生回路６１２は、クロックＣＫと
リセット信号ＲＥＳにより、階調データの書き込み制御
や読み出し制御に必要なタイミングと、表示タイミング
に対応したフィールド信号ｆ１〜ｆ４（又はフィールド
設定信号Ｆ１、Ｆ２）によりＲＡＭ６０２から読み出さ
れた階調データのデコード制御タイミングとを規定す
る。
【０１９８】デコード回路６０８のデコード出力は、Ｐ
ＷＭ信号変換回路６１４に供給される。ＰＷＭ信号変換
回路６１４は、ＰＷＭ制御回路６１６により制御され
る。
ＷＭ信号変換回路６１４に供給される。ＰＷＭ信号変換
回路６１４は、ＰＷＭ制御回路６１６により制御され
る。
【０１９９】ＰＷＭ制御回路６１６は、ＰＷＭ信号変換
回路６１４により、例えばパルス幅刻み用のクロックＧ
ＣＰをカウントアップしたカウント値と、ラインメモリ
ＬＭにラッチされたＭＬＳ演算結果との一致検出結果に
基づいてパルス幅を規定することができる。この場合、
例えば一水平走査周期ごとにラッチパルス信号ＬＰでリ
セットされるカウント値を用いることができる。
回路６１４により、例えばパルス幅刻み用のクロックＧ
ＣＰをカウントアップしたカウント値と、ラインメモリ
ＬＭにラッチされたＭＬＳ演算結果との一致検出結果に
基づいてパルス幅を規定することができる。この場合、
例えば一水平走査周期ごとにラッチパルス信号ＬＰでリ
セットされるカウント値を用いることができる。
【０２００】ＰＷＭ信号変換回路６１４におけるＰＷＭ
変調を、上述の一致検出結果に基づいてパルス幅を定め
るようにしている場合、ＭＬＳ演算結果の各ビット遅延
が無視できないときはラインメモリＬＭでラッチするこ
とで各ビット遅延をそろえることができる。したがっ
て、定められるパルス幅がＭＬＳ演算結果とずれてしま
うことがなくなる。しかしながら、ＰＷＭ信号変換回路
６１４に入力されるＭＬＳ演算結果の各ビット遅延が無
視できる場合には、ラインメモリＬＭを削除した構成に
するようにしてもよい。
変調を、上述の一致検出結果に基づいてパルス幅を定め
るようにしている場合、ＭＬＳ演算結果の各ビット遅延
が無視できないときはラインメモリＬＭでラッチするこ
とで各ビット遅延をそろえることができる。したがっ
て、定められるパルス幅がＭＬＳ演算結果とずれてしま
うことがなくなる。しかしながら、ＰＷＭ信号変換回路
６１４に入力されるＭＬＳ演算結果の各ビット遅延が無
視できる場合には、ラインメモリＬＭを削除した構成に
するようにしてもよい。
【０２０１】信号電極駆動回路６１８は、ＰＷＭ信号に
基づいて信号電極を駆動する。ここでは、ＭＬＳ駆動に
より用いられる電圧レベルが２値であるため、電圧レベ
ルＶ１、ＭＶ１のいずれか一方をＳＥＧ出力として選択
出力する。
基づいて信号電極を駆動する。ここでは、ＭＬＳ駆動に
より用いられる電圧レベルが２値であるため、電圧レベ
ルＶ１、ＭＶ１のいずれか一方をＳＥＧ出力として選択
出力する。
【０２０２】信号電極駆動回路６１８は、ＳＥＧ出力制
御回路６２４により制御される。ＳＥＧ出力制御回路６
２４は、タイミング発生回路６１２で生成された表示タ
イミングと、クロックＧＣＰとに基づき、信号電極駆動
回路６１８を制御することができる。
御回路６２４により制御される。ＳＥＧ出力制御回路６
２４は、タイミング発生回路６１２で生成された表示タ
イミングと、クロックＧＣＰとに基づき、信号電極駆動
回路６１８を制御することができる。
【０２０３】図２４に、このような信号ドライバの動作
タイミングの一例を表すタイミングチャートを示す。
タイミングの一例を表すタイミングチャートを示す。
【０２０４】ここで、図１１に示す各種信号に加えて、
以下の信号のタイミングの一例を示している。すなわ
ち、第３のクロック信号ＣＬＫ３は、ラインメモリＬＭ
に入力され、その立ち下がりでＲＯＭ１〜ＲＯＭ４〜出
力されたデコード出力信号（ＭＬＳ演算結果）をラッチ
する。階調データＤＩは、ラインメモリＬＭのラッチ出
力データであり、ＰＷＭ信号変換回路６１４に入力され
る。リセット信号ＧＲＥＳは、図２０に示すリセット信
号である。カウント値ＣＡ０〜ＣＡ３は、図20に示すよ
うに一致検出を行うためのカウント値である。
以下の信号のタイミングの一例を示している。すなわ
ち、第３のクロック信号ＣＬＫ３は、ラインメモリＬＭ
に入力され、その立ち下がりでＲＯＭ１〜ＲＯＭ４〜出
力されたデコード出力信号（ＭＬＳ演算結果）をラッチ
する。階調データＤＩは、ラインメモリＬＭのラッチ出
力データであり、ＰＷＭ信号変換回路６１４に入力され
る。リセット信号ＧＲＥＳは、図２０に示すリセット信
号である。カウント値ＣＡ０〜ＣＡ３は、図20に示すよ
うに一致検出を行うためのカウント値である。
【０２０５】このように、第１及び第２のクロック信号
ＣＬＫ１、ＣＬＫ２に基づいてラッチされた４ライン分
の階調データから、再度読み出し動作を行うことなく、
連続する３ライン分の階調データをセレクタ回路で選択
出力している。そして、該３ライン分の階調データを用
いて、ビット単位でフィールドごとのＭＬＳ演算結果を
出力する。さらに、該ＭＬＳ演算結果に対して、パルス
幅変調を行う。
ＣＬＫ１、ＣＬＫ２に基づいてラッチされた４ライン分
の階調データから、再度読み出し動作を行うことなく、
連続する３ライン分の階調データをセレクタ回路で選択
出力している。そして、該３ライン分の階調データを用
いて、ビット単位でフィールドごとのＭＬＳ演算結果を
出力する。さらに、該ＭＬＳ演算結果に対して、パルス
幅変調を行う。
【０２０６】なお、図２４においては、第４のクロック
信号ＣＬＫ４が入力されるラッチ回路（図示せず）が設
けられている。このラッチ回路は、入力信号に対して、
例えば第４のクロック信号ＣＬＫ４の論理レベルが
「Ｌ」のときスルーで、論理レベル「Ｈ」のときにラッ
チする機能を有している。このラッチ回路を介して、該
ＰＷＭ信号を出力することで、ノイズ除去を行うことが
できる。
信号ＣＬＫ４が入力されるラッチ回路（図示せず）が設
けられている。このラッチ回路は、入力信号に対して、
例えば第４のクロック信号ＣＬＫ４の論理レベルが
「Ｌ」のときスルーで、論理レベル「Ｈ」のときにラッ
チする機能を有している。このラッチ回路を介して、該
ＰＷＭ信号を出力することで、ノイズ除去を行うことが
できる。
【０２０７】信号電極駆動回路６１８は、このようにし
て生成されたＰＷＭ信号に基づいて、電圧レベルＶ１、
ＭＶ１のいずれかを信号電極に出力する。
て生成されたＰＷＭ信号に基づいて、電圧レベルＶ１、
ＭＶ１のいずれかを信号電極に出力する。
【０２０８】なお本発明は上記実施形態に限定されるも
のではなく、本発明の要旨の範囲内で種々の変形実施が
可能である。
のではなく、本発明の要旨の範囲内で種々の変形実施が
可能である。
【０２０９】上述の電気光学装置を適用する電子機器と
しては、低消費電力化の要求の強い機器、例えば上述し
た携帯電話の他、ページャ、時計、ＰＤＡなどが好適で
ある。ただし、この他に、液晶テレビ、ビューファイン
ダ型、モニタ直視型のビデオテープレコーダ、カーナビ
ゲーション装置、電卓、ワードプロセッサ、ワークステ
ーション、テレビ電話、ＰＯＳ端末、タッチパネルを供
えた機器等にも適用可能である。
しては、低消費電力化の要求の強い機器、例えば上述し
た携帯電話の他、ページャ、時計、ＰＤＡなどが好適で
ある。ただし、この他に、液晶テレビ、ビューファイン
ダ型、モニタ直視型のビデオテープレコーダ、カーナビ
ゲーション装置、電卓、ワードプロセッサ、ワークステ
ーション、テレビ電話、ＰＯＳ端末、タッチパネルを供
えた機器等にも適用可能である。
【０２１０】また本実施形態では、表示データＲＡＭか
ら２ライン単位で階調データが読み出される場合につい
て説明したが、これに限定されるものではない。ｍライ
ン同時選択のＭＬＳの場合、ｍより少ないｋライン単位
で階調データが読み出されるときのように、ＭＬＳ演算
結果の生成のために、表示データＲＡＭから複数回の読
み出し動作を行う必要がある場合に適用することができ
る。
ら２ライン単位で階調データが読み出される場合につい
て説明したが、これに限定されるものではない。ｍライ
ン同時選択のＭＬＳの場合、ｍより少ないｋライン単位
で階調データが読み出されるときのように、ＭＬＳ演算
結果の生成のために、表示データＲＡＭから複数回の読
み出し動作を行う必要がある場合に適用することができ
る。
【０２１１】また本実施形態では、３ライン同時選択の
ＭＬＳについて説明したが、同時選択ライン数に限定さ
れるものではない。
ＭＬＳについて説明したが、同時選択ライン数に限定さ
れるものではない。
【０２１２】さらに本実施形態では、主に４ビットの階
調データを例に説明したが、階調ビット数に限定される
ものではない。
調データを例に説明したが、階調ビット数に限定される
ものではない。
【０２１３】さらにまた、本実施形態における信号ドラ
イバでは表示データＲＡＭを内蔵するものとして説明し
たが、これに限定されるものではない。
イバでは表示データＲＡＭを内蔵するものとして説明し
たが、これに限定されるものではない。
【図１】本実施形態における電気光学装置の構成の一例
を示すブロック図である。
を示すブロック図である。
【図２】ＭＬＳで表示駆動する信号ドライバのレイアウ
ト配置の一部を示す模式図である。
ト配置の一部を示す模式図である。
【図３】比較例としての信号ドライバの構成の要部の一
例を示すブロック図である。
例を示すブロック図である。
【図４】図４（Ａ）、（Ｂ）は、比較例における信号ド
ライバにおいて、３ライン同時選択のＭＬＳを行う場合
の読み出し動作について説明するための図である。
ライバにおいて、３ライン同時選択のＭＬＳを行う場合
の読み出し動作について説明するための図である。
【図５】本実施形態における信号ドライバの構成の要部
の一例を示すブロック図である。
の一例を示すブロック図である。
【図６】図６（Ａ）、（Ｂ）、（Ｃ）は、本実施形態に
おける信号ドライバにおいて、３ライン同時選択のＭＬ
Ｓを行う場合の読み出し動作について説明するための図
である。
おける信号ドライバにおいて、３ライン同時選択のＭＬ
Ｓを行う場合の読み出し動作について説明するための図
である。
【図７】ラッチ回路の構成例を示す回路構成図である。
【図８】セレクタ回路の構成例を示す回路構成図であ
る。
る。
【図９】セレクタ回路を構成する４入力３出力選択回路
の動作を表す真理値表を示す説明図である。
の動作を表す真理値表を示す説明図である。
【図１０】４入力３出力選択回路の構成を示す回路構成
図である。
図である。
【図１１】本実施形態における信号ドライバの動作の一
例を示すタイミングチャートである。
例を示すタイミングチャートである。
【図１２】ＭＬＳデコーダを含む信号ドライバの構成の
要部を示すブロック図である。
要部を示すブロック図である。
【図１３】走査電極に出力される走査パターンの一例を
示す波形図である。
示す波形図である。
【図１４】フィールドとコモン波形との関係を示す説明
図である。
図である。
【図１５】図１５（Ａ）〜（Ｈ）は、４ライン同時選択
のＭＬＳを行う場合のセグメント波形、液晶層への印加
電圧及び評価値を示す説明図である。
のＭＬＳを行う場合のセグメント波形、液晶層への印加
電圧及び評価値を示す説明図である。
【図１６】図１６（Ａ）〜（Ｈ）は、４ライン同時選択
のＭＬＳを行う場合のセグメント波形、液晶層への印加
電圧及び評価値を示す説明図である。
のＭＬＳを行う場合のセグメント波形、液晶層への印加
電圧及び評価値を示す説明図である。
【図１７】図１７（Ａ）〜（Ｈ）は、本実施形態におけ
る３ライン同時選択のＭＬＳを行う場合のセグメント波
形、液晶層への印加電圧及び評価値を示す説明図であ
る。
る３ライン同時選択のＭＬＳを行う場合のセグメント波
形、液晶層への印加電圧及び評価値を示す説明図であ
る。
【図１８】本実施形態における表示パターンとＭＬＳ演
算結果との関係を示す説明図である。
算結果との関係を示す説明図である。
【図１９】本実施形態におけるＭＬＳデコーダの真理値
表の一例を示す説明図である。
表の一例を示す説明図である。
【図２０】一致検出回路の構成を示す回路図である。
【図２１】一致検出回路の動作タイミングを示すタイミ
ングチャートである。
ングチャートである。
【図２２】図２２（Ａ）〜（Ｆ）は、本実施形態の信号
ドライバにおける１６階調表示をＰＷＭで実現する場合
のセグメント波形例を示す波形図である。
ドライバにおける１６階調表示をＰＷＭで実現する場合
のセグメント波形例を示す波形図である。
【図２３】信号ドライバの構成の詳細例を示すブロック
図である。
図である。
【図２４】信号ドライバの一致検出回路の動作タイミン
グを含む全体の動作タイミングの一例を示すタイミング
図である。
グを含む全体の動作タイミングの一例を示すタイミング
図である。
１０ 液晶装置（電気光学装置）
１２ 液晶パネル（表示パネル）
１４、３０、６００ 信号ドライバ（表示駆動回路）
１６ 走査ドライバ
１８、２２、３２、５０ 表示データＲＡＭ
２０、６６ 出力パッド
２４、３８、５６、５０４、６０４ ラッチ回路
２６、６２ ＭＬＳ用信号変換回路
２８、６４、６１８ 信号電極駆動回路
３４、５２ ワードライン制御回路
３６、５４ ビットライン制御回路
４０-1〜４０-4、５８-1〜５８-4 第１〜第４のラッチ
回路（保持回路） ４４ ライン４データ ６０ セレクタ回路 ７０-1〜７０-4、７２-1〜７２-4、７４-1〜７４-4、７
６-1〜７６-4 ＦＦ回路 ７８-1〜７８-4 ４入力１出力選択回路 ８０-1〜８０-3 ２入力１出力選択回路 ３００ ＲＯＭ（第１のデコード回路） ３０２ ＲＯＭ（第２のデコード回路） ３０４ ＲＯＭ（第３のデコード回路） ３０６ ＲＯＭ（第４のデコード回路） ３１６ ラインメモリ ３１８ 一致検出回路（ＰＷＭ信号変換回路） ５００ ｐ型ＭＯＳトランジスタ（スイッチ素子） ５０２ ｎ型ＭＯＳトランジスタ（スイッチ素子） ６０２ ＲＡＭ（メモリ） ６０６ アドレス制御回路 ６０８ デコード回路 ６１０ デコード制御回路 ６１２ タイミング発生回路 ６１４ ＰＷＭ信号変換回路（一致検出回路） ６１６ ＰＷＭ制御回路 ６１８ 信号電極駆動回路 ６２４ ＳＥＧ出力制御回路
回路（保持回路） ４４ ライン４データ ６０ セレクタ回路 ７０-1〜７０-4、７２-1〜７２-4、７４-1〜７４-4、７
６-1〜７６-4 ＦＦ回路 ７８-1〜７８-4 ４入力１出力選択回路 ８０-1〜８０-3 ２入力１出力選択回路 ３００ ＲＯＭ（第１のデコード回路） ３０２ ＲＯＭ（第２のデコード回路） ３０４ ＲＯＭ（第３のデコード回路） ３０６ ＲＯＭ（第４のデコード回路） ３１６ ラインメモリ ３１８ 一致検出回路（ＰＷＭ信号変換回路） ５００ ｐ型ＭＯＳトランジスタ（スイッチ素子） ５０２ ｎ型ＭＯＳトランジスタ（スイッチ素子） ６０２ ＲＡＭ（メモリ） ６０６ アドレス制御回路 ６０８ デコード回路 ６１０ デコード制御回路 ６１２ タイミング発生回路 ６１４ ＰＷＭ信号変換回路（一致検出回路） ６１６ ＰＷＭ制御回路 ６１８ 信号電極駆動回路 ６２４ ＳＥＧ出力制御回路
【手続補正書】
【提出日】平成１４年１１月２７日（２００２．１１．
２７）
２７）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００５９
【補正方法】変更
【補正内容】
【００５９】その後、第１〜第３のラッチ回路４０-1〜
４０-3に保持されたライン１データ〜ライン３データで
ある、連続する３ライン分データ４２が出力され、図示
しないＭＬＳ用信号変換回路で４ライン同時選択のＭＬ
Ｓ演算結果の生成に用いられることになる。
４０-3に保持されたライン１データ〜ライン３データで
ある、連続する３ライン分データ４２が出力され、図示
しないＭＬＳ用信号変換回路で４ライン同時選択のＭＬ
Ｓ演算結果の生成に用いられることになる。
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ０９Ｇ 3/20 ６２２ Ｇ０９Ｇ 3/20 ６２２Ｑ
６２３ ６２３Ｇ
６２３Ｒ
６２３Ｕ
６３１ ６３１Ｂ
６４１ ６４１Ａ
Ｆターム(参考） 2H093 NA18 NB03 NB30 NC10 NC12
NC13 NC25 ND49 ND55
5C006 AA15 AC13 AC23 AF04 AF05
AF42 AF44 AF45 AF51 AF71
BB12 BC03 BC12 BF02 BF04
BF05 BF06 BF24 BF26 BF27
FA15 FA47 FA56
5C080 AA10 BB05 DD03 DD08 DD26
EE29 FF09 JJ02 JJ03 JJ04
Claims (11)
- 【請求項１】 ３ラインの走査電極を同時選択するマル
チライン駆動法により、互いに交差する複数の走査電極
及び複数の信号電極を有する表示パネルの信号電極を駆
動する表示駆動回路であって、 前記表示パネルを駆動するための表示データを記憶し、
該表示データが２ライン単位で読み出されるＲＡＭと、 前記ＲＡＭから読み出された表示データを保持する第１
〜第４のラッチ回路と、 前記第１〜第４のラッチ回路に保持された表示データの
中から、連続する３ライン分の表示データを、所与の選
択制御信号に基づいて選択出力するセレクタ回路と、 前記セレクタ回路により選択出力された３ライン分の表
示データに基づく所与の演算結果を用いて、信号電極を
駆動する信号電極駆動回路と、を含むことを特徴とする
表示駆動回路。 - 【請求項２】 請求項１において、 前記第１及び第２のラッチ回路は、 第１の期間では第１及び第２のラインの表示データを保
持し、第２の期間では第５及び第６のラインの表示デー
タを保持し、 前記第３及び第４のラッチ回路は、 前記第１の期間では第３及び第４のラインの表示データ
を保持し、前記第２の期間ではそのまま前記第３及び第
４のラインの表示データを保持し、 前記セレクタ回路は、 前記第１の期間では前記第１〜第４のラッチ回路に保持
された第１〜第４のラインの表示データのうち、第１〜
第３のラインの表示データを前記選択制御信号に基づき
選択出力し、 前記第２の期間では前記第１〜第４のラッチ回路に保持
された第３〜第６のラインの表示データのうち、第４〜
第６のラインの表示データを前記選択制御信号に基づき
選択出力することを特徴とする表示駆動回路。 - 【請求項３】 請求項１又は２において、 前記第１及び第２のラッチ回路は、 第１のクロック信号の立ち下がりエッジに基づいて、前
記ＲＡＭから一度に読み出された第１及び第２のライン
の表示データを保持し、 前記第３及び第４のラッチ回路は、 前記第１のクロックの立ち上がりを基準に分周した第２
のクロック信号の立ち下りエッジに基づいて、前記第１
及び第２のラインの表示データに続いて前記ＲＡＭから
一度に読み出された第３及び第４のラインの表示データ
を保持することを特徴とする表示駆動回路。 - 【請求項４】 請求項１乃至３のいずれかにおいて、 前記表示データの階調ビット数がｐ（ｐは、自然数）の
場合、 前記ＲＡＭは、 信号電極に接続される出力パッド間のピッチ内に、前記
出力パッドの配列方向に配置された２ｐビット分のメモ
リセル群を含み、 前記メモリセル群が、前記出力パッドの配列方向の直交
方向に配列されていることを特徴とする表示駆動回路。 - 【請求項５】 請求項４において、 前記メモリセル群を構成する各メモリセルの前記出力パ
ッドの配列方向の幅をｄとし、前記出力パッド間のピッ
チをＬとした場合、 前記メモリセル群は、 Ｌが８ｄ以上、かつ１２ｄ以下となるピッチ内に、２ラ
イン分のメモリセルが配置されていることを特徴とする
表示駆動回路。 - 【請求項６】 ｍ（ｍは２以上の整数）ラインの走査電
極を同時選択するマルチライン駆動法により、互いに交
差する複数の走査電極及び複数の信号電極を有する表示
パネルの信号電極を駆動する表示駆動回路であって、 前記表示パネルを駆動するための表示データを記憶し、
該表示データがｍラインより少ないｎ（ｎは自然数）ラ
イン単位で読み出されるＲＡＭと、 前記ＲＡＭから読み出されたｑ（ｑは自然数、２ｎ≦ｑ
かつｍ＜ｑ）ライン分の表示データを保持する第１〜第
ｑのラッチ回路と、 前記第１〜第ｑのラッチ回路に保持された表示データの
中から、連続するｍライン分の表示データを、所与の選
択制御信号に基づいて選択出力するセレクタ回路と、 前記セレクタ回路により選択出力されたｍライン分の表
示データに基づく所与の演算結果を用いて、信号電極を
駆動する信号電極駆動回路と、を含むことを特徴とする
表示駆動回路。 - 【請求項７】 請求項１乃至６のいずれかにおいて、 前記演算結果に基づいてパルス幅変調を行ったパルス幅
変調信号を生成するパルス幅変調信号生成回路を含み、 前記信号電極駆動回路は、 前記パルス幅変調信号に基づいて、信号電極を駆動する
ことを特徴とする表示駆動回路。 - 【請求項８】 ３ラインの走査電極を同時選択するマル
チライン駆動法により、互いに交差する複数の走査電極
及び複数の信号電極を有する表示パネルの信号電極を駆
動する表示駆動方法であって、 前記表示パネルを駆動するための表示データを記憶する
ＲＡＭから、表示データを２ライン単位で読み出し、 前記ＲＡＭから読み出された表示データを保持し、 第１の期間では、保持された第１〜第４のラインの表示
データのうち、連続する第１〜第３のラインの表示デー
タを所与の選択制御信号に基づき選択出力し、 前記第４のラインに続く第５及び第６のラインの表示デ
ータが保持された後、前記第１の期間に続く第２の期間
では、前記第４のラインの表示データを含む第４〜第６
のラインの表示データを前記選択制御信号に基づき選択
出力し、 選択出力された連続する３ライン分の表示データに基づ
く所与の演算結果を用いて、信号電極を駆動することを
特徴とする表示駆動方法。 - 【請求項９】 ｍ（ｍは２以上の整数）ラインの走査電
極を同時選択するマルチライン駆動法により、互いに交
差する複数の走査電極及び複数の信号電極を有する表示
パネルの信号電極を駆動する表示駆動方法であって、 前記表示パネルを駆動するための表示データを記憶する
ＲＡＭから、表示データをｍラインより少ないｎ（ｎは
自然数）ライン単位で読み出し、 前記ＲＡＭから読み出された表示データを保持し、 保持されたｑ（ｑは自然数、２ｎ≦ｑかつｍ＜ｑ）ライ
ン分の表示データの中から、連続するｍライン分の表示
データを、所与の選択制御信号に基づいて選択出力し、 選択出力されたｍライン分の表示データに基づく所与の
演算結果を用いて、信号電極を駆動することを特徴とす
る表示駆動方法。 - 【請求項１０】 複数の走査電極を同時選択するマルチ
ライン駆動法により駆動される電気光学装置であって、 互いに交差する複数の走査電極及び複数の信号電極によ
り特定される画素と、 信号電極を駆動する請求項１乃至７のいずれか記載の表
示駆動回路と、 走査電極を駆動する走査ドライバと、 を含むことを特徴とする電気光学装置。 - 【請求項１１】 複数の走査電極を同時選択するマルチ
ライン駆動法により駆動される電気光学装置であって、 互いに交差する複数の走査電極及び複数の信号電極によ
り特定される画素を有する表示パネルと、 信号電極を駆動する請求項１乃至７のいずれか記載の表
示駆動回路と、 走査電極を駆動する走査ドライバと、 を含むことを特徴とする電気光学装置。
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