JP2007005766A - 発光表示装置及び薄膜トランジスタ - Google Patents

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Abstract

【課題】オフ電流を減らして駆動能力を改善させた薄膜トランジスタと、これを利用して画質をさらに高めることができる発光表示装置
【解決手段】データ信号を伝達する少なくとも一つのデータ線と、選択信号を伝達する少なくとも一つの走査線と、データ線及び走査線と電気的に連結され、選択信号に応答してデータ信号を発光素子に伝達する第１薄膜トランジスタＭ１と、第１薄膜トランジスタＭ１と連結されて伝達されたデータ信号に相応する電圧を充電するキャパシタと、キャパシタと連結されて選択信号によって選択されたデータ信号に相応する電流を発光素子に供給する第２薄膜トランジスタとを含む少なくとも一つの画素と、を含み、第１薄膜トランジスタＭ１のチャンネル領域５０２の両端部の幅が互いに異なるように形成される。
【選択図】図５

Description

本発明は、発光表示装置及び薄膜トランジスタに関し、より詳細には、オフ電流を減らして駆動能力を改善させた薄膜トランジスタと、これを利用して画質をさらに高めることができる発光表示装置に関する。
一般に、アクティブマトリックス（ａｃｔｉｖｅ ｍａｔｒｉｘ）型発光表示装置は、データ信号を伝達する少なくとも一本のデータ線と、選択信号を伝達する少なくとも一本の走査線と、データ線と走査線と電気的に連結される複数の画素を含む。
一般に、各画素は、発光素子と、データ線から伝達されたデータ信号に相応する電圧を充電するキャパシタと、発光素子を制御する少なくとも二つの薄膜トランジスタと、を含む。
前述したような二つの薄膜トランジスタと一つのキャパシタが含まれた画素構造は、２ＴＲ＋１Ｃａｐ構造と称される。
２ＴＲ＋１Ｃａｐ構造において、二つの薄膜トランジスタのうち一つは選択信号に応答してデータ信号を発光素子に伝達するスイッチング素子として利用され、他の一つは選択されたデータ信号に相応する電流を発光素子に供給する駆動素子として利用される。
これらの薄膜トランジスタは、半導体層、ゲート絶縁膜、ゲート電極、及びソース／ドレイン電極などの手順で製作され、通常、スタガードタイプ（ｓｔａｇｇｅｒｅｄ ｔｙｐｅ）及びコプラナータイプ（ｃｏｐｌａｎａｒ ｔｙｐｅ）などに分類することができる。
また、薄膜トランジスタは、ソース／ドレイン電極に対するゲート電極の形成位置によって上部ゲート構造または下部ゲート構造に分類することができる。
例えば、上部ゲート構造の薄膜トランジスタは、基板上に半導体層、半導体層上に形成されたゲート絶縁膜、ゲート絶縁膜上に形成されたゲート電極、及びソース／ドレイン電極などを含む。
半導体層は、所定濃度の不純物をドーピングされたソース及びドレイン領域と、ソース及びドレイン領域の間に形成されたチャンネル領域を持つ。ゲート電極は、一般的にチャンネル領域上部のゲート絶縁膜上に形成され、ソース／ドレイン電極は、ゲート電極上で層間絶縁膜を間に置いてコンタクトホールを通じてソース及びドレイン領域にそれぞれ接続される。
このような二つの薄膜トランジスタ及びキャパシタ（２ＴＲ＋１Ｃａｐ）構造が具備された画素を含む発光表示装置において、駆動薄膜トランジスタのオン／オフ動作を担当するスイッチング薄膜トランジスタの漏洩電流が大きい場合、キャパシタがデータ電圧を一定に維持することができなくなるという短所がある。
これによって、発光表示装置にはクロストーク現象（ｃｒｏｓｓｔａｌｋ）及びフリッカ現象（ｆｌｉｋｅｒ）などが発生するようになって、ひいては発光表示装置の画質を落とす。
このような問題点を解決し、２ＴＲ＋１Ｃａｐ構造の画素を持つ発光表示装置の画質を改善させるために、補償回路を画素に追加することが提案されている。
しかしながら、画素構造に補償回路が追加される場合、複数の薄膜トランジスタが追加されるため、その駆動方式が既存の画素構造に比べて相対的に複雑になる。
また、補償回路を含む画素構造は、キャパシタからいくつかの薄膜トランジスタ経路を介した漏洩電流の発生可能性が相対的に高くなるから、キャパシタの電圧維持能力が相対的に落ちるようになる。すなわち、画素構造に補償回路を追加しても発光表示装置の画質が低下する。
また、画素を構成する各素子の端子は、一つの画素内に使われるゲート信号のピーク対ピーク、すなわち、ＥＬＶＤＤからＥＬＶＳＳまでの電圧差によって発生するキックバック（ｋｉｃｋｂａｃｋ）電圧の影響を受ける。さらに、キャパシタが連結された端子で発生するキックバック電圧が大きくなる場合には、発光素子を駆動する電圧に影響を与えるようになって、画質低下を誘発させることがある。
一方、一般的な発光表示装置及び薄膜トランジスタに関する技術を記載した文献としては、下記の特許文献１等がある。
韓国特許出願公開第２００５−００６７８０３号明細書
したがって、本発明は上述した問題点を解決するためになされたものであり、その目的は、画素を構成するスイッチング薄膜トランジスタのチャンネル領域の両端部の幅を異なるように形成することで、オフ電流を減らして駆動能力を高めることができる薄膜トランジスタ及び画質を高めることができる発光表示装置を提供することにある。
上述した目的を達成するために、本発明の一側面によれば、データ信号を伝達する少なくとも一つのデータ線と、選択信号を伝達する少なくとも一つの走査線と、前記データ線及び前記走査線と電気的に連結され、前記選択信号に応答して前記データ信号を発光素子に伝達する第１薄膜トランジスタと、前記第１薄膜トランジスタと連結されて前記伝達されたデータ信号に相応する電圧を充電するキャパシタと、前記キャパシタと連結されて前記選択信号によって前記選択されたデータ信号に相応する電流を前記発光素子に供給する第２薄膜トランジスタとを含む少なくとも一つの画素を含み、前記第１薄膜トランジスタのチャンネル領域の両端部の幅が互いに異なるように形成されることを特徴とする。
望ましくは、前記第１薄膜トランジスタチャンネル領域の両端部のうち、小さい幅を持つ一の端部が、前記キャパシタの一つの電極に電気的に連結される。
また、前記第１薄膜トランジスタのチャンネル領域の両端部のうち、小さい幅を持つ一の端部が、前記第２薄膜トランジスタのゲート電極に電気的に連結される。
また、前記第１薄膜トランジスタのチャンネル領域の両端部のうち、小さい幅を持つ一の端部が、前記第１薄膜トランジスタのドレイン電極側である。
また、前記画素は、前記第２薄膜トランジスタのしきい値電圧を補償するしきい値電圧補償回路をさらに含む。
また、前記画素は、前記画素に供給される第１電源の電圧降下を補償する電圧降下補償回路をさらに含む。
また、前記第１薄膜トランジスタはコプラナー構造、スタガード構造、上部ゲート構造、及び下部ゲート構造のうち少なくともいずれか一つの構造からなる。
また、本発明の一側面による薄膜トランジスタは、基板上に形成され、両端部の幅のうち一の端部の幅が他の端部の幅よりも広いチャンネル領域と、前記チャンネル領域の両端部にそれぞれ形成されるソース及びドレイン領域を含む半導体層と、前記半導体層と電気的に接続されるソース及びドレイン電極と、前記チャンネル領域に接して形成される絶縁層と、前記絶縁層を介して前記チャンネル領域と対向するゲート電極と、を含むことを特徴とする。
望ましくは、前記チャンネル領域のうち幅が狭い他の端部が、前記ドレイン領域と接続される。
また、前記チャンネル領域と前記ゲート電極が、それぞれ第１及び第２チャンネル領域と第１及び第２ゲート電極とを有するデュアルゲート構造である。
以上説明したように、本発明によれば、薄膜トランジスタのチャンネル領域の両端部の幅を異なるように形成することで、薄膜トランジスタのキックバック電圧とオフ電流を減らすことができる。これによって、上記薄膜トランジスタを採用した発光表示装置の画質を高めることができる。
以下では、図面を参照して、本発明の実施形態を具体的に説明する。
図１は、本発明の一実施形態による発光表示装置の回路図であり、図２は、図１の発光表示装置の部分拡大図である。
図１を参照すれば、本実施の形態の発光表示装置１００は、画像を表示する複数の画素１２０を具備した画像表示部１１０と、複数の走査線Ｓ１，Ｓ２，…，Ｓｎを通じて画像表示部１１０に選択信号を伝達する走査駆動部１３０と、複数のデータ線Ｄ１，Ｄ２，Ｄ３，…，Ｄｍを通じて画像表示部１１０にデータ信号を伝達するデータ駆動部１４０と、を含む。
画像表示部１１０は、赤Ｒ、緑Ｇ、及び青Ｂを表示する副画素１２０Ｒ，１０２Ｇ，１２０Ｂが含まれた複数の画素１２０からなる。
各画素１２０は、走査信号などの選択信号が印加される走査線Ｓ１，…，Ｓｎと、データ信号が印加されるデータ線Ｄ１，…，Ｄｍ、第１電源電圧ＥＬＶＤＤを供給する第１電源電圧線１５０、及び第２電源電圧ＥＬＶＳＳを供給する第２電源電圧線１６０に連結される。
図２を参照すれば、画素１２０を構成する副画素１２０Ｒは、発光素子ＯＬＥＤ、第１薄膜トランジスタＭ１、キャパシタＣｓｔ、及び第２薄膜トランジスタＭ２を含む。また、副画素１２０Ｒには、第１薄膜トランジスタＭ１、キャパシタＣｓｔ、及び第２薄膜トランジスタＭ２のうち、少なくとも一つに連結される走査線Ｓｎ−１、データ線Ｄ１、及び電源線ＥＬＶＤＤが連結されている。
ここで、走査線Ｓｎ−１は行方向に形成され、データ線Ｄ１及び電源線ＥＬＶＤＤは列方向に形成される。第１薄膜トランジスタＭ１は、選択信号に応答してデータ信号を発光素子ＯＬＥＤに伝達するスイッチング素子として利用されて、第２薄膜トランジスタＭ２は、選択信号によって選択されたデータ信号に相応する電流を発光素子ＯＬＥＤに供給する駆動素子として利用される。
前述した副画素１２０Ｒは、次のような駆動原理によって画像を表示する。
まず、第１薄膜トランジスタＭ１のゲート電極に走査信号が印加されれば、第１薄膜トランジスタＭ１がオン状態になる。第１薄膜トランジスタＭ１がオンになれば、データ信号に対応する電圧がキャパシタＣｓｔに充電され、キャパシタＣｓｔに充電された電圧は、第２薄膜トランジスタＭ２のゲート電極に印加される。これによって、第２薄膜トランジスタＭ２が発光素子ＯＬＥＤに電流を流せるようにすることにより、各副画素１２０ａに含まれた各発光素子ＯＬＥＤを発光させる。
図３は、本発明の他の実施形態による発光表示装置の回路図である。図３を参照すれば、図３には、図２に開示された実施形態である２Ｔｒ＋１Ｃａｐ構造にしきい値電圧を補償するしきい値電圧補償回路が含まれている。
図３においての副画素１２０Ｒは、発光素子ＯＬＥＤ、スイッチング素子の役割を果たす第１薄膜トランジスタＭ１、駆動素子の役割を果たす第２薄膜トランジスタＭ２、キャパシタＣｓｔ、及びしきい値電圧補償回路３００を含む。
しきい値電圧補償回路３００は、第３薄膜トランジスタＭ３、第４薄膜トランジスタＭ４、第５薄膜トランジスタＭ５、及び第６薄膜トランジスタＭ６を含む。
第１ないし第６薄膜トランジスタＭ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６はそれぞれゲート電極、ソース電極、及びドレイン電極を具備し、キャパシタＣｓｔは第１電極と第２電極を具備する。
第１薄膜トランジスタＭ１のゲート電極は、ｎ番目走査線Ｓｎに連結され、ソース電極はデータ線Ｄｍに連結され、ドレイン電極は第１ノードＡに連結される。
したがって、走査線Ｓｎを通じて入力されるｎ番目走査信号によってデータ信号が第１ノードＡに伝達される。
第２薄膜トランジスタＭ２のソース電極は、第１ノードＡに連結され、ドレイン電極は第３ノードＣに連結され、ゲート電極は第２ノードＢに連結される。
これにより、第４薄膜トランジスタＭ４の動作によって第２ノードＢと第３ノードＣの電位が同じになれば、第２薄膜トランジスタＭ２はダイオード結合をするようになって、これにより、第１ノードＡに伝達されたデータ信号が第２薄膜トランジスタＭ２を通じて第２ノードＢに到達される。
そして、第１ノードＡに画素電源線ＥＬＶＤＤから画素電源が伝達されれば、ゲート電極に印加される電圧に対応する電流がソース電極からドレイン電極を通じて流れる。すなわち、第２ノードＢの電位によって流れる電流量が決まる。
第３薄膜トランジスタＭ３のゲート電極は、ｎ−１番目走査線Ｓｎ−１に連結され、ドレイン電極は第２ノードＢに連結される。したがって、ｎ−１番目走査線Ｓｎ−１を通じて入力されるｎ番目走査信号を第２ノードＢに伝達する。
第４薄膜トランジスタＭ４のゲート電極は、ｎ番目走査線Ｓｎに連結され、ソース電極は第３ノードＣに連結され、ドレイン電極は第２ノードＢに連結される。したがって、ｎ番目走査線Ｓｎを通じて入力されるｎ番目走査信号によって第２ノードＢと第３ノードＣの電位を同じにする。
第５薄膜トランジスタＭ５のソース電極は、画素電源線ＥＬＶＤＤに連結され、ドレイン電極は第１ノードＡに連結され、ゲート電極は発光制御線Ｅｎに連結される。したがって、画素電源は、発光制御線Ｅｎを通じて伝達される発光制御信号によって選択的に第２薄膜トランジスタＭ２に伝達される。
第６薄膜トランジスタＭ６のソース電極は、第３ノードＣに連結され、ドレイン電極はＯＬＥＤに連結され、ゲート電極は発光制御線Ｅｎに連結される。したがって、発光制御線Ｅｎを通じて伝達される発光制御信号によって選択的に電流をＯＬＥＤに伝達する。
ストリッジキャパシタＣｓｔの第１電極は、画素電源線ＥＬＶＤＤに連結され、第２電極は、第２ノードＢに連結される。したがって、第３薄膜トランジスタＭ３によって初期化信号が第２ノードＢに提供されれば、キャパシタＣｓｔに伝達され、信号の伝達を受けたキャパシタＣｓｔは初期化電圧を充電し、第１薄膜トランジスタＭ１と第４薄膜トランジスタＭ４によってデータ信号が第２薄膜トランジスタＭ２に伝達すればデータ信号に対応する電圧を充電する。
キャパシタＣｓｔは、充電された電圧を第２ノードＢに伝達して第２薄膜トランジスタＭ２のゲート電極にストリッジキャパシタＣｓｔに充電された電圧が印加されるようにする。
以下では、図２の発光表示装置の回路図を概略的に図示した側断面図である図４を参照して副画素１２０Ｒの構成要素をより具体的に説明する。
図４を参照すれば、副画素１２０Ｒの断面構造は、まず、硝子などの絶縁基板４００上に窒化膜または酸化膜で形成されたバッファ層４０１を含む。
バッファ層４０１は、金属イオンなどの不純物が半導体層内のアクティブチャンネルに拡散することを防止するために形成される。
次に、バッファ層４０１が形成された基板４００上にはＣＶＤ及びスパッタリングなどの工程を通じて非晶質シリコン層が形成される。非晶質シリコン層は、固相結晶化方法（ＳＰＣ、ＭＩＣ、ＭＩＣＣ、及びＳＧＳなど）及び液状結晶化方法（ＥＬＡなど）によって半導体層４０２，４０４に形成される。
この時、ストリッジキャパシタＣｓｔの下部電極４０３ａが一緒に形成される。半導体層４０２，４０４は非晶質シリコン層を基板上に蒸着した後、ポリシリコン層に結晶化する方法以外にも、バッファ層４０１上部に直接ポリシリコン層を蒸着した後、パターニングする方法を利用して形成することができる。
一方、本発明においてスイッチング素子で利用される第１薄膜トランジスタＭ１が駆動素子である第２薄膜トランジスタＭ２と異なる転移特性を持つようにするために、半導体層４０２，４０４を所定の模様にパターニングすることができる。
発光素子ＯＬＥＤの発光能力は、発光素子ＯＬＥＤに供給される電流によって輝度差を現わす。つまり、発光能力の優秀な発光素子ＯＬＥＤは、同じ電流が供給される場合、他の発光素子に比べてより高い輝度を現わすことができる。
発光素子ＯＬＥＤの発光効率を高めるために、パターニングされた半導体層４０２の具体的な形状については、図５及び図６を参照して後述する。
半導体層４０２，４０４上には、ゲート絶縁膜４０５が形成され、ゲート絶縁膜４０５上にはゲート電極４０６ａ，４０８ａが形成される。この時、ストリッジキャパシタＣｓｔの上部電極４０７ａは、ゲート電極４０６ａ，４０８ａと一緒に形成される。
その後、ゲート電極４０６ａ，４０８ａにマスクをして不純物をドーピングすることにより、ソース及びドレイン領域４０２ａ，４０２ｂ，４０４ａ，４０４ｂが形成される。ここで、ゲート電極４０６ａ，４０８ａの下部に位置する半導体層４０２，４０４はチャンネル領域になって、チャンネル領域の両側に形成されたドーピング領域はソース領域４０２ａ，４０４ａとドレイン領域４０２ｂ，４０４ｂになる。
次に、前記構造の上部には層間絶縁膜４０９が形成され、層間絶縁膜４０９には第１及び第２コンタクトホール４１０ａ，４１１ａ，４１０ｂ，４１１ｂが形成される。第１及び第２コンタクトホール４１０ａ，４１１ａ，４１０ｂ，４１１ｂは、第１薄膜トランジスタＭ１及び第２薄膜トランジスタＭ２のソース領域４０２ａ，４０４ａ及びドレイン領域４０２ｂ，４０４ｂをそれぞれ露出させる。
キャパシタＣｓｔの上部電極４０７ａを露出させる第３コンタクトホール４１２ａ，４１２ｂは、第１及び第２コンタクトホール４１０ａ，４１１ａ，４１０ｂ，４１１ｂと一緒に形成されることができる。
層間絶縁膜４０９上には、第１及び第２コンタクトホール４１０ａ，４１１ａ，４１０ｂ，４１１ｂを通じてソース及びドレイン領域４０２ａ，４０４ａ，４０２ｂ，４０４ｂにそれぞれ連結されるソース電極４０６ｂ，４０８ｂ及びドレイン電極４０６ｃ，４０８ｃが形成される。
その後、ソース及びドレイン電極４０６ｂ，４０８ｂ，４０６ｃ，４０８ｃ上には保護膜４１３が形成される。保護膜４１３には第２薄膜トランジスタＭ２のドレイン電極４０８ｃを露出させる第４コンタクトホール４１４が形成される。
その後、保護膜４１３上には発光素子ＯＬＥＤの第１電極（以下、アノード電極４１５）が形成される。アノード電極４１５は、第４コンタクトホール４１４を通じて第２薄膜トランジスタＭ２のドレイン電極４０８ｃに電気的に連結される。
アノード電極４１５の上部には画素定義膜４１８が形成され、画素定義膜４１８にはアノード電極４１５を露出させる開口部４１９が形成される。
その後、開口部４１９には発光層４１６が形成される。そして、発光層４１６上には発光素子ＯＬＥＤの第２電極（カソード電極４１７）が形成される。
上述した積層手順の構成により、半導体層４０２のソース領域４０２ａに連結されたソース電極４０６ｂ、ドレイン領域４０２ｂに連結されたドレイン電極４０６ｃ、及び半導体層４０２上部に形成されているゲート電極４０６ａを具備したスイッチング用第１薄膜トランジスタＭ１が形成される。
また、半導体層４０４のソース領域４０４ａに連結されたソース電極４０８ｂと、ドレイン領域４０４ｂに連結されたドレイン電極４０８ｃ、及び半導体層４０４上部に形成されているゲート電極４０８ａを具備した駆動用第２薄膜トランジスタＭ２が形成される。
そして、下部電極４０３ａと上部電極４０７ａによってストリッジキャパシタＣｓｔが形成される。また、アノード電極４１５、発光層４１６、及びカソード電極４１７によって有機発光素子ＯＬＥＤが形成される。
一方、本実施形態ではＰＭＯＳ構造の薄膜トランジスタを含む画素の製造方法について開示したが、本発明はこのような構成に限定されず、ＮＭＯＳ構造及びＣＭＯＳ構造などの他の薄膜トランジスタ構造を含む画素の製造方法に容易く適用することができる。
図４では上部ゲート構造（タイプ）またはコプラナー構造のスイッチング用第１薄膜トランジスタＭ１を含む副画素１２０Ｒの断面構造に対して言及するが、このような断面構造は他の副画素１２０Ｇ，１２０Ｂの断面構造とほとんど同一に適用することができる。また、本発明の薄膜トランジスタは、スタガード構造及び下部ゲート構造を有することもできる。
また、本実施形態では２Ｔｒ＋１Ｃａｐ構造の回路図である図２の側断面図を開示しているが、しきい値電圧補償回路が含まれた図４を参照して発光表示装置の側断面図を説明することができることは勿論である。
以下では、本発明による発光表示装置を構成する薄膜トランジスタの平面図である図５及び図６を参照し、スイッチング素子で動作する第１薄膜トランジスタＭ１のパターンを具体的に説明する。
図５を参照すれば、第１薄膜トランジスタＭ１のチャンネル領域は、第１幅Ｗ１と第２幅Ｗ２を持っており、チャンネル領域の長さＬは、第１チャンネル長さＬ１と第２チャンネル長さＬ２を含み、有効チャンネル長さを現わす。
第１薄膜トランジスタＭ１のチャンネル領域の両端部Ｗ１，Ｗ２のうち、小さい幅Ｗ２を持つ一の端部がキャパシタＣｓｔの一の電極と第２薄膜トランジスタＭ２のゲート電極に電気的に連結され、チャンネル領域のうち小さい幅Ｗ２が第１薄膜トランジスタＭ１のドレイン電極側である。
より具体的には、第１薄膜トランジスタＭ１は、半導体層５００、ゲート電極５０８、ソース電極５１０、及びドレイン電極５１２からなる。
半導体層５００は、ゲート電極５０８の下部に形成されるチャンネル領域５０２（５０２ａ，５０２ｂ）とチャンネル領域５０２の両側に形成されるソース領域５０４及びドレイン領域５０６を含む。
ソース電極５１０は、少なくとも一つの第１コンタクトホール５１４を通じてソース領域５０４に電気的に連結され、ドレイン電極５１２は、少なくとも一つの第２コンタクトホール５１６を通じてドレイン領域５０６に電気的に連結される。なお、図５に示されるとおり、本実施の形態において、第１コンタクトホール５１４の数（たとえば、４個）は、第２コンタクトホール５１６の数（たとえば、２個）よりも多い。
図６を参照すれば、第１薄膜トランジスタＭ１のチャンネル領域は、第１幅Ｗ１と第２幅Ｗ２を持っており、チャンネル領域は二つの有効チャンネル長さＬ１，Ｌ２を持つ。本実施形態における第１薄膜トランジスタＭ１は、デュアルゲート構造である。
デュアルゲート構造である第１薄膜トランジスタＭ１もやはりチャンネル領域の両端部Ｗ１，Ｗ２のうち小さい幅Ｗ２がキャパシタＣｓｔの一の電極と第２薄膜トランジスタＭ２のゲート電極に電気的に連結され、第２幅Ｗ２は第１薄膜トランジスタＭ１のドレイン電極側である。
具体的には、図６に開示された第１薄膜トランジスタＭ１は、半導体層６００、ゲート電極６０８、ソース電極６１０、及びドレイン電極６１２からなる。より具体的には、チャンネル領域は、第１及び第２チャンネル領域を有し、ゲート電極は、第１及び第２ゲート電極を有する。
半導体層６００は、ゲート電極６０８の下部に形成されるチャンネル領域６０２（６０２ａ，６０２ｂ）とチャンネル領域６０２の両側に形成されるソース領域６０４及びドレイン領域６０６を含む。
ソース電極６１０は、少なくとも一つの第１コンタクトホール６１４を通じてソース領域６０４に電気的に連結され、ドレイン電極６１２は、少なくとも一つの第２コンタクトホール６１６を通じてドレイン領域６０６に電気的に連結される。なお、図６に示されるとおり、本実施の形態において、第１コンタクトホール６１４の数（たとえば、４個）は、第２コンタクトホール６１６の数（たとえば、２個）よりも多い。
図５及び図６に図示されたように、それぞれの第１薄膜トランジスタＭ１のチャンネル領域５０２，６０２の幅Ｗ１，Ｗ２は多段構造（複数段構造）に形成されている。このように、第１薄膜トランジスタＭ１のチャンネル領域５０２，６０２の両端部の幅を互いに異なるように、いずれか一側の幅を小さい多段構造に形成することによって、オフ電流を減らし、キックバック電圧を減らすことができる。
一般に、キックバック電圧は、チャンネル領域５０２，６０２中央を基準にしてチャンネル領域５０２，６０２とゲート電極５０８，６０８とのオーバーラップ面積に影響を受けるので、キックバックを起こす端子に接するチャンネル領域の幅を減らすことによってキックバック電圧を減らすことができる。
特に、キックバック電圧は、駆動素子の役割を果たす第２薄膜トランジスタＭ２のゲートに連結されたチャンネル領域の幅を小さくすることによって減らすことができる。
勿論、スイッチング用薄膜トランジスタをこのように構成する場合には、複数の薄膜トランジスタ経路に漏洩電流発生可能性の高い補償回路を含む画素構造においてもキックバック電圧及びオフ電流を減らすことができる。
上記実施形態では、二つの薄膜トランジスタと一つのキャパシタを含む画素構造２Ｔｒ＋１Ｃａｐと、２Ｔｒ＋１Ｃａｐ構造を成す第２薄膜トランジスタのしきい値電圧を補償するしきい値電圧補償回路をさらに含む画素構造に適用しているが、ここに限定されず、第１電源の電圧降下を補償する電圧降下補償回路をさらに含む画素構造に適用可能であることは勿論であり、他の多様な画素構造にも適用することができる。
また、上記実施形態ではチャンネル領域を構成する第１チャンネル領域及び第２チャンネル領域の長さが同じであるのが開示されているが、第１チャンネル領域及び第２チャンネル領域の長さを異なるように形成することもできる。
以上、本発明の好適な実施形態について例をあげて詳細に説明したが、本発明は上記実施形態に限定されず、本発明の技術的思想の範囲内で当該分野において通常の知識を有する者によってさまざまな変形が可能である。
本発明の一実施形態による発光表示装置の回路図である。 図１の発光表示装置の部分拡大図である。 本発明の他の実施形態による発光表示装置の回路図である。 図２の発光表示装置の概略的な側断面図である。 本発明の第１実施形態による薄膜トランジスタの平面図である。 本発明の第２実施形態による薄膜トランジスタの平面図である。
符号の説明
５００，６００ 半導体層、
５０２，６０２ チャンネル領域、
５０４，６０４ ソース領域、
５０６，６０６ ドレイン領域、
５０８，６０８ ゲート電極、
５１０，６１０ ソース電極、
５１２，６１２ ドレイン電極、
Ｍ１ 第１薄膜トランジスタ、
Ｍ２ 第２薄膜トランジスタ、
Ｗ１ 第１幅、
Ｗ２ 第２幅、
ＣＳＴ キャパシタ。

Claims (11)

  1. データ信号を伝達する少なくとも一つのデータ線と、
    選択信号を伝達する少なくとも一つの走査線と、
    前記データ線及び前記走査線と電気的に連結され、前記選択信号に応答して前記データ信号を発光素子に伝達する第１薄膜トランジスタと、前記第１薄膜トランジスタと連結されて前記伝達されたデータ信号に相応する電圧を充電するキャパシタと、前記キャパシタと連結されて前記選択信号によって前記選択されたデータ信号に相応する電流を前記発光素子に供給する第２薄膜トランジスタとを含む少なくとも一つの画素と、を含み、
    前記第１薄膜トランジスタのチャンネル領域の両端部の幅が互いに異なるように形成されることを特徴とする発光表示装置。
  2. 前記第１薄膜トランジスタのチャンネル領域の両端部のうち、小さい幅を持つ一の端部が、前記キャパシタの一の電極に電気的に連結されることを特徴とする請求項１に記載の発光表示装置。
  3. 前記第１薄膜トランジスタのチャンネル領域の両端部のうち、小さい幅を持つ一の端部が、前記第２薄膜トランジスタのゲート電極に電気的に連結されることを特徴とする請求項１に記載の発光表示装置。
  4. 前記第１薄膜トランジスタのチャンネル領域の両端部のうち、小さい幅を持つ一の端部が、当該第１薄膜トランジスタのドレイン電極側であることを特徴とする請求項２または３に記載の発光表示装置。
  5. 前記第１薄膜トランジスタが、デュアルゲート構造であることを特徴とする請求項４に記載の発光表示装置。
  6. 前記画素は、
    前記第２薄膜トランジスタのしきい値電圧を補償するしきい値電圧補償回路をさらに含むことを特徴とする請求項１記載の発光表示装置。
  7. 前記画素は、
    前記画素に供給される第１電源の電圧降下を補償する電圧降下補償回路をさらに含むことを特徴とする請求項１記載の発光表示装置。
  8. 前記第１薄膜トランジスタは、
    コプラナー構造、スタガード構造、上部ゲート構造、及び下部ゲート構造のうち少なくともいずれか一つの構造を有することを特徴とする請求項１記載の発光表示装置。
  9. 基板上に形成され、
    両端部の幅のうち一の端部の幅が他の端部の幅よりも広いチャンネル領域と、
    前記チャンネル領域の両端部にそれぞれ形成されるソース及びドレイン領域を含む半導体層と、
    前記半導体層と電気的に接続されるソース及びドレイン電極と、
    前記チャンネル領域に接して形成される絶縁層と、
    前記絶縁層を介して前記チャンネル領域と対向するゲート電極と、
    を含むことを特徴とする薄膜トランジスタ。
  10. 前記チャンネル領域のうち幅が狭い他の端部が、前記ドレイン領域と接続されることを特徴とする請求項９記載の薄膜トランジスタ。
  11. 前記チャンネル領域と前記ゲート電極が、それぞれ第１及び第２チャンネル領域と第１及び第２ゲート電極とを有するデュアルゲート構造であることを特徴とする請求項１０記載の薄膜トランジスタ。
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