JP2007004185A - 有機発光ダイオード表示装置 - Google Patents

Abstract

【課題】本発明は、有機発光ダイオードを駆動する素子の特性変化を防止し、その素子の信頼性を確保した有機発光ダイオード表示装置を提供する。
【解決手段】本発明は、複数のスキャンライン及び複数のデータライン、複数の電源電圧供給ライン、複数のリセットライン、複数の有機発光ダイオード、及びスキャン信号に応答して、データによって有機発光ダイオードを駆動し、リセット信号に応答して初期化される複数の有機発光ダイオード駆動回路を備えた画素アレイと、スキャン信号を供給するスキャン駆動回路と、有機発光ダイオード駆動回路を初期化するリセット信号を供給するリセット駆動回路と、データを供給するデータ駆動回路とを備え、スキャン駆動回路とリセット駆動回路は、画素アレイが形成される基板上に形成される。
【選択図】図５

Description

本発明は、有機発光ダイオード表示装置に係り、特に有機発光ダイオードを駆動するための素子の特性変化を防止し、その素子の信頼性を確保した有機発光ダイオード表示装置に関する。

最近、陰極線管（Ｃａｔｈｏｄｅ Ｒａｙ Ｔｕｂｅ：ＣＲＴ）の短所である重量及び体積を減少できる各種の平板表示装置が開発されている。このような平板表示装置としては、液晶表示装置（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ：ＬＣＤ）、電界放出表示装置（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ：ＦＥＤ）、プラズマディスプレイパネル（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ：ＰＤＰ）及び発光ダイオード（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ：ＬＥＤ）表示装置などがある。

それらのうち、ＬＥＤ表示装置は、電子と正孔との再結合により蛍光体を発光させるＬＥＤを利用し、このようなＬＥＤは、蛍光体として無機化合物を使用する無機ＬＥＤ（Ｉｎｏｒｇａｎｉｃ ＬＥＤ）表示装置、及び有機化合物を使用する有機ＬＥＤ（Ｏｒｇａｎｉｃ ＬＥＤ：ＯＬＥＤ）表示装置に区分される。このようなＯＬＥＤ表示装置は、低電圧駆動、自己発光、薄膜型、広い視野角、速い応答速度及び高いコントラストなどの多くの長所を有して次世代の表示装置として期待されている。

ＯＬＥＤは、通常、負極と正極との間に積層された電子注入層、電子輸送層、発光層、正孔輸送層及び正孔注入層から構成される。このようなＯＬＥＤでは、正極と負極との間に所定の電圧を印加する場合、負極から発生した電子が電子注入層及び電子輸送層を通じて発光層側に移動し、正極から発生した正孔が正孔注入層及び正孔輸送層を通じて発光層側に移動する。これにより、発光層では、電子輸送層及び正孔輸送層から供給された電子と正孔との再結合により光を放出する。

このようなＯＬＥＤを利用するアクティブマトリックスタイプのＯＬＥＤ表示装置は、図１に示したように、ｎ個のスキャンラインＧ１ないしＧｎ（ｎは、正の整数）とｍ個のデータラインＤ１ないしＤｍ（ｍは、正の整数）との交差で定義された画素領域に、ｎ×ｍマトリックス形態に配列されたｎ×ｍ個の画素Ｐ［ｉ、ｊ］を含むＯＬＥＤパネル１３、ＯＬＥＤパネル１３のスキャンラインＧ１ないしＧｎを駆動するスキャン駆動回路１２、ＯＬＥＤパネル１３のデータラインＤ１ないしＤｍを駆動するデータ駆動回路１１、及びデータラインＤ１ないしＤｍと並べて配列されて高電位の電源電圧ＶＤＤを各画素Ｐ［ｉ、ｊ］に供給するｍ個の電源電圧供給ラインＳ１ないしＳｍを備える。ここで、ｉは、ｎより小さいか、または同じ正の整数、ｊは、ｍより小さいか、または同じ正の整数であり、Ｐ［ｉ、ｊ］は、ｉ行、ｊ列に位置した画素を意味する。

スキャン駆動回路１２は、１水平周期ごとにスキャン信号を順次にシフトさせて出力するシフトレジスタ、シフトレジスタの出力信号を画素駆動素子、すなわち薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）の駆動に適したスイング幅に変換するためのレベルシフタ、及びレベルシフタとスキャンラインＧ１ないしＧｎとの間に接続される出力バッファをそれぞれ備える複数のゲートドライブ集積回路から構成される。このスキャン駆動回路１２は、スキャン信号をスキャンラインＧ１ないしＧｎに順次に供給してデータが供給されるＯＬＥＤパネル１３の水平ラインを選択する。

データ駆動回路１１は、外部から入力されたデジタルデータ電圧をアナログデータ電圧に変換する。そして、データ駆動回路１１は、アナログデータ電圧をスキャン信号が供給される度にデータラインＤ１ないしＤｍに供給する。

画素Ｐ［ｉ、ｊ］それぞれは、スキャンラインＧ１ないしＧｎにスキャン信号が供給されるとき、データラインＤ１ないしＤｍからのデータ電圧が供給されて、そのデータ電圧に相応する光を発生させる。

このために、各画素Ｐ［ｉ、ｊ］は、電源電圧供給ラインＳ１ないしＳｍに正極が接続されたＯＬＥＤ、及びＯＬＥＤを駆動するためにＯＬＥＤの負極に接続されると共に、スキャンラインＧ１ないしＧｎ及びデータラインＤ１ないしＤｍと接続され、低電位の電源電圧ＶＳＳが供給されるＯＬＥＤ駆動回路１５を備える。

ＯＬＥＤ駆動回路１５は、スキャンラインＧ１ないしＧｎからのスキャン信号に応答して、データラインＤ１ないしＤｍからのデータ電圧を第１ノードＮ１に供給する第１トランジスタＴ１、第１ノードＮ１の電圧に応答して、ＯＬＥＤに流れる電流量を制御する第２トランジスタＴ２、及び第１ノードＮ１上の電圧が充電されるストレージキャパシタＣｓを備える。

ＯＬＥＤ駆動回路１５の駆動波形は、図２の通りである。図２において、“１Ｆ”は１フレーム期間、“１Ｈ”は１水平期間、“Ｖｇ＿ｉ”は第ｉスキャンラインＧｉから供給されるゲート電圧、“Ｐｓｃ”はスキャン信号、“Ｖｄ＿ｊ”は第ｊデータラインＤｊから供給されるデータ電圧、“ＶＮ１”は第１ノードＮ１の電圧、“Ｉ_ＯＬＥＤ”はＯＬＥＤを通じて流れる電流を表す。

図１及び図２に示すように、第１トランジスタＴ１は、スキャンラインＧ１ないしＧｎを通じてスキャン信号が供給されれば、ターンオンされてデータラインＤ１ないしＤｍから供給されたデータ電圧Ｖｄを第１ノードＮ１に供給する。第１ノードＮ１に供給されたデータ電圧Ｖｄは、ストレージキャパシタＣｓに充電されると共に、第２トランジスタＴ２のゲート端子に供給される。このように供給されるデータ電圧Ｖｄにより第２トランジスタＴ２がターンオンされれば、ＯＬＥＤを通じて電流が流れる。このとき、ＯＬＥＤを通じて流れる電流は、高電位の電源電圧ＶＤＤにより発生し、電流量は、第２トランジスタＴ２に印加されるデータ電圧Ｖｄの大きさに比例する。そして、第１トランジスタＴ１がターンオフされても、第２トランジスタＴ２は、ストレージキャパシタＣｓの電圧によりターンオン状態を維持して、次のフレーム期間でデータ電圧Ｖｄが供給されるまでＯＬＥＤで流れる電流量を制御する。

図１及び図２のような従来のＯＬＥＤ表示装置は、次のような問題点がある。

第１に、ＯＬＥＤを駆動する第２トランジスタＴ２のゲート電極には、ポジティブのデータ電圧Ｖｄが長時間印加される。このように、ポジティブ（正）のデータ電圧Ｖｄにより、第２トランジスタＴ２には、経時的に図３に示すようにゲートバイアスストレスが累積され、このような累積ゲートバイアスストレスにより、第２トランジスタＴ２のしきい電圧Ｖｔｈがシフトされる。このような第２トランジスタＴ２の特性劣化により、従来のＯＬＥＤ表示装置は、経時的に駆動が不安定になり、信頼性が低下する。図４Ｂは、トランジスタのゲート電極にネガティブ電圧（負電圧）が反復的に長時間印加されるときに現れるネガティブ（負）のゲートバイアスストレスによるトランジスタの特性変化を表し、図４Ａ及び図４Ｂで矢印は、トランジスタのしきい電圧Ｖｔｈの移動を表す。

第２に、従来のＯＬＥＤ表示装置は、スキャン駆動回路１２内で出力を制御する制御ノードに残留する電荷により、ゲートラインに所望しない電圧が印加されてスキャン動作の信頼性が低下する。特に、スキャン駆動回路１２のシフトレジスタの出力を向上させるためのＱノードが非スキャン期間に残留電荷により充電されれば、ゲートラインに所望しない電圧が表れ、これにより、トランジスタＴ１、Ｔ２で漏れ電流が発生するだけでなく、スキャン動作の信頼性が低下する。

第３に、従来のＯＬＥＤ表示装置は、スキャン駆動回路１２などの駆動回路に対するコストが高く、スキャン駆動回路１２を画素アレイが形成された基板上に付着する工程などが必要であるので、製造コストが高い。

本発明の目的は、ＯＬＥＤを駆動するための素子の特性変化を防止し、その素子の信頼性を確保したＯＬＥＤ表示装置を提供するところにある。

本発明の他の目的は、スキャン駆動回路内の制御ノード及びスキャンラインの残留電荷を周期的に放電して、ＯＬＥＤの駆動において信頼性を確保したＯＬＥＤ表示装置を提供するところにある。

本発明のさらに他の目的は、回路コスト及び製造工程を減らすＯＬＥＤ表示装置を提供するところにある。

前記目的を達成するために、本発明の実施形態によるＯＬＥＤ表示装置は、互いに交差する複数のスキャンライン及び複数のデータライン、高電位の電源電圧が供給され、前記データラインに平行に配置される複数の電源電圧供給ライン、前記スキャンラインに平行に配置される複数のリセットライン、前記電源電圧供給ラインからの高電位の電源電圧により発光する複数のＯＬＥＤ、及び前記スキャンラインからのスキャン信号に応答して、前記データラインからのデータによって前記ＯＬＥＤを駆動し、前記リセットラインからのリセット信号に応答して初期化される複数のＯＬＥＤ駆動回路を備えた画素アレイと、前記スキャンラインに前記スキャン信号を供給するスキャン駆動回路と、前記ＯＬＥＤ駆動回路を初期化するためのリセット信号を前記リセットラインに供給するリセット駆動回路と、前記データラインに前記データをそれぞれ供給するデータ駆動回路と、を備え、前記スキャン駆動回路及び前記リセット駆動回路は、前記画素アレイが形成される基板上に形成されることを特徴とする。

前記スキャン駆動回路と前記リセット駆動回路との間に、前記画素アレイが配置される。

前記ＯＬＥＤ駆動回路は、前記スキャン信号に応答して、前記データを第１ノードに供給するスイッチングトランジスタと、前記第１ノードの電圧により前記ＯＬＥＤに流れる電流を制御する駆動トランジスタと、前記リセット信号に応答して、前記第１ノードを放電させるリセットトランジスタと、を備える。

前記リセット信号は、前記スキャン信号より遅延される。

前記リセット信号は、前記スキャン信号からほぼ１／２フレーム期間後に発生する。

前記画素アレイ内のトランジスタ、前記スキャン駆動回路及び前記リセット駆動回路内のトランジスタは、非晶質のトランジスタである。

前記画素アレイ内のトランジスタ、前記スキャン駆動回路及び前記リセット駆動回路内のトランジスタは、ポリシリコンのトランジスタである。

本発明の他の実施形態によるＯＬＥＤ表示装置は、前記画素アレイと、第１Ｑノードの電圧に応答して、前記スキャン信号を前記スキャンラインに供給する第１プルアップトランジスタ、及び第１ＱＢノードの電圧に応答して、前記スキャンラインを放電させる第１プルダウントランジスタをそれぞれ備える複数のステージを利用して、前記スキャン信号を前記スキャンラインに供給するスキャン駆動回路と、第２Ｑノードの電圧に応答して、前記リセット信号を前記リセットラインに供給する第１プルアップトランジスタ、及び第２ＱＢノードの電圧に応答して、前記リセットラインを放電させる第２プルダウントランジスタをそれぞれ備える複数のステージを利用して、前記リセット信号を前記リセットラインに供給するリセット駆動回路と、前記リセット信号に応答して、前記スキャン駆動回路の第１Ｑノードを放電させる第１トランジスタと、前記スキャン信号に応答して、前記リセット駆動回路の第２Ｑノードを放電させる第２トランジスタと、を備える。

前記スキャン駆動回路のステージは、スタート信号及び第ｎ−２（ｎは自然数）スキャン信号のうちいずれか一つに応答して、第ｎ−１スキャン信号を出力する第ｎ−１ステージと、前記第ｎ−１スキャン信号に応答して、第ｎスキャン信号を出力する第ｎステージと、を備える。

前記第ｎ−１ステージは、前記第ｎスキャン信号に応答して、前記第１Ｑノードを放電させ、前記第１ＱＢノードを充電させる。

前記リセット駆動回路のステージは、スタート信号及び第ｎ−２（ｎは自然数）リセット信号のうちいずれか一つに応答して、第ｎ−１リセット信号を出力する第ｎ−１ステージと、前記第ｎ−１リセット信号に応答して、第ｎリセット信号を出力する第ｎステージと、を備える。

前記第ｎ−１ステージは、前記第ｎリセット信号に応答して、前記第２Ｑノードを放電させ、前記第２ＱＢノードを充電させる。

前記第１トランジスタは、前記第１Ｑノードに接続されたソース電極、前記リセットラインに接続されたゲート電極及び低電位の電源電圧源に接続されたドレイン電極を有する。

前記第２トランジスタは、前記第２Ｑノードに接続されたソース電極、前記スキャンラインに接続されたゲート電極及び前記低電位の電源電圧源に接続されたドレイン電極を有する。

複数のリセットラインは、互いに接続されて前記リセット信号が同時に供給され、前記接続されたリセットラインは、複数の前記第１トランジスタそれぞれに形成されたゲート端子に共通に接続され、前記スキャンラインは、前記第２トランジスタのゲート端子に１：１に接続される。

前記リセット駆動回路のステージの個数は、前記スキャン駆動回路のステージより少ない。

本発明のさらに他の実施形態によるＯＬＥＤ表示装置は、前記画素アレイと、前記スキャン駆動回路と、前記リセット駆動回路と、前記リセット信号に応答して、前記スキャンラインを放電させる第１トランジスタと、前記スキャン信号に応答して、前記リセットラインを放電させる第２トランジスタと、を備える。

本発明によるＯＬＥＤ表示装置は、ＯＬＥＤ駆動素子、特にトランジスタの劣化による特性変化を防止して、ＯＬＥＤ駆動回路の動作信頼性を確保できると共に、スキャン駆動回路及びリセット駆動回路をＯＬＥＤパネルに内蔵することによって、薄膜化及びコスト低減に有利である。また、本発明によるＯＬＥＤ表示装置は、相異なる駆動回路の出力を利用して、スキャン駆動回路及びリセット駆動回路のＱノード、スキャンライン及びリセットラインをもう一度放電させることによって、駆動中に発生する部分的充電による回路の信頼性の低下問題を解決できる。

前記目的以外に本発明の他の目的及び特徴は、添付した図面を参照した実施形態についての説明を通じて明白に表れる。

以下、図５ないし図１７を参照して、本発明の望ましい実施形態について説明する。

図５に示すように、本発明の実施形態によるＯＬＥＤ表示装置は、ｎ個のスキャンラインＧ１ないしＧｎとｍ個のデータラインＤ１ないしＤｍとの交差で定義された画素領域に、ｎ×ｍマトリックス形態に配列されたｎ×ｍ個の画素Ｐ［ｉ、ｊ］、データラインＤ１ないしＤｍと並べて配列されて、高電位の電源電圧ＶＤＤを各画素Ｐ［ｉ、ｊ］に供給するｍ個の電源電圧供給ラインＳ１ないしＳｍ、スキャンラインＧ１ないしＧｎと並べて配列されて、リセット信号を各画素Ｐ［ｉ、ｊ］に供給するリセットラインＲ１ないしＲｎ、スキャンラインＧ１ないしＧｎを駆動するスキャン駆動回路１０２、リセットラインＲ１ないしＲｎを駆動するリセット駆動回路１０６、及びデータラインＤ１ないしＤｍを駆動するデータ駆動回路１０１を備える。

データラインＤ１ないしＤｍ、スキャンラインＧ１ないしＧｎ、電源電圧供給ラインＳ１ないしＳｍ及び画素Ｐ［ｉ、ｊ］を含んだ画素アレイが形成される基板上に、前記画素アレイと共に、前記スキャン駆動回路１０２及び前記リセット駆動回路１０６が形成される。

スキャン駆動回路１０２は、１水平周期ごとにスキャン信号を順次にシフトさせて出力するシフトレジスタを備えて、スキャンラインＧ１ないしＧｎにスキャン信号を順次に供給する。

リセット駆動回路１０６は、リセット信号をシフトさせて出力するシフトレジスタを備えて、前記リセット信号をリセットラインＲ１ないしＲｎに順次に供給する。このリセット駆動回路１０６は、画素アレイ領域１０８を挟んでスキャン駆動回路１０２の反対側に形成される。

このスキャン駆動回路１０２及びリセット駆動回路１０６は、画素アレイと共に同じ基板上に形成できるように、画素アレイのＴＦＴと同様に、非晶質のシリコン（ａ−Ｓｉ）を利用した複数のトランジスタを備える。一方、画素アレイのＴＦＴがポリシリコンで形成される場合には、スキャン駆動回路１０２及びリセット駆動回路１０６のＴＦＴも、ポリシリコンで形成される。

このように、ＯＬＥＤパネル１０３に内蔵型に形成されるスキャン駆動回路１０２及びリセット駆動回路１０６は、画素アレイと共に形成されるので、回路コストが最小化され、回路を形成する工程や、または画素アレイ基板上に付着する工程などが不要である。

データ駆動回路１０１は、外部から入力されたデジタルデータをアナログデータに変換する。そして、データ駆動回路１０１は、アナログデータをスキャン信号が供給される度にデータラインＤ１ないしＤｍに供給する。

画素Ｐ［ｉ、ｊ］それぞれは、スキャンラインＧ１ないしＧｎにスキャン信号が供給されるとき、データラインＤ１ないしＤｍからのデータ電圧を供給されて、そのデータ電圧に相応する光を発生させ、このような画素Ｐ［ｉ、ｊ］を含んだ画素領域１０８により画像が表示される。

このために、各画素Ｐ［ｉ、ｊ］は、電源電圧供給ラインＳ１ないしＳｍに正極が接続されたＯＬＥＤ、及びＯＬＥＤを駆動するためにＯＬＥＤの負極に接続されると共に、スキャンラインＧ１ないしＧｎ、データラインＤ１ないしＤｍ及びリセットラインＲ１ないしＲｎと接続され、低電位の電源電圧ＶＳＳが供給されるＯＬＥＤ駆動回路１０５を備える。

ＯＬＥＤ駆動回路１０５は、スキャンラインＧ１ないしＧｎからのスキャン信号に応答して、データラインＤ１ないしＤｍからのデータ電圧を第１ノードＮ１に供給する第１トランジスタＴ１、第１ノードＮ１上の電圧に応答して、ＯＬＥＤに流れる電流量を制御する第２トランジスタＴ２、及びリセットラインＲ１ないしＲｎからのリセット信号に応答して、第１ノードＮ１を放電させる第３トランジスタＴ３を備える。このような第１ないし第３トランジスタＴ１ないしＴ３は、非晶質のシリコンで形成される。

このＯＬＥＤ駆動回路１０５の駆動波形は、図６に示した通りである。図６において、“１Ｆ”は１フレーム期間、“１Ｈ”は１水平期間、“Ｖｇ＿ｉ”は第ｉスキャンラインＧｉから供給されるゲート電圧、“Ｐｓｃ”はスキャン信号、“Ｖｄ＿ｊ”は第ｊデータラインＤｊから供給されるデータ電圧、“Ｖｒ＿ｉ”は第ｉリセットラインＲｉから供給されるリセット電圧、“Ｐｒｓ”はリセット信号、“ＶＮ１”は第１ノードＮ１上の電圧、“Ｉ_ＯＬＥＤ”はＯＬＥＤを通じて流れる電流を表す。

ＯＬＥＤ駆動回路１０５において、第１トランジスタＴ１は、第ｉスキャンラインＧｉを通じてスキャン信号が供給されれば、ターンオンされて第ｊデータラインＤｊから供給されたデータ電圧Ｖｄ＿ｊを第１ノードＮ１に供給する。第１ノードＮ１に供給されたデータ電圧Ｖｄ＿ｊは、第２トランジスタＴ２のゲート端子に供給される。このように供給されるデータ電圧Ｖｄ＿ｊにより第２トランジスタＴ２がターンオンされれば、ＯＬＥＤを通じて電流が流れる。このとき、ＯＬＥＤを通じて流れる電流は、高電位の電源電圧ＶＤＤにより発生し、その電流量は、第２トランジスタＴ２のゲート電極に印加されるデータ電圧Ｖｄ＿ｊの大きさに比例する。そして、第１トランジスタＴ１がターンオフされても、第１ノードＮ１上にフローティングされたデータ電圧により、第２トランジスタＴ２はターンオン状態を維持し、第ｉリセットラインＲｉから供給されるリセット信号Ｐｒｓにより、第３トランジスタＴ３がターンオンされて第１ノードＮ１が放電されるまで、第２トランジスタＴ２はターンオン状態を維持する。このとき、第ｉリセットラインＲｉからのリセット信号Ｐｒｓは、フレーム期間ごとにスキャン信号Ｐｓｃに１／２フレーム期間ほど遅延されて供給される。

このように、スキャン信号Ｐｓｃと１／２フレーム期間の間隔を有して発生するリセット信号Ｐｒｓにより、第３トランジスタＴ３を通じた第１ノードＮ１の電圧が放電されることによって、第２トランジスタＴ２は、１／２フレーム期間の駆動期間及び１／２フレーム期間の回復期間を有する。すなわち、図７に示すように、１／２フレーム期間の駆動期間に第２トランジスタＴ２に累積されて増加するゲートバイアスストレスは、回復期間の１／２フレーム期間に減少する。

すなわち、前半期の１／２フレーム期間に第２トランジスタＴ２のストレスが後半期の１／２フレーム期間に回復されるので、第２トランジスタＴ２、すなわちＯＬＥＤ駆動素子の劣化による特性変化を防止して、ＯＬＥＤ駆動回路の動作についての信頼性を向上させる。

一方、実施形態では、スキャン信号Ｐｓｃとリセット信号Ｐｒｓとの時間差を１／２フレーム期間と説明したが、このような時間差は、パネル特性及びＴＦＴ特性などによって調節可能である。

図８は、前記のようなスキャン信号Ｐｓｃ及びリセット信号Ｐｒｓを供給するためのスキャン駆動回路１０２及びリセット駆動回路１０６の構成を簡略に示した図面である。

図８に示すように、スキャン駆動回路１０２は、従属的に接続されたｎ個のステージで構成されるシフトレジスタを備える。前記シフトレジスタにおいて、第１ステージには、第１スタート信号Ｖｓｔ１が入力され、第２ないし第ｎステージには、スタート信号として以前の端出力信号が順次に入力される。また、各ステージは、同じ回路構成を有し、クロック信号ＣＬＫｓに応答して、スタート信号Ｖｓｔ１または以前の端出力信号をシフトさせることによって、ほぼ１水平期間のパルス幅を有するスキャン信号を発生させる。このように発生するスキャン信号は、スキャンラインＧ１ないしＧｎに順次に供給される。

リセット駆動回路１０６は、スキャン駆動回路１０２と実質的に同じ回路構成を有するシフトレジスタを備え、第１スタート信号Ｖｓｔ１よりほぼ１／２フレーム期間ほど遅延されたタイミングに発生する第２スタート信号Ｖｓｔ２により、スキャン信号より遅延されたリセット信号をリセットラインＲ１ないしＲｎに順次に供給する。このように、第１スタート信号Ｖｓｔ１と第２スタート信号Ｖｓｔ２との時間差により、前述したスキャン信号とリセット信号との間に時間差が存在する。すなわち、ＯＬＥＤ駆動素子の動作期間及び回復期間は、スタート信号Ｖｓｔ１、Ｖｓｔ２の調節により調節可能である。

図８では、スキャン駆動回路１０２及びリセット駆動回路１０６に印加されるクロック信号ＣＬＫｓを二つの２相クロックと例示しているが、このようなクロック信号は、公知の３相クロック、４相クロックまたはそれ以上のクロックＣＬＫｓでも可能である。また、スキャン駆動回路１０２及びリセット駆動回路１０６は、同じクロック信号で駆動され、また、相異なるクロック信号に応答して動作することもできる。

図５では、各画素Ｐ［ｉ、ｊ］のＯＬＥＤ駆動回路１０５がＯＬＥＤの負極に接続された実施形態を示すが、図９のように、ＯＬＥＤ駆動回路１０７がＯＬＥＤの正極に接続される構造も可能である。

図１０は、図５または図９に示したスキャン駆動回路及びリセット駆動回路の第２実施形態を詳細に示すブロック図である。

図１０に示すように、スキャン駆動回路１０２及びリセット駆動回路１０６は、それぞれ従属的に接続されたｎ個のステージ（第１ないし第ｎステージ）を備える。

スキャン駆動回路１０２において、第１ステージには、第１スタート信号Ｖｓｔ１が入力され、第２ないし第ｎステージには、スタート信号として以前の端スキャン信号Ｖｇ＿ｉ−１が入力される。そして、第１ないし第ｎ−１ステージには、次の端スキャン信号Ｖｇ＿ｉ＋１がステージリセット信号として入力され、第ｎステージには、ダミーステージ（図示せず）からステージリセット信号が入力される。また、各ステージは、実質的に同じ回路構成を有し、４個のクロック信号Ｃ１ないしＣ４のうちいずれか一つのクロック信号に応答して、第１スタート信号Ｖｓｔ１または以前の端スキャン信号Ｖｇ＿ｉをシフトさせることによって、１水平期間のパルス幅を有するスキャン信号を発生させる。

第２スタート信号Ｖｓｔ２は、第１スタート信号Ｖｓｔ１より遅く発生する。したがって、リセット信号は、スキャンラインＧ１ないしＧｎに供給されるスキャン信号より所定期間ほど遅延されて供給される。

図１１は、図１０に示したスキャン駆動回路及びリセット駆動回路の第１実施形態を詳細に示す回路図である。

図１１に示すように、スキャン駆動回路１０２は、リセットラインＲ１ないしＲｎからのリセット信号Ｖｒ＿１ないしＶｒ＿ｎに応答して、ステージ２０１ないし２０ｎのＱノードを放電させる第１トランジスタＴ１を備え、リセット駆動回路１０６は、スキャンラインＧ１ないしＧｎからのスキャン信号Ｖｇに応答して、ステージ６０１ないし６０ｎのＱノードを放電させる第２トランジスタＴ２を備える。

スキャン駆動回路１０２において、第１ステージ２０１のセット端子Ｓにスタート信号Ｖｓｔ１が入力されれば、そのステージ２０１でＱノードの充電及びＱＢノードの放電がなされる。次いで、Ｑノードが充電された状態で、ハイ論理電圧を有する第１クロック信号Ｃ１が第１ステージ２０１に入力されるとき、プルアップトランジスタＴ−ｕｐを通じて第１スキャン信号Ｖｇ＿１が第１スキャンラインＧ１に供給される。これと共に、第１スキャン信号Ｖｇ＿１は、第２ステージ２０２のセット端子Ｓに供給されて第２ステージ２０２のＱノードを充電し、第２ステージ２０２のＱＢノードを放電させる。また、第１スキャン信号Ｖｇ＿１は、リセット駆動回路１０６の第２トランジスタＴ２のゲート端子に印加される。したがって、第２トランジスタＴ２は、第１スキャン信号Ｖｇ＿１によりターンオンされて、リセット駆動回路１０６で第１ステージ６０１のＱノードを強制的に放電させる。

次いで、第２クロック信号Ｃ２により第２ステージ２０２で発生する第２スキャン信号Ｖｇ＿２は、第２スキャンラインＧ２に供給されると共に、ステージリセット信号として第１ステージ２０１のリセット端子Ｒに供給される。この第２スキャン信号Ｖｇ＿２は、第１ステージ２０１のＱノードを放電させ、ＱＢノードを充電させる。したがって、第２スキャン信号Ｖｇ＿２が発生するとき、第１スキャンラインＧ１は、プルダウントランジスタＴ＿ｄｎを通じて放電される。また、第２スキャン信号Ｖｇ＿２は、リセット駆動回路１０６に含まれた第２ステージ６０２の第２トランジスタＴ２のゲート端子に印加される。したがって、第２トランジスタＴ２は、第２スキャン信号Ｖｇ＿２によりターンオンされて、リセット駆動回路１０６で第２ステージ６０２のＱノードを放電させる。

同様に、第３ステージ２０３から出力される第３スキャン信号Ｖｇ＿３は、第３スキャンラインＧ３に供給されると共に、ステージリセット信号として第２ステージ２０２を初期化する。このような動作により、スキャン駆動回路１０２は、スキャンラインＧ１ないしＧｎにスキャン信号を順次に供給し、リセット駆動回路１０６のＱノードを放電させる。

リセット駆動回路１０６のリセット動作も、前述したスキャン駆動回路１０２と実質的に同一になされる。

リセット駆動回路１０６の第１ステージ６０１のスタート信号Ｖｓｔ２がセット端子Ｓに入力されれば、そのステージ６０１でＱノードの充電及びＱＢノードの放電がなされる。次いで、Ｑノードが充電された状態でハイ論理電圧を有する第１クロック信号Ｃ１は、プルアップトランジスタＴ−ｕｐを通じて第１リセット信号Ｖｒ＿１として第１リセットラインＲ１に供給される。これと共に、第１リセット信号Ｖｒ＿１は、第２ステージ６０２のセット端子Ｓに供給されて第２ステージ６０２のＱノードを充電し、第２ステージ６０２のＱＢノードを放電させる。また、第１リセット信号Ｖｒ＿１は、第１トランジスタＴ１のゲート端子に印加される。したがって、第１トランジスタＴ１は、第１リセット信号Ｖｒ＿１によりターンオンされて、スキャン駆動回路１０２で第１ステージ２０１のＱノードを放電させる。

次いで、第２クロック信号Ｃ２により第２ステージ６０２で発生する第２リセット信号Ｖｒ＿２は、第２リセットラインＲ２に供給されると共に、ステージリセット信号として第１ステージ６０１のリセット端子Ｒに供給される。この第２リセット信号Ｖｒ＿２は、第１ステージ６０１のＱノードを放電させ、ＱＢノードを充電させる。したがって、第２リセット信号Ｖｒ＿２が発生するとき、第１リセットラインＲ１は、プルダウントランジスタＴ＿ｄｎを通じて放電される。また、第２リセット信号Ｖｒ＿２は、スキャン駆動回路１０２に含まれた第２ステージ２０２の第１トランジスタＴ１のゲート端子に印加される。したがって、第１トランジスタＴ１は、第２リセット信号Ｖｒ＿２によりターンオンされて、スキャン駆動回路１０２で第２ステージ２０２のＱノードを強制的に放電させる。

同様に、第３ステージ２０３から出力される第３リセット信号Ｖｒ＿３は、第３リセットラインＲ３に供給されると共に、ステージリセット信号として第２ステージ６０２を初期化する。このような動作により、リセット駆動回路１０６は、リセットラインＲ１ないしＲｎにリセット信号を順次に供給し、スキャン駆動回路１０２のＱノードを放電させる。

このように、スキャン駆動回路１０２及びリセット駆動回路１０６は、他のステージの出力によりＱノードを強制的に放電させることによって、Ｑノードの異常充電によりＯＬＥＤの誤動作を防止し、動作の信頼性を向上させる。

図１２は、図１０に示したスキャン駆動回路及びリセット駆動回路の第２実施形態を詳細に示す回路図である。

図１２に示すように、スキャン駆動回路１０２は、リセットラインＲ１ないしＲｎからのリセット信号Ｖｒ＿１ないしＶｒ＿ｎに応答して、スキャンラインＧ１ないしＧｎを放電させる第３トランジスタＴ３を備え、リセット駆動回路１０６は、スキャンラインＧ１ないしＧｎからのスキャン信号Ｖｇ＿１ないしＶｇ＿ｎに応答して、リセットラインＲ１ないしＲｎを放電させる第４トランジスタＴ４を備える。

第３トランジスタＴ３のソース端子は、スキャンラインＧ１ないしＧｎに接続され、ドレイン端子は、低電位の電源電圧源ＶＳＳに接続される。そして、第３トランジスタＴ３のゲート端子は、リセットラインＲ１ないしＲｎに接続される。

第４トランジスタＴ４のソース端子は、リセットラインＲ１ないしＲｎに接続され、ドレイン端子は、低電位の電源電圧源ＶＳＳに接続される。そして、第４トランジスタＴ４のゲート端子は、スキャンラインＧ１ないしＧｎに接続される。

スキャン駆動回路１０２の第１ステージ２０１にスタート信号Ｖｓｔ１が入力されれば、第１ステージ２０１でＱノードが充電され、ＱＢノードが放電される。第１ステージ２０１のＱノードが充電された状態で、ハイ電圧の第１クロック信号がプルアップトランジスタＴ−ｕｐのソース端子に供給されれば、第１スキャン信号Ｖｇ＿１は、第１スキャンラインＧ１に供給されると共に、スタート信号として第２ステージ２０２のセット端子Ｓに供給されて、第２ステージ２０２のＱノードを充電させ、ＱＢノードを放電させる。また、第１スキャン信号Ｖｇ＿１は、第１リセットラインＲ１に接続された第４トランジスタＴ４のゲート端子に印加されて、第１リセットラインＲ１を放電させる。

第２クロック信号Ｃ２によりスキャン駆動回路１０２の第２ステージ２０２で発生する第２スキャン信号Ｖｇ＿２は、第２スキャンラインＧ２に供給されると共に、第１ステージ２０１のリセット端子Ｒに供給されて、第１ステージ２０１のＱノードを放電させ、第１ステージ２０１のＱＢノードを充電させる。したがって、第２スキャン信号Ｖｇ＿２が発生すれば、第１ステージ２０１のプルダウントランジスタＴ＿ｄｎがターンオンされて、第１スキャンラインＧ１が低電位の電源電圧ＶＳＳまで放電されると共に、第２ステージ２０２のプルアップトランジスタＴ＿ｕｐがターンオンされて、第２スキャンラインＧ２が第２クロック信号Ｃ２の電圧まで充電される。また、第２スキャン信号Ｖｇ＿２は、第２リセットラインＲ２に接続された第４トランジスタＴ４のゲート端子に印加されて、第２リセットラインＲ２を放電させる。

このような動作により、スキャン駆動回路１０２は、スキャンラインＧ１ないしＧｎにスキャン信号Ｖｇ＿１ないしＶｇ＿ｎを順次に供給すると共に、以前の端ステージを初期化させ、また、リセットラインＲ１ないしＲｎを順次に放電させる。

リセット駆動回路１０６の第１ステージにスタート信号Ｖｓｔ２が入力されれば、第１ステージ６０１でＱノードが充電され、ＱＢノードが放電される。第１ステージ６０１のＱノードが充電された状態で、ハイ電圧の第１クロック信号がプルアップトランジスタＴ−ｕｐのソース端子に供給されれば、第１リセット信号Ｖｒ＿１は、第１リセットラインＲ１に供給されると共に、スタート信号として第２ステージ６０２のセット端子Ｓに供給されて、第２ステージ６０２のＱノードを充電させ、ＱＢノードを放電させる。また、第１リセット信号Ｖｒ＿１は、第１スキャンラインＧ１に接続された第２トランジスタＴ２のゲート端子に印加されて、第１スキャンラインＧ１を放電させる。

第２クロック信号Ｃ２によりリセット駆動回路１０６の第２ステージ６０２で発生する第２リセット信号Ｖｒ＿２は、第２リセットラインＲ２に供給されると共に、第１ステージ６０１のリセット端子Ｒに供給されて、第１ステージ６０１のＱノードを放電させ、第１ステージ６０１のＱＢノードを充電させる。したがって、第２リセット信号Ｖｒ＿２が発生すれば、第１ステージ６０１のプルダウントランジスタＴ＿ｄｎがターンオンされて、第１リセットラインＲ１が低電位の電源電圧ＶＳＳまで放電されると共に、第２ステージ６０２のプルアップトランジスタＴ＿ｕｐがターンオンされて、第２リセットラインＲ２が第２クロック信号Ｃ２の電圧まで充電される。また、第２リセット信号Ｖｒ＿２は、第２スキャンラインＧ２に接続された第３トランジスタＴ３のゲート端子に印加されて、第２スキャンラインＧ２を放電させる。

このような動作により、リセット駆動回路１０６は、リセットラインＲ１ないしＲｎにスキャン信号Ｖｒ＿１ないしＶｒ＿ｎを順次に供給すると共に、以前の端ステージを初期化させ、また、スキャンラインＧ１ないしＧｎを順次に放電させる。

図１３は、図１０に示したスキャン駆動回路及びリセット駆動回路の第３実施形態を詳細に示す回路図である。

図１３に示すように、スキャン駆動回路１０２は、リセットラインＲ１ないしＲｎからのリセット信号Ｖｒ＿１ないしＶｒ＿ｎに応答して、ステージ２０１ないし２０ｎのＱノードを放電させる第１トランジスタＴ１、及びリセット信号Ｖｒ＿１ないしＶｒ＿ｎに応答して、スキャンラインＧ１ないしＧｎを放電させる第３トランジスタＴ３を備える。

そして、リセット駆動回路１０６は、スキャンラインＧ１ないしＧｎからのスキャン信号Ｖｇに応答して、ステージ６０１ないし６０ｎのＱノードを放電させる第２トランジスタＴ２、及びスキャンラインＧ１ないしＧｎからのスキャン信号Ｖｇ＿１ないしＶｇ＿ｎに応答して、リセットラインＲ１ないしＲｎを放電させる第４トランジスタＴ４を備える。

第１トランジスタＴ１のソース端子は、スキャン駆動回路１０２に含まれたステージ２０１ないし２０ｎのＱノードに接続され、ドレイン端子は、低電位の電源電圧源ＶＳＳに接続される。そして、第１トランジスタＴ３のゲート端子は、リセットラインＲ１ないしＲｎに接続される。

第２トランジスタＴ２のソース端子は、リセット駆動回路１０６に含まれたステージ６０１ないし６０ｎのＱノードに接続され、ドレイン端子は、低電位の電源電圧源ＶＳＳに接続される。そして、第２トランジスタＴ２のゲート端子は、リセットラインＲ１ないしＲｎに接続される。

第３トランジスタＴ３のソース端子は、スキャンラインＧ１ないしＧｎに接続され、ドレイン端子は、低電位の電源電圧源ＶＳＳに接続される。そして、第３トランジスタＴ３のゲート端子は、リセットラインＲ１ないしＲｎに接続される。

第４トランジスタＴ４のソース端子は、リセットラインＲ１ないしＲｎに接続され、ドレイン端子は、低電位の電源電圧源ＶＳＳに接続される。そして、第４トランジスタＴ４のゲート端子は、スキャンラインＧ１ないしＧｎに接続される。

図１３に示したスキャン駆動回路１０２及びリセット駆動回路１０６は、図１１及び図１２に示したスキャン駆動回路１０２及びリセット駆動回路１０６の回路構成を組み合わせた実施形態である。

スキャン駆動回路１０２の第１ステージ２０１にスタート信号Ｖｓｔ１が入力されれば、第１ステージ２０１でＱノードが充電され、ＱＢノードが放電される。第１ステージ２０１のＱノードが充電された状態で、ハイ電圧の第１クロック信号がプルアップトランジスタＴ−ｕｐのソース端子に供給されれば、第１スキャン信号Ｖｇ＿１は、第１スキャンラインＧ１に供給されると共に、スタート信号として第２ステージ２０２のセット端子Ｓに供給されて、第２ステージ２０２のＱノードを充電させ、ＱＢノードを放電させる。また、第１スキャン信号Ｖｇ＿１は、リセット駆動回路１０６の第１ステージ６０１に接続された第２及び第４トランジスタＴ２、Ｔ４をターンオンさせて、第１ステージ６０１のＱノードを放電させ、第１リセットラインＲ１を放電させる。

第２クロック信号Ｃ２によりスキャン駆動回路１０２の第２ステージ２０２で発生する第２スキャン信号Ｖｇ＿２は、第２スキャンラインＧ２に供給されると共に、第１ステージ２０１のリセット端子Ｒに供給されて、第１ステージ２０１のＱノードを放電させ、第１ステージ２０１のＱＢノードを充電させる。したがって、第２スキャン信号Ｖｇ＿２が発生すれば、第１ステージ２０１のプルダウントランジスタＴ＿ｄｎがターンオンされて、第１スキャンラインＧ１が低電位の電源電圧ＶＳＳまで放電されると共に、第２ステージ２０２のプルアップトランジスタＴ＿ｕｐがターンオンされて、第２スキャンラインＧ２が第２クロック信号Ｃ２の電圧まで充電される。また、第２スキャン信号Ｖｇ＿２は、リセット駆動回路１０６の第２ステージ６０２に接続された第２及び第４トランジスタＴ２、Ｔ４をターンオンさせて、第２ステージ６０２のＱノードを放電させ、第２リセットラインＲ２を放電させる。

このような動作により、スキャン駆動回路１０２は、スキャンラインＧ１ないしＧｎにスキャン信号Ｖｇ＿１ないしＶｇ＿ｎを順次に供給すると共に、以前の端ステージを初期化させ、また、リセット駆動回路１０６のステージ６０１ないし６０ｎでＱノードを順次に放電させると共に、リセットラインＲ１ないしＲｎを順次に放電させる。

リセット駆動回路１０６の第１ステージ６０１にスタート信号Ｖｓｔ１が入力されれば、第１ステージ６０１でＱノードが充電され、ＱＢノードが放電される。第１ステージ６０１のＱノードが充電された状態で、ハイ電圧の第１クロック信号がプルアップトランジスタＴ−ｕｐのソース端子に供給されれば、第１リセット信号Ｖｒ＿１は、第１リセットラインＲ１に供給されると共に、スタート信号として第２ステージ６０２のセット端子Ｓに供給されて、第２ステージ６０２のＱノードを充電させ、ＱＢノードを放電させる。また、第１リセット信号Ｖｒ＿１は、スキャン駆動回路１０２の第１ステージ２０１に接続された第１及び第３トランジスタＴ１、Ｔ３をターンオンさせて、第１ステージ２０１のＱノードを放電させ、第１スキャンラインＧ１を放電させる。

第２クロック信号Ｃ２によりリセット駆動回路１０６の第２ステージ６０２で発生する第２リセット信号Ｖｒ＿２は、第２リセットラインＲ２に供給されると共に、第１ステージ６０１のリセット端子Ｒに供給されて、第１ステージ６０１のＱノードを放電させ、第１ステージ６０１のＱＢノードを充電させる。したがって、第２リセット信号Ｖｒ＿２が発生すれば、第１ステージ６０１のプルダウントランジスタＴ＿ｄｎがターンオンされて、第１リセットラインＲ１が低電位の電源電圧ＶＳＳまで放電されると共に、第２ステージ６０２のプルアップトランジスタＴ＿ｕｐがターンオンされて、第２リセットラインＲ２が第２クロック信号Ｃ２の電圧まで充電される。また、第２リセット信号Ｖｒ＿２は、スキャン駆動回路１０２の第２ステージ２０２に接続された第１及び第３トランジスタＴ１、Ｔ３をターンオンさせて、第１ステージ２０１のＱノードを放電させ、第２スキャンラインＧ２を放電させる。

このような動作により、リセット駆動回路１０６は、リセットラインＲ１ないしＲｎにリセット信号Ｖｒ＿１ないしＶｒ＿ｎを順次に供給すると共に、以前の端ステージを初期化させ、また、スキャン駆動回路１０２のステージ２０１ないし２０ｎでＱノードを順次に放電させると共に、スキャンラインＧ１ないしＧｎを順次に放電させる。

図１４は、図５または図９に示したスキャン駆動回路及びリセット駆動回路の第３実施形態を詳細に示すブロック図である。

図１４に示すように、リセット駆動回路３０６は、それぞれ隣り合う二つのリセットラインＲ１ないしＲｎにリセット信号を同時に供給し、そのリセット信号を順次にシフトさせるｎ／２個のステージを備える。

この実施形態のスキャン駆動回路３０２は、スキャンラインＧ１ないしＧｎのスキャン信号を順次に供給するｎ個のステージを備える。

前記スキャン駆動回路３０２及びリセット駆動回路３０６それぞれは、図１５ないし図１７のように具現される。

図１５に示すように、スキャン駆動回路３０２は、奇数リセット信号Ｖｒ＿１、Ｖｒ＿３、・・・、Ｖｒ＿（ｎ／２）−１に応答して、第４ｋ＋１（ｋは、０以上の自然数）ステージ２０１、２０５、・・・、２０ｎ−３のＱノードを放電させる第１１トランジスタＴ１１、奇数リセット信号Ｖｒ＿１、Ｖｒ＿３、・・・、Ｖｒ＿（ｎ／２）−１に応答して、第４ｋ＋２ステージ２０２、２０６、・・・、２０ｎ−２のＱノードを放電させる第１３トランジスタＴ１３、偶数リセット信号Ｖｒ＿２、Ｖｒ＿４、・・・、Ｖｒ＿ｎ／２に応答して、第４ｋ＋３ステージ２０３、２０７、・・・、２０ｎ−１のＱノードを放電させる第１４トランジスタＴ１４、及び偶数リセット信号Ｖｒ＿２、Ｖｒ＿４、・・・、Ｖｒ＿ｎ／２に応答して、第４ｋ＋４ステージ２０４、２０８、・・・、２０ｎのＱノードを放電させる第１５トランジスタＴ１５を備える。

リセット駆動回路３０６は、奇数スキャン信号Ｖｇ＿１、Ｖｇ＿３、・・・、Ｖｇ＿ｎ−１に応答して、奇数ステージ６０１、６０３、・・・、６０ｎ／２−１のＱノードを放電させる第１２トランジスタＴ１２、及び奇数スキャン信号Ｖｇ＿１、Ｖｇ＿３、・・・、Ｖｇ＿ｎ−１に応答して、偶数ステージ６０２、６０４、・・・、６０ｎ／２のＱノードを放電させる第１５トランジスタＴ１５を備える。

スキャン駆動回路３０２で第１ステージ２０１のセット端子Ｓにスタート信号Ｖｓｔ１が入力されれば、そのステージ２０１でＱノードの充電及びＱＢノードの放電がなされる。次いで、Ｑノードが充電された状態で、ハイ論理電圧を有する第１クロック信号Ｃ１が第１ステージ２０１に入力されるとき、プルアップトランジスタＴ−ｕｐを通じて第１スキャン信号Ｖｇ＿１が第１スキャンラインＧ１に供給される。これと共に、第１スキャン信号Ｖｇ＿１は、第２ステージ２０２のセット端子Ｓに供給されて、第２ステージ２０２のＱノードを充電し、第２ステージ２０２のＱＢノードを放電させる。また、第１スキャン信号Ｖｇ＿１は、リセット駆動回路３０６の第１２トランジスタＴ１２のゲート端子に印加される。したがって、第１２トランジスタＴ１２は、第１スキャン信号Ｖｇ＿１によりターンオンされて、リセット駆動回路３０６で第１ステージ６０１のＱノードを強制的に放電させる。

次いで、第２クロック信号Ｃ２により第２ステージ２０２で発生する第２スキャン信号Ｖｇ＿２は、第２スキャンラインＧ２に供給されると共に、ステージリセット信号として第１ステージ２０１のリセット端子Ｒに供給される。この第２スキャン信号Ｖｇ＿２は、第１ステージ２０１のＱノードを放電させ、ＱＢノードを充電させる。したがって、第２スキャン信号Ｖｇ＿２が発生するとき、第１スキャンラインＧ１は、プルダウントランジスタＴ＿ｄｎを通じて放電される。

第３ステージ２０３から出力される第３スキャン信号Ｖｇ＿３は、第３スキャンラインＧ３に供給されると共に、ステージリセット信号として第２ステージ２０２を初期化し、第１５トランジスタＴ１５をターンオンさせて、リセット駆動回路３０６の第２ステージ６０２に形成されたＱノードを放電させる。このような動作により、スキャン駆動回路３０２は、スキャンラインＧ１ないしＧｎにスキャン信号を順次に供給し、リセット駆動回路３０６のＱノードを放電させる。

リセット駆動回路３０６の第１ステージ６０１のスタート信号Ｖｓｔ２がセット端子Ｓに入力されれば、そのステージ６０１でＱノードの充電及びＱＢノードの放電がなされる。次いで、Ｑノードが充電された状態でハイ論理電圧を有する第１クロック信号Ｃ１は、プルアップトランジスタＴ−ｕｐを通じて第１リセット信号Ｖｒ＿１として第１及び第２リセットラインＲ１、Ｒ２に同時に供給される。これと共に、第１リセット信号Ｖｒ＿１は、第２ステージ６０２のセット端子Ｓに供給されて、第２ステージ６０２のＱノードを充電し、第２ステージ６０２のＱＢノードを放電させる。また、第１リセット信号Ｖｒ＿１は、スキャン駆動回路３０２の第１１及び第１３トランジスタＴ１１、Ｔ１３のゲート端子に印加される。したがって、第１１及び第１３トランジスタＴ１１、Ｔ１３は、第１リセット信号Ｖｒ＿１によりターンオンされて、スキャン駆動回路３０２で第１及び第２ステージ２０１、２０２のＱノードを放電させる。

次いで、第３クロック信号Ｃ３により第２ステージ６０２で発生する第２リセット信号Ｖｒ＿２は、第３及び第４リセットラインＲ３、Ｒ４に同時に供給されると共に、ステージリセット信号として第１ステージ６０１のリセット端子Ｒに供給される。この第２リセット信号Ｖｒ＿２は、第１ステージ６０１のＱノードを放電させ、ＱＢノードを充電させる。したがって、第２リセット信号Ｖｒ＿２が発生するとき、第１リセットラインＲ１は、プルダウントランジスタＴ＿ｄｎを通じて放電される。また、第２リセット信号Ｖｒ＿２は、第１４及び第１５トランジスタＴ１４、Ｔ１５のゲート端子に印加される。したがって、第１４及び第１５トランジスタＴ１４、Ｔ１５は、第２リセット信号Ｖｇ＿２によりターンオンされて、スキャン駆動回路３０２で第３及び第４ステージ２０３、２０４のＱノードを強制的に放電させる。

このような動作により、リセット駆動回路３０６は、リセットラインＲ１ないしＲｎ／２にリセット信号を順次に供給し、スキャン駆動回路３０２のＱノードを順次に放電させる。

図１６に示すように、スキャン駆動回路３０２は、奇数リセット信号Ｖｒ＿１、Ｖｒ＿３、・・・、Ｖｒ＿（ｎ／２）−１に応答して、第４ｋ＋１スキャンラインＧ１、Ｇ５、・・・、Ｇｎ−３を放電させる第１７トランジスタＴ１７、奇数リセット信号Ｖｒ＿１、Ｖｒ＿３、・・・、Ｖｒ＿（ｎ／２）−１に応答して、第４ｋ＋２スキャンラインＧ２、Ｇ６、・・・、Ｇｎ−２を放電させる第１８トランジスタＴ１８、偶数リセット信号Ｖｒ＿２、Ｖｒ＿４、・・・、Ｖｒ＿ｎ／２に応答して、第４ｋ＋３スキャンラインＧ３、Ｇ７、・・・、Ｇｎ−１を放電させる第１９トランジスタＴ１９、及び偶数リセット信号Ｖｒ＿２、Ｖｒ＿４、・・・、Ｖｒ＿ｎ／２に応答して、第４ｋ＋４スキャンラインＧ４、Ｇ８、・・・、Ｇｎを放電させる第２０トランジスタＴ２０を備える。

リセット駆動回路３０６は、奇数スキャン信号Ｖｇ＿１、Ｖｇ＿３、・・・、Ｖｇ＿ｎ−１に応答して、奇数ステージ６０１、６０３、・・・、６０ｎ／２−１のＱノードを放電させる第１２トランジスタＴ１２、奇数スキャン信号Ｖｇ＿１、Ｖｇ＿３、・・・、Ｖｇ＿ｎ−１に応答して、第４ｋ＋１及び第４ｋ＋２リセットラインＲ１、Ｒ２、・・・、Ｒｎ−３、Ｒｎ−２を放電させる第２１トランジスタＴ２１、奇数スキャン信号Ｖｇ＿１、Ｖｇ＿３、・・・、Ｖｇ＿ｎ−１に応答して、偶数ステージ６０２、６０４、・・・、６０ｎ／２のＱノードを放電させる第１５トランジスタＴ１５、及び奇数スキャン信号Ｖｇ＿１、Ｖｇ＿３、・・・、Ｖｇ＿ｎ−１に応答して、第４ｋ＋３及び第４ｋリセットラインＲ３、Ｒ４、・・・、Ｒｎ−１、Ｒｎを放電させる第２２トランジスタＴ２２を備える。

スキャン駆動回路３０２の第１ステージ２０１にスタート信号Ｖｓｔ１が入力されれば、第１ステージ２０１でＱノードが充電され、ＱＢノードが放電される。第１ステージ２０１のＱノードが充電された状態で、ハイ電圧の第１クロック信号がプルアップトランジスタＴ−ｕｐのソース端子に供給されれば、第１スキャン信号Ｖｇ＿１は、第１スキャンラインＧ１に供給されると共に、スタート信号として第２ステージ２０２のセット端子Ｓに供給されて、第２ステージ２０２のＱノードを充電させ、ＱＢノードを放電させる。また、第１スキャン信号Ｖｇ＿１は、第１２及び第２１トランジスタＴ１２、Ｔ２１のゲート端子に印加されて、リセット駆動回路３０６で第１ステージ６０１のＱノードを放電させると共に、第１及び第２リセットラインＲ１、Ｒ２を放電させる。

第２クロック信号Ｃ２によりスキャン駆動回路３０２の第２ステージ２０２で発生する第２スキャン信号Ｖｇ＿２は、第２スキャンラインＧ２に供給されると共に、第１ステージ２０１のリセット端子Ｒに供給されて、第１ステージ２０１のＱノードを放電させ、第１ステージ２０１のＱＢノードを充電させる。したがって、第２スキャン信号Ｖｇ＿２が発生すれば、第１ステージ２０１のプルダウントランジスタＴ＿ｄｎがターンオンされて、第１スキャンラインＧ１が低電位の電源電圧ＶＳＳまで放電されると共に、第２ステージ２０２のプルアップトランジスタＴ＿ｕｐがターンオンされて、第２スキャンラインＧ２が第２クロック信号Ｃ２の電圧まで充電される。

第３ステージ２０３から出力される第３スキャン信号Ｖｇ＿３は、第３スキャンラインＧ３に供給されると共に、ステージリセット信号として第２ステージ２０２を初期化し、第１５及び第２２トランジスタＴ１５、Ｔ２２をターンオンさせて、リセット駆動回路３０６の第２ステージ６０２に形成されたＱノードを放電させ、第３及び第４リセットラインＲ３、Ｒ４を放電させる。このような動作により、スキャン駆動回路３０２は、スキャンラインＧ１ないしＧｎにスキャン信号を順次に供給し、リセット駆動回路３０６のＱノード及びリセットラインＲ１ないしＲｎを順次に放電させる。

リセット駆動回路３０６の第１ステージ６０１のスタート信号Ｖｓｔ２がセット端子Ｓに入力されれば、そのステージ６０１でＱノードの充電及びＱＢノードの放電がなされる。次いで、Ｑノードが充電された状態でハイ論理電圧を有する第１クロック信号Ｃ１は、プルアップトランジスタＴ−ｕｐを通じて第１リセット信号Ｖｒ＿１として第１及び第２リセットラインＲ１、Ｒ２に同時に供給される。これと共に、第１リセット信号Ｖｒ＿１は、第２ステージ６０２のセット端子Ｓに供給されて、第２ステージ６０２のＱノードを充電し、第２ステージ６０２のＱＢノードを放電させる。また、第１リセット信号Ｖｒ＿１は、スキャン駆動回路３０２の第１７及び第１８トランジスタＴ１７、Ｔ１８のゲート端子に印加される。したがって、第１７及び第１８トランジスタＴ１７、Ｔ１８は、第１リセット信号Ｖｒ＿１によりターンオンされて、第１及び第２スキャンラインＧ１、Ｇ２を放電させる。

次いで、第３クロック信号Ｃ３により第２ステージ６０２で発生する第２リセット信号Ｖｒ＿２は、第３及び第４リセットラインＲ３、Ｒ４に同時に供給されると共に、ステージリセット信号として第１ステージ６０１のリセット端子Ｒに供給される。この第２リセット信号Ｖｒ＿２は、第１ステージ６０１のＱノードを放電させ、ＱＢノードを充電させる。したがって、第２リセット信号Ｖｒ＿２が発生するとき、第１リセットラインＲ１は、プルダウントランジスタＴ＿ｄｎを通じて放電される。また、第２リセット信号Ｖｒ＿２は、第１９及び第２０トランジスタＴ１９、Ｔ２０のゲート端子に印加される。したがって、第１９及び第２０トランジスタＴ１９、Ｔ２０は、第２リセット信号Ｖｒ＿２によりターンオンされて、第３及び第４スキャンラインＧ３、Ｇ４を強制的に放電させる。

このような動作により、リセット駆動回路３０６は、リセットラインＲ１ないしＲｎ／２にリセット信号を順次に供給し、スキャンラインＧ１ないしＧｎを順次に放電させる。

図１７に示すように、スキャン駆動回路３０２は、奇数リセット信号Ｖｒ＿１、Ｖｒ＿３、・・・、Ｖｒ＿（ｎ／２）−１に応答して、第４ｋ＋１ステージ２０１、２０５、・・・、２０ｎ−３のＱノードを放電させる第１１トランジスタＴ１１、奇数リセット信号Ｖｒ＿１、Ｖｒ＿３、・・・、Ｖｒ＿（ｎ／２）−１に応答して、第４ｋ＋２ステージ２０２、２０６、・・・、２０ｎ−２のＱノードを放電させる第１３トランジスタＴ１３、奇数リセット信号Ｖｒ＿１、Ｖｒ＿３、・・・、Ｖｒ＿（ｎ／２）−１に応答して、第４ｋ＋１スキャンラインＧ１、Ｇ５、・・・、Ｇｎ−３を放電させる第１７トランジスタＴ１７、奇数リセット信号Ｖｒ＿１、Ｖｒ＿３、・・・、Ｖｒ＿（ｎ／２）−１に応答して、第４ｋ＋２スキャンラインＧ２、Ｇ６、・・・、Ｇｎ−２を放電させる第１８トランジスタＴ１８、偶数リセット信号Ｖｒ＿２、Ｖｒ＿４、・・・、Ｖｒ＿ｎ／２に応答して、第４ｋ＋３ステージ２０３、２０７、・・・、２０ｎ−１のＱノードを放電させる第１４トランジスタＴ１４、偶数リセット信号Ｖｒ＿２、Ｖｒ＿４、・・・、Ｖｒ＿ｎ／２に応答して、第４ｋ＋４ステージ２０４、２０８、・・・、２０ｎのＱノードを放電させる第１５トランジスタＴ１５、偶数リセット信号Ｖｒ＿２、Ｖｒ＿４、・・・、Ｖｒ＿ｎ／２に応答して、第４ｋ＋３スキャンラインＧ３、Ｇ７、・・・、Ｇｎ−１を放電させる第１９トランジスタＴ１９、及び偶数リセット信号Ｖｒ＿２、Ｖｒ＿４、・・・、Ｖｒ＿ｎ／２に応答して、第４ｋ＋４スキャンラインＧ４、Ｇ８、・・・、Ｇｎを放電させる第２０トランジスタＴ２０を備える。

リセット駆動回路３０６は、奇数スキャン信号Ｖｇ＿１、Ｖｇ＿３、・・・、Ｖｇ＿ｎ−１に応答して、奇数ステージ６０１、６０３、・・・、６０ｎ／２−１のＱノードを放電させる第１２トランジスタＴ１２、奇数スキャン信号Ｖｇ＿１、Ｖｇ＿３、・・・、Ｖｇ＿ｎ−１に応答して、第４ｋ＋１及び第４ｋ＋２リセットラインＲ１、Ｒ２、・・・、Ｒｎ−３、Ｒｎ−２を放電させる第２１トランジスタＴ２１、奇数スキャン信号Ｖｇ＿１、Ｖｇ＿３、・・・、Ｖｇ＿ｎ−１に応答して、偶数ステージ６０２、６０４、・・・、６０ｎ／２のＱノードを放電させる第１５トランジスタＴ１５、及び奇数スキャン信号Ｖｇ＿１、Ｖｇ＿３、・・・、Ｖｇ＿ｎ−１に応答して、第４ｋ＋３及び第４ｋリセットラインＲ３、Ｒ４、・・・、Ｒｎ−１、Ｒｎを放電させる第２２トランジスタＴ２２を備える。

スキャン駆動回路３０２の第１ステージ２０１にスタート信号Ｖｓｔ１が入力されれば、第１ステージ２０１でＱノードが充電され、ＱＢノードが放電される。第１ステージ２０１のＱノードが充電された状態で、ハイ電圧の第１クロック信号がプルアップトランジスタＴ−ｕｐのソース端子に供給されれば、第１スキャン信号Ｖｇ＿１は、第１スキャンラインＧ１に供給されると共に、スタート信号として第２ステージ２０２のセット端子Ｓに供給されて、第２ステージ２０２のＱノードを充電させ、ＱＢノードを放電させる。また、第１スキャン信号Ｖｇ＿１は、第１２及び第２１トランジスタＴ１２、Ｔ２１のゲート端子に印加されて、リセット駆動回路３０６で第１ステージ６０１のＱノードを放電させると共に、第１及び第２リセットラインＲ１、Ｒ２を放電させる。

第２クロック信号Ｃ２によりスキャン駆動回路３０２の第２ステージ２０２で発生する第２スキャン信号Ｖｇ＿２は、第２スキャンラインＧ２に供給されると共に、第１ステージ２０１のリセット端子Ｒに供給されて、第１ステージ２０１のＱノードを放電させ、第１ステージ２０１のＱＢノードを充電させる。したがって、第２スキャン信号Ｖｇ＿２が発生すれば、第１ステージ２０１のプルダウントランジスタＴ＿ｄｎがターンオンされて、第１スキャンラインＧ１が低電位の電源電圧ＶＳＳまで放電されると共に、第２ステージ２０２のプルアップトランジスタＴ＿ｕｐがターンオンされて、第２スキャンラインＧ２が第２クロック信号Ｃ２の電圧まで充電される。

第３ステージ２０３から出力される第３スキャン信号Ｖｇ＿３は、第３スキャンラインＧ３に供給されると共に、ステージリセット信号として第２ステージ２０２を初期化し、第１５及び第２２トランジスタＴ１５、Ｔ２２をターンオンさせて、リセット駆動回路３０６の第２ステージ６０２に形成されたＱノードを放電させ、第３及び第４リセットラインＲ３、Ｒ４を放電させる。このような動作により、スキャン駆動回路３０２は、スキャンラインＧ１ないしＧｎにスキャン信号を順次に供給し、リセット駆動回路３０６のＱノード及びリセットラインＲ１ないしＲｎを順次に放電させる。

リセット駆動回路３０６の第１ステージ６０１のスタート信号Ｖｓｔ２がセット端子Ｓに入力されれば、そのステージ６０１でＱノードの充電及びＱＢノードの放電がなされる。次いで、Ｑノードが充電された状態でハイ論理電圧を有する第１クロック信号Ｃ１は、プルアップトランジスタＴ−ｕｐを通じて第１リセット信号Ｖｒ＿１として第１及び第２リセットラインＲ１、Ｒ２に同時に供給される。これと共に、第１リセット信号Ｖｒ＿１は、第２ステージ６０２のセット端子Ｓに供給されて、第２ステージ６０２のＱノードを充電し、第２ステージ６０２のＱＢノードを放電させる。また、第１リセット信号Ｖｒ＿１は、スキャン駆動回路３０２の第１１、第１３、第１７及び第１８トランジスタＴ１１、Ｔ１３、Ｔ１７、Ｔ１８のゲート端子に印加される。したがって、第１１、第１３、第１７及び第１８トランジスタＴ１１、Ｔ１３、Ｔ１７、Ｔ１８は、第１リセット信号Ｖｒ＿１によりターンオンされて、スキャン駆動回路３０２で第１及び第２ステージ２０１、２０２のＱノードを放電させると共に、第１及び第２スキャンラインＧ１、Ｇ２を放電させる。

次いで、第３クロック信号Ｃ３により第２ステージ６０２で発生する第２リセット信号Ｖｒ＿２は、第３及び第４リセットラインＲ３、Ｒ４に同時に供給されると共に、ステージリセット信号として第１ステージ６０１のリセット端子Ｒに供給される。この第２リセット信号Ｖｒ＿２は、第１ステージ６０１のＱノードを放電させ、ＱＢノードを充電させる。したがって、第２リセット信号Ｖｒ＿２が発生するとき、第１リセットラインＲ１は、プルダウントランジスタＴ＿ｄｎを通じて放電される。また、第２リセット信号Ｖｒ＿２は、第１４、第１５、第１９及び第２０トランジスタＴ１４、Ｔ１５、Ｔ１９、Ｔ２０のゲート端子に印加される。したがって、第１４、第１５、第１９及び第２０トランジスタＴ１４、Ｔ１５、Ｔ１９、Ｔ２０は、第２リセット信号Ｖｒ＿２によりターンオンされて、スキャン駆動回路３０２で第３及び第４ステージ２０３、２０４のＱノードを放電させると共に、第３及び第４スキャンラインＧ３、Ｇ４を強制的に放電させる。

このような動作により、リセット駆動回路３０６は、リセットラインＲ１ないしＲｎ／２にリセット信号を順次に供給し、スキャン駆動回路３０２のＱノード及びスキャンラインＧ１ないしＧｎを順次に放電させる。

前述したように、本発明によるＯＬＥＤ表示装置は、ＯＬＥＤ駆動素子、特にトランジスタの劣化による特性変化を防止して、ＯＬＥＤ駆動回路の動作信頼性を確保できると共に、スキャン駆動回路及びリセット駆動回路をＯＬＥＤパネルに内蔵することによって、薄膜化及びコストの低減に有利である。

また、本発明によるＯＬＥＤ表示装置は、相異なる駆動回路の出力を利用して、スキャン駆動回路及びリセット駆動回路のＱノード、スキャンライン及びリセットラインをもう一度放電させることによって、駆動中に発生する部分的充電による回路の信頼性の低下問題を解決できる。

以上説明した内容を通じて、当業者であれば、本発明の技術思想を逸脱しない範囲で多様な変更及び修正が可能であるということが分かる。したがって、本発明の技術的範囲は、明細書の詳細な説明に記載された内容に限定されるものではなく、特許請求の範囲により決まらねばならない。

本発明は、ＯＬＥＤ表示装置関連の技術分野に適用可能である。

従来のＯＬＥＤ表示装置を示す図面である。 図１のＯＬＥＤ駆動回路の駆動波形を示す図面である。 電圧印加時間による累積ゲートバイアスストレスを示す図面である。 ポジティブのゲートバイアスストレスによる素子の特性変化を示す図面である。 ネガティブのゲートバイアスストレスによる素子の特性変化を示す図面である。 本発明の第１実施形態によるＯＬＥＤ表示装置を示すブロック図である。 図５に示したＯＬＥＤ表示装置の入／出力波形を示す波形図である。 本発明の実施形態によるＯＬＥＤ表示装置において、ゲートバイアスストレスの減少を示すグラフである。 図５に示したスキャン駆動回路及びリセット駆動回路の第１実施形態を詳細に示すブロック図である。 本発明の第２実施形態によるＯＬＥＤ表示装置を示すブロック図である。 図５または図９に示したスキャン駆動回路及びリセット駆動回路の第２実施形態を詳細に示すブロック図である。 図１０に示したスキャン駆動回路及びリセット駆動回路の第１実施形態を詳細に示す回路図である。 図１０に示したスキャン駆動回路及びリセット駆動回路の第２実施形態を詳細に示す回路図である。 図１０に示したスキャン駆動回路及びリセット駆動回路の第３実施形態を詳細に示す回路図である。 図５または図９に示したスキャン駆動回路及びリセット駆動回路の第３実施形態を詳細に示すブロック図である。 図１４に示したスキャン駆動回路及びリセット駆動回路の第１実施形態を詳細に示す回路図である。 図１４に示したスキャン駆動回路及びリセット駆動回路の第２実施形態を詳細に示す回路図である。 図１４に示したスキャン駆動回路及びリセット駆動回路の第３実施形態を詳細に示す回路図である。

符号の説明

１０１：データ駆動回路
１０２、３０２：スキャン駆動回路
１０６、３０６：リセット駆動回路
１０８：画素アレイ領域

Claims (35)

1. 互いに交差する複数のスキャンライン及び複数のデータライン、高電位の電源電圧が供給される、前記データラインに平行に配置された複数の電源電圧供給ライン、前記スキャンラインに平行に配置される複数のリセットライン、前記電源電圧供給ラインからの高電位の電源電圧により発光する複数の有機発光ダイオード、及び前記スキャンラインからのスキャン信号に応答して、前記データラインからのデータによって前記有機発光ダイオードを駆動し、前記リセットラインからのリセット信号に応答して初期化される複数の有機発光ダイオード駆動回路を備えた画素アレイと、
   前記スキャンラインに前記スキャン信号を供給するスキャン駆動回路と、
   前記有機発光ダイオード駆動回路を初期化するためのリセット信号を前記リセットラインに供給するリセット駆動回路と、
   前記データラインに前記データをそれぞれ供給するデータ駆動回路と、を備え、
   前記スキャン駆動回路及び前記リセット駆動回路は、前記画素アレイが形成される基板上に形成されることを特徴とする有機発光ダイオード表示装置。
2. 前記スキャン駆動回路と前記リセット駆動回路との間に前記画素アレイが配置されることを特徴とする請求項１に記載の有機発光ダイオード表示装置。
3. 前記有機発光ダイオード駆動回路は、
   前記スキャン信号に応答して前記データを第１ノードに供給するスイッチングトランジスタと、
   前記第１ノードの電圧により前記有機発光ダイオードに流れる電流を制御する駆動トランジスタと、
   前記リセット信号に応答して前記第１ノードを放電させるリセットトランジスタと、を備えることを特徴とする請求項２に記載の有機発光ダイオード表示装置。
4. 前記リセット信号は前記スキャン信号より遅延されることを特徴とする請求項３に記載の有機発光ダイオード表示装置。
5. 前記リセット信号は前記スキャン信号からほぼ１／２フレーム期間後に発生することを特徴とする請求項４に記載の有機発光ダイオード表示装置。
6. 前記画素アレイ内のトランジスタ、前記スキャン駆動回路及び前記リセット駆動回路内のトランジスタは、非晶質のトランジスタであることを特徴とする請求項３に記載の有機発光ダイオード表示装置。
7. 前記画素アレイ内のトランジスタ、前記スキャン駆動回路及び前記リセット駆動回路内のトランジスタは、ポリシリコンのトランジスタであることを特徴とする請求項３に記載の有機発光ダイオード表示装置。
8. 互いに交差する複数のスキャンライン及び複数のデータライン、高電位の電源電圧が供給される、前記データラインに平行に配置された複数の電源電圧供給ライン、前記スキャンラインに平行に配置される複数のリセットライン、前記電源電圧供給ラインからの高電位の電源電圧により発光する複数の有機発光ダイオード、及び前記スキャンラインからのスキャン信号に応答して、前記データラインからのデータによって前記有機発光ダイオードを駆動し、前記リセットラインからのリセット信号に応答して初期化される複数の有機発光ダイオード駆動回路を備えた画素アレイと、
   第１Ｑノードの電圧に応答して前記スキャン信号を前記スキャンラインに供給する第１プルアップトランジスタ、及び第１ＱＢノードの電圧に応答して前記スキャンラインを放電させる第１プルダウントランジスタをそれぞれ備える複数のステージを利用して、前記スキャン信号を前記スキャンラインに供給するスキャン駆動回路と、
   第２Ｑノードの電圧に応答して前記リセット信号を前記リセットラインに供給する第１プルアップトランジスタ、及び第２ＱＢノードの電圧に応答して前記リセットラインを放電させる第２プルダウントランジスタをそれぞれ備える複数のステージを利用して、前記リセット信号を前記リセットラインに供給するリセット駆動回路と、
   前記リセット信号に応答して前記スキャン駆動回路の第１Ｑノードを放電させる第１トランジスタと、
   前記スキャン信号に応答して前記リセット駆動回路の第２Ｑノードを放電させる第２トランジスタと、を備えることを特徴とする有機発光ダイオード表示装置。
9. 前記スキャン駆動回路と前記リセット駆動回路との間に前記画素アレイが配置されることを特徴とする請求項８に記載の有機発光ダイオード表示装置。
10. 前記有機発光ダイオード駆動回路は、
    前記スキャン信号に応答して前記データを第１ノードに供給するスイッチングトランジスタと、
    前記第１ノードの電圧により前記有機発光ダイオードに流れる電流を制御する駆動トランジスタと、
    前記リセット信号に応答して前記第１ノードを放電させるリセットトランジスタと、を備えることを特徴とする請求項９に記載の有機発光ダイオード表示装置。
11. 前記リセット信号は前記スキャン信号より遅延されることを特徴とする請求項１０に記載の有機発光ダイオード表示装置。
12. 前記リセット信号は前記スキャン信号からほぼ１／２フレーム期間後に発生することを特徴とする請求項１１に記載の有機発光ダイオード表示装置。
13. 前記画素アレイ内のトランジスタ、前記スキャン駆動回路及び前記リセット駆動回路内のトランジスタは、非晶質のトランジスタであることを特徴とする請求項１０に記載の有機発光ダイオード表示装置。
14. 前記画素アレイ内のトランジスタ、前記スキャン駆動回路及び前記リセット駆動回路内のトランジスタは、ポリシリコンのトランジスタであることを特徴とする請求項１０に記載の有機発光ダイオード表示装置。
15. 前記スキャン駆動回路のステージは、
    スタート信号及び第ｎ−２スキャン信号（ｎは自然数）のうちいずれか一つに応答して第ｎ−１スキャン信号を出力する第ｎ−１ステージと、
    前記第ｎ−１スキャン信号に応答して第ｎスキャン信号を出力する第ｎステージと、を備え、
    前記第ｎ−１ステージは、前記第ｎスキャン信号に応答して、前記第１Ｑノードを放電させ、前記第１ＱＢノードを充電させることを特徴とする請求項１０に記載の有機発光ダイオード表示装置。
16. 前記リセット駆動回路のステージは、
    スタート信号及び第ｎ−２リセット信号（ｎは自然数）のうちいずれか一つに応答して第ｎ−１リセット信号を出力する第ｎ−１ステージと、
    前記第ｎ−１リセット信号に応答して第ｎリセット信号を出力する第ｎステージと、を備え、
    前記第ｎ−１ステージは、前記第ｎリセット信号に応答して、前記第２Ｑノードを放電させ、前記第２ＱＢノードを充電させることを特徴とする請求項１５に記載の有機発光ダイオード表示装置。
17. 前記第１トランジスタは、前記第１Ｑノードに接続されたソース電極と、前記リセットラインに接続されたゲート電極と低電位の電源電圧源に接続されたドレイン電極とを有し、
    前記第２トランジスタは、前記第２Ｑノードに接続されたソース電極と、前記スキャンラインに接続されたゲート電極と前記低電位の電源電圧源に接続されたドレイン電極とを有することを特徴とする請求項８に記載の有機発光ダイオード表示装置。
18. 前記リセット信号に応答して前記スキャンラインを放電させる第３トランジスタと、
    前記スキャン信号に応答して前記リセットラインを放電させる第４トランジスタと、を備えることを特徴とする請求項８に記載の有機発光ダイオード表示装置。
19. 前記第３トランジスタは、前記スキャンラインに接続されたソース電極と、前記リセットラインに接続されたゲート電極と低電位の電源電圧源に接続されたドレイン電極とを有し、
    前記第４トランジスタは、前記リセットラインに接続されたソース電極と、前記スキャンラインに接続されたゲート電極と前記低電位の電源電圧源に接続されたドレイン電極とを有することを特徴とする請求項１８に記載の有機発光ダイオード表示装置。
20. 複数のリセットラインは、互いに接続されて、前記リセット信号が同時に供給され、
    前記接続されたリセットラインは、複数の前記第１トランジスタそれぞれに形成されたゲート端子に共通に接続され、
    前記スキャンラインは前記第２トランジスタのゲート端子に１：１に接続されることを特徴とする請求項１７に記載の有機発光ダイオード表示装置。
21. 前記リセット駆動回路のステージの個数は前記スキャン駆動回路のステージより少ないことを特徴とする請求項２０に記載の有機発光ダイオード表示装置。
22. 複数のリセットラインは、互いに接続されて、前記リセット信号が同時に供給され、
    前記接続されたリセットラインは、複数の前記第３トランジスタそれぞれに形成されたゲート端子に共通に接続され、
    前記スキャンラインは前記第４トランジスタのゲート端子に１：１に接続されることを特徴とする請求項１９に記載の有機発光ダイオード表示装置。
23. 前記リセット駆動回路のステージの個数は前記スキャン駆動回路のステージより小さいことを特徴とする請求項２２に記載の有機発光ダイオード表示装置。
24. 互いに交差する複数のスキャンライン及び複数のデータライン、高電位の電源電圧が供給される、前記データラインに平行に配置された複数の電源電圧供給ライン、前記スキャンラインに平行に配置される複数のリセットライン、前記電源電圧供給ラインからの高電位の電源電圧により発光する複数の有機発光ダイオード、及び前記スキャンラインからのスキャン信号に応答して、前記データラインからのデータによって前記有機発光ダイオードを駆動し、前記リセットラインからのリセット信号に応答して初期化される複数の有機発光ダイオード駆動回路を備えた画素アレイと、
    第１Ｑノードの電圧に応答して前記スキャン信号を前記スキャンラインに供給する第１プルアップトランジスタ、及び第１ＱＢノードの電圧に応答して前記スキャンラインを放電させる第１プルダウントランジスタをそれぞれ備える複数のステージを利用して、前記スキャン信号を前記スキャンラインに供給するスキャン駆動回路と、
    第２Ｑノードの電圧に応答して前記リセット信号を前記リセットラインに供給する第１プルアップトランジスタ、及び第２ＱＢノードの電圧に応答して前記リセットラインを放電させる第２プルダウントランジスタをそれぞれ備える複数のステージを利用して、前記リセット信号を前記リセットラインに供給するリセット駆動回路と、
    前記リセット信号に応答して前記スキャンラインを放電させる第１トランジスタと、
    前記スキャン信号に応答して前記リセットラインを放電させる第２トランジスタと、を備えることを特徴とする有機発光ダイオード表示装置。
25. 前記スキャン駆動回路と前記リセット駆動回路との間に前記画素アレイが配置されることを特徴とする請求項２４に記載の有機発光ダイオード表示装置。
26. 前記有機発光ダイオード駆動回路は、
    前記スキャン信号に応答して前記データを第１ノードに供給するスイッチングトランジスタと、
    前記第１ノードの電圧により前記有機発光ダイオードに流れる電流を制御する駆動トランジスタと、
    前記リセット信号に応答して前記第１ノードを放電させるリセットトランジスタと、を備えることを特徴とする請求項２５に記載の有機発光ダイオード表示装置。
27. 前記リセット信号は前記スキャン信号より遅延されることを特徴とする請求項２４に記載の有機発光ダイオード表示装置。
28. 前記リセット信号は前記スキャン信号からほぼ１／２フレーム期間後に発生することを特徴とする請求項２７に記載の有機発光ダイオード表示装置。
29. 前記画素アレイ内のトランジスタ、前記スキャン駆動回路及び前記リセット駆動回路内のトランジスタは、非晶質のトランジスタであることを特徴とする請求項２６に記載の有機発光ダイオード表示装置。
30. 前記画素アレイ内のトランジスタ、前記スキャン駆動回路及び前記リセット駆動回路内のトランジスタは、ポリシリコンのトランジスタであることを特徴とする請求項２６に記載の有機発光ダイオード表示装置。
31. 前記スキャン駆動回路のステージは、
    スタート信号及び第ｎ−２スキャン信号（ｎは自然数）のうちいずれか一つに応答して第ｎ−１スキャン信号を出力する第ｎ−１ステージと、
    前記第ｎ−１スキャン信号に応答して第ｎスキャン信号を出力する第ｎステージと、を備え、
    前記第ｎ−１ステージは、前記第ｎスキャン信号に応答して、前記第１Ｑノードを放電させ、前記第１ＱＢノードを充電させることを特徴とする請求項２４に記載の有機発光ダイオード表示装置。
32. 前記リセット駆動回路のステージは、
    スタート信号及び第ｎ−２リセット信号（ｎは自然数）のうちいずれか一つに応答して第ｎ−１リセット信号を出力する第ｎ−１ステージと、
    前記第ｎ−１リセット信号に応答して第ｎリセット信号を出力する第ｎステージと、を備え、
    前記第ｎ−１ステージは、前記第ｎリセット信号に応答して、前記第２Ｑノードを放電させ、前記第２ＱＢノードを充電させることを特徴とする請求項３１に記載の有機発光ダイオード表示装置。
33. 前記第１トランジスタは、前記スキャンラインに接続されたソース電極と、前記リセットラインに接続されたゲート電極と低電位の電源電圧源に接続されたドレイン電極とを有し、
    前記第２トランジスタは、前記リセットラインに接続されたソース電極と、前記スキャンラインに接続されたゲート電極と前記低電位の電源電圧源に接続されたドレイン電極とを有することを特徴とする請求項２４に記載の有機発光ダイオード表示装置。
34. 複数のリセットラインは、互いに接続されて、前記リセット信号が同時に供給され、
    前記互いに接続されたリセットラインは、複数の前記第１トランジスタそれぞれに形成されたゲート端子に共通に接続され、
    前記スキャンラインは前記第２トランジスタのゲート端子に１：１に接続されることを特徴とする請求項３３に記載の有機発光ダイオード表示装置。
35. 前記リセット駆動回路のステージの個数は前記スキャン駆動回路のステージより小さいことを特徴とする請求項３４に記載の有機発光ダイオード表示装置。
    

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