JP2006524981A

JP2006524981A - スイッチング電力変換装置用の制御ループ

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Publication number: JP2006524981A
Application number: JP2006509886A
Authority: JP
Inventors: ドウラタバディ、アーマド・ビー．
Original assignee: ドウラタバディ、アーマド・ビー．
Priority date: 2003-04-22
Filing date: 2004-04-09
Publication date: 2006-11-02
Also published as: EP1618443A4; KR20060021829A; WO2004095681A3; EP1618443A2; US20040212356A1; TW200506570A; US20090027019A1; CN1799015A; WO2004095681A2; US8604768B2; US8427127B2; US20110273150A1; US7940033B2

Abstract

ループが比較装置44と、この比較装置44に直列に接続されてその非線形応答特性を線形化するフィルタ61とを特徴としているクロック制御されたスイッチング電力変換装置用の制御ループである。フィルタ61は、ブリッジ整流器Ｍ1およびＭ2の極およびゼロをオフセットする極およびゼロを有する。

Description

本発明は、一般に、スイッチング電力変換装置の電圧調整に関する。

スイッチング電力変換装置（ＳＰＣ）は、直流（ＤＣ）電圧を異なった直流電圧に、あるいは交流（ＡＣ）電圧を直流電圧に、もしくは直流電圧を交流電圧に変換するために電子システムにおいて広く使用されている。ＳＰＣは、広範囲の電力および電圧に対して可搬または非可搬用途において広く使用されている。バック（ステップダウン）、ブースト（ステップアップ）、Ｈブリッジおよびフライバックのような各用途向けの種々のアーキテクチャが存在する。しかしながら、変換装置の形式に関係なく、出力において調整されて十分に維持された電圧が生成されるためには、それらの全てに制御装置が必要である。生成された出力電圧はしばしばその電子システム内の特有の負荷への電源として使用される。異なったタイプのＳＰＣが１つのシステム中に存在することが可能であり、各ＳＰＣはそれ自身の特定の負荷および制御装置ならびにその特定の仕様セットを有している。

図１は、典型的な従来的のステップダウン（またはバック）直流／直流スイッチング電力変換装置(ＳＰＣ)のブロック図を示しており、このＳＰＣは交流から直流への全波ブリッジ整流器または電池のような電源11からのＶ_inの値を有する直流電圧を、Ｖ_outの値を有する低下された直流電圧に変換する（ここで、Ｖ_out＜Ｖ_in）。従来技術の電力変換装置は、Ｖ_inを２ボルトの直流電圧である直流出力電圧Ｖ_outに変換する。バックＳＰＣの中心部分は、２つのトランジスタスイッチＭ1およびＭ2ならびに値Ｌ₀を有するインダクタ18Aおよび値Ｃ₀を有するキャパシタ18Bから形成されている。トランジスタＭ1はｐチャンネル型またはｎチャンネル型のいずれかの装置であることができ、一方トランジスタＭ2は慣例的にｎチャンネル型装置である。ｎチャンネル型とｐチャンネル型の間のＭ1およびＭ2のタイプ選択は、設計要求およびシステム内における装置の利用度に大きく依存する。

図２は、図１のＳＰＣの定常状態期間中のノード19B、19C（Ｖ_out）、20Aおよび20Bにおける電圧のタイミング図を示している。トランジスタスイッチＭ1およびＭ2を相補的な方式で、１つの装置だけが任意の所定の瞬間にオンである図１中の制御装置15に関連したクロック発振器により設定された速度で開閉することにより、ノード19Bにおける電圧は、ノード20Aまたは20Bにおける信号と同じ周波数を有する信号になる。ノード19Bにおける電圧の大きさは、ゼロとＶ_inとの間で交互に変化する。この交流電圧はインダクタ18Aおよびキャパシタ18Bにより濾波されて、ノード19Cにおいて以下の近似的な値になる：
Ｖ_out＝Ｖ_in（Ｔ_on／Ｔ）（１）
ここで、Ｔ_onはＭ1が導通状態に維持されている持続期間であり（この場合、ノード20Aにおける信号はゼロである間）、Ｔはノード20Aにおける信号の全体の期間（またはノード20Bにおける信号の期間）である。図２を参照すると、Ｔ_on／Ｔの比率は、クロックの“デューティサイクル”と呼ばれる。したがって、２０％の“デューティサイクル”に対して、出力電圧Ｖ_outは、損失がないと仮定すると、Ｖ_out＝０．２Ｖ_inとなる。

図１を参照すると、従来技術のＰＳＣ用の調整ループは、しばしば、ブロック14Aによって代表される入力素子Ｚ1と、ブロック14Bによって代表されるフィードバック素子Ｚ2と、パルス幅変調装置（ＰＷＭ）またはパルス周波数変調装置（ＰＦＭ）制御装置15と、およびＭ1およびＭ2をオンおよびオフに切替える駆動装置12とを有するエラー増幅器（ＥＡ）23から形成される。エラー増幅器は、このエラー増幅器に対する１つの入力上の電力リップルのサンプル対基準電源16からのノード22C上の基準電圧を評価するアナログまたはデジタル装置であってよい。この調整構造はしばしば従来技術により設計されたバック、ブーストおよびフライバックスイッチング電力変換装置中に見られる。ＳＰＣシステム全体はディスクリートなコンポーネントを使用して印刷回路板上に構成されことが可能であり、あるいはそれはＣＭＯＳ、ＢｉＣＭＯＳ、ＢＣＤ、またはこのような設計に適した任意のその他の処理技術を使用して集積回路として構成されることができる。

再び図２を参照すると、一定のクロック期間、すなわち、周波数に対してＴの値が一定に保持され、Ｔ_on（またはＴ_off）がノード19Cにおける制御電圧（Ｖ_out）に変化された場合には、制御装置はＰＷＭまたはパルス幅変調装置制御装置と呼ばれる。しかしながら、Ｔが変化し、Ｔ_on（またはＴ_off）が一定に保持された場合、制御装置はＰＦＭまたはパルス周波数変調装置制御装置と呼ばれる。いずれの場合も、ＰＷＭまたはＰＦＭ、トランジスタスイッチＭ1およびＭ2は、ノード19Bにおいて電圧パルスを生成する方式で動作される。値Ｌ₀を有するインダクタ18Aおよび値Ｃ₀を有するキャパシタ18Bは、ノード19Bにおけるパルス信号が式１により規定されていると共に図２に示されているノード19Cにおける十分に一定な直流電圧に変換されるように、ローパスフィルタを形成する方式で接続されている。ノード19Cにおける電圧は、負荷13のような任意の可能な負荷をパワーアップするために使用される。

小信号解析を使用して、インダクタ18Aおよびキャパシタ18Bによって生成されたローパスフィルタは、以下の式から計算されることのできるｆ_P1およびｆ_P2における２つの極を生成する：

この調整ループ内には２つの極が存在しているため、ループに対して何等変更がなされなければ、このシステムは閉ループ構造中において不安定なものとなる。したがって、ループは補償されなければならない。

再び図１を参照すると、エラー増幅器23は値Ｚ1およびＺ2をそれぞれ有する２つの素子14Aおよび14Bと共に、ループに安定性を付加する主補償回路として機能する。これは、ＳＰＣ調整装置ループを補償するためにごく一般的に行なわれている方式である。小信号解析を使用して、周波数ドメインにおいて、素子Ｚ1およびＺ2と組合せられたエラー増幅器23の電圧利得は、以下の式から計算されることができる：

Ｚ1およびＺ2に対しては主としてキャパシタおよび抵抗である能動および受動コンポーネントの適当な組合せを使用することより、適当な追加の極およびゼロが調整ループ内において追加されて、それを安定させることができる。

図３は、値Ｒ₁₁を有する抵抗103と直列に接続され値Ｃ₁₁を有するキャパシタ101を有するＺ2に対する複素数値を構成する１つの可能な方法を示しており、ここで、キャパシタ101および抵抗103の両者は、値Ｃ₁₂を有するキャパシタ105と並列である。したがって、値Ｒ₁₂を有する単なる抵抗がＺ1に対して使用されると仮定し、Ｚ2が図３に示されている抵抗とキャパシタとの組合せとなるように設定されると仮定すると、Ａ₁（式３中の）は以下の式から求められる：

ここで、この式４は１／（２πＲ₁₁Ｃ₁₁）における１つのゼロと、２つの極とを有している。しかしながら、エラー増幅器23の直流電圧利得は単にその開ループ電圧利得に等しいだけであり、式４からは計算されないことに注意しなければならない。さらに、図１における値Ｃ₀を有するキャパシタ18Bは、図１には示されていない値Ｒ_serを有する直列の寄生抵抗を有しており、これは１／（２πＣ₀Ｒ_ser）における別のゼロを追加する。Ｌ₀およびＣ₀（ｆ_P1およびｆ_P2における）によって２つの極が実効的に生成され、Ｚ1およびＺ2によって２つの追加の極が生成され、したがってループ内に２つのゼロを有した状態で合計４つの複数の極が生成される。それ故、受動コンポーネントの値Ｌ₀、Ｃ₀（共にブリッジ変換装置と関連している）、Ｃ₁₁、Ｃ₁₂、Ｒ₁₁（これら３つの値は図３のコンポーネントと関連していることが認められる）、およびＲ_z1（図１のブロック14AにおけるインピーダンスＺ1の抵抗値）を調節することにより、調整ループは、全ての条件に対して安定した動作を確実にするように補償されることができる。

同じ解析は、この共通したタイプの調整を使用するフライバック、ブーストまたはバック・ブースト、あるいはＨブリッジのような任意の他の変換装置に対して使用されることができる。調整ループにおける主要な問題の１つは、エラー増幅器自身である。エラー増幅器は、効果的であるために高い電圧利得と十分な帯域幅を有していなければならない。エラー増幅器の電圧利得または速度が何等かの理由のために妥協された場合、追加のエラー項が導入され、したがって安定した制御装置が生成されない可能性がある。それ故、エラー増幅器の性能は、任意の調整装置について考慮されなければならない非常に決定的で重要な問題である。

増幅器の電源は、その利得および帯域幅において非常に重大な役割を果たす。低下された電源電圧はしばしば利得または速度のいずれか、あるいは利得および速度の両者を低下させる。伝統的に、調整ループ中のエラー増幅器が適当に動作するにはほぼ２Ｖの最小電源電圧が必要である。さらに、典型的なバックＳＰＣにおいては、Ｖ_inの値を有する供給された電源によって調整ループ全体が給電されてもよい。したがって、電源またはＶ_inに対する最小電圧は、しばしば、通常のバックＳＰＣに対してほぼ２Ｖに制限される。それ故、Ｖ_inの値が下降して約２Ｖのこの臨界限界より低くなった場合、バックＳＰＣ調整ループにおいて使用されるエラー増幅器は、低下した電圧利得または帯域幅を有する可能性が高く、これは変換装置全体の性能を妨害する可能性が高く、あるいは変換装置の動作を阻止する可能性がある。

ブースト変換装置においては、Ｖ_inが出力において大きい値に増加され、Ｖ_out＞Ｖ_inであり、エラー増幅器または基準回路のような内部回路の全てを動作させるために必要とされる臨界電圧よりもＶ_inが低い場合には、出力電圧Ｖ_outは、その値が調整装置自身に対する電源として使用されることのできる十分に高い特有の値に到達するまで調整されなくてもよい。その後、ループは付勢されてそのターゲットの値でＶ_outの値を調整する。

したがって、バックＳＰＣ中での図１に示されたものに類似したアーキテクチャの一般的な使用は主に、Ｖ_inが最小の、ほぼ２Ｖであるシステムに制限される。それにもかかわらず、主電源として使用される家庭用電池のような低電圧電源を変換するためにバックＳＰＣが必要とされる応用が存在する。この場合、Ｖ_inは１．３Ｖ程度の低い値である可能性がある。所望の出力電圧（Ｖ_out）は１．２Ｖから０．４Ｖの範囲内のものである可能性がある。

このようなシステムにおいて、１つの利用可能な方式は単に線形電圧調整装置を使用することである。しかしながら、線形電圧調整装置の効率は以下の式によって近似される：
η＝Ｖ_out／Ｖ_in （５）
ここで、Ｖ_inおよびＶ_outはそれぞれそれらの入力および出力電圧である。したがって、線形調整装置は大きい電圧降下に対してきわめて非効率的であると考えられ、η＝５０％であるために、Ｖ_in＝１．３ＶおよびＶ_out＝０．６５Ｖであるシステムに対しては適切ではない可能性がある。類似した電圧降下率に対して、ＳＰＣ効率は９５％の高さであることができる。別の利用可能な方法はブーストＳＰＣを使用し、上述したようにＶ_inの値をほぼ２Ｖ以上の電圧にステップアップすることにより供給された電源を増加させ、その後生成された２Ｖレベルを調整して最初のＶ_inより低い電圧に戻すためにバックＳＰＣを使用することである。このような方法には２つのセットのＳＰＣが必要であるが、これは費用を増加させ、電力変換装置回路の全体的な効率を低下させることとなる。これは許容できない可能性があるが、しかしながらそれが唯一の実効的な“効率的”解決方法である。

ＳＰＣを調整する別の方法は、デジタルアーキテクチャの使用を含んでいる。その目的は、負荷の電力消費量を最適化するためにＶ_outを“動的に”調節することである。したがって、これらの方法はＶ_outを一定の値に維持するために使用されるのではなく、特定のデジタル負荷の必要性にしたがってそれを変化させ、マイクロ制御装置またはマイクロプロセッサ回路等の、このような負荷内で消費される電力の量を最少にするために使用される。別の実施形態では、低電力適用向けのスイッチング電力変換装置の効率が検討された。ここでは、出力電圧Ｖ_outをサンプリングするためにアナログデジタル変換装置（ＡＤＣ）が使用されており、電圧調整がデジタル回路によって行なわれた。しかしながら、入力電圧は典型的に、アナログデジタル変換装置を動作させておくためにほぼ３Ｖの値に維持された。

本発明の目的は、設計の複雑さを軽減し、制御回路の電力消費量を減少させ、異なった処理技術（すなわち、ＣＭＯＳ、ＢｉＣＭＯＳ等）の調整装置の設計可搬性を適合し易いものにするために、低い入力電源電圧、とくに、２Ｖより低い電圧においてでもスイッチング電力変換装置（ＳＰＣ）の出力電圧を調整する新しい制御ループを生成することである。

上記の目的は、伝統的な演算増幅器ではなく簡単な電圧比較装置と、この比較装置の非線形応答特性を線形化する簡単なフィルタとを有するループに整流された直流を供給するＳＰＣ用の制御ループによって達成される。このフィルタはループの安定性を促進する極およびゼロを有している。この新しい技術は、処理、温度および電圧変動に耐えることができ、性能を劣化させずに低電源電圧（２ボルト未満）で動作することができる。その回路は、大きい設計変更を伴わずに異なった処理技術に容易に適合されることができる。回路は、直流・直流、直流・交流および交流・直流変換装置を含む任意のＳＰＣ回路に適用可能である。この新しい調整技術を使用することにより、調整されたＶ_outを損なうことなくＳＰＣ制御ループに供給される電源電圧を容易に低下させることができる。

図４を参照すると、本発明は、図１の線形エラー増幅器23ならびに補償素子Ｚ1およびＺ2の機能が非線形応答特性を有する簡単な高利得検出回路と、ループを調整するために擬似線形特性を生じさせる適当なフィルタとによって置換できることによって実現されている。直流付近の非常に低い周波数においては、エラー増幅器は非常に大きい電圧利得を有する簡単な電圧比較装置のように動作する。しかしながら、それがループを補償するのを助けることができるのは、もっと高い周波数においてのみである。そこで、典型的なエラー増幅器の欠点の影響を受ける可能性のないコンポーネントにより同じ特性が実行されることができる。電圧比較装置のような非線形検出回路は、典型的に、ヘッドルーム（ｈｅａｄｒｏｏｍ）電圧や温度の変動および処理の変化に対して頑強である。当然ながら、電流比較装置は電圧比較装置と等価であるように構成されることができる。したがって、これらの変化に対するその適応性を使用して補償ループ全体をさらに頑強にすることができる。

高利得の電圧比較装置44は、ノード45における出力電圧（Ｖ_out）、またはノード45における出力電圧の一部が抵抗Ｒ1およびＲ2の間において降下した後のノード47における出力電圧の一部に関連したエラーを検出するために使用される。この電圧Ｖ₁は、比較装置44への第１の入力である。第２の入力はライン51上の基準電圧である。電圧比較装置はε（この場合、ε＝０）の感度を有し、非常に小さい伝播遅延を有している仮定すると、電圧Ｖ₁がＶ_refより大きい場合には、比較装置の出力Ｖ₂は論理レベル０にあり、また、電圧Ｖ₁がＶ_refより小さい場合には、比較装置の出力Ｖ₂はＶ_inにおいて論理レベル１である。したがって、電圧Ｖ₂は、正の電圧からゼロまたは負の電圧に変調したパルス電圧として見ることができる（１つが正で別の１つが負である２個の別々の電源によって比較装置が給電された場合）。このパルスの振幅は、数ボルトの大きさであることができる。比較装置がＶ_inのような単一の電源により給電される場合、パルスは単にゼロからＶ_inに変化するに過ぎない。簡単なローパスフィルタを比較装置の通路に配置することにより、比較装置の出力ノード65におけるパルス電圧Ｖ₂は平均され、ＰＷＭまたはＰＦＭ制御装置63に供給されて最終的にはループを調整することのできるかなり一定して安定した電圧を生成することができる。概念上、比較装置44およびフィルタ61は、図１中のエラー増幅器23ならびに補償素子Ｚ1およびＺ2を実効的に置換する。主要な目的は、ループが安定化されるようにＰＷＭまたはＰＦＭ制御装置63の入力において一定電圧を生成することである。しかしながら、依然として調整ループの極およびゼロに関する同じ問題が存在しているため、これを考慮しなければならない。図４内のフィルタブロックは、以下の応答特性を有するように構成されることができる：

ここで、Ｈ(s)はフィルタの伝達関数であり、ｓは複素変数であり、ωは周波数項である（ω_z1は伝達関数のゼロに関連した周波数項であり、ω_p1およびω_p2はそれぞれ極１および極２に関連した周波数項である）。Ｈ(s)の逆ラプラス変換Ｌ^-1［Ｈ(s)］から、時間ドメインにおけるフィルタの特性を特徴付ける式が得られる。図６は図４に類似しており、それはこのようなフィルタの最も簡単な形態であり、１つのゼロおよび２つの極を有している。１つのこのようなフィルタネットワークは図３に示されている回路に類似したものであることができ、その１つの端部が接地端子に結合されている。フィルタを構成する１つの主要な問題は、比較装置の出力ノード65の電圧であるＶ₂の大きさである。このＶ₂の大きさはゼロからＶ_inに変調されるため、それは設計において難題を生じさせる可能性が高い。電力変換装置用の電源として電池が使用される場合、その出力電圧は通常、充電電荷量が減少するにしたがって変化する。したがって、たとえ変数Ｖ_inを有するフィルタを構成することが可能でも、実際的な観点から、それは依然として困難な設計作業である。

より簡単な方法は、比較装置44の出力におけるノード52E上の電圧であるＶ₂の大きさに応じて一定量の電荷を１つのノードに追加し、あるいは１つのノードから除去することのできる図５中の簡単な電荷ポンプ回路45を挿入することである。それ故、本発明によると、安定化された調整ループは比較装置と、電荷ポンプと、およびフィルタとを含み、このフィルタはパルス状の電圧Ｖ₂を処理するのではなく、ほぼ一定であるが電荷を変調するものを処理する。電荷ポンプは一般に、基準クロックの位相または周波数が電圧制御発振器（ＶＣＯ）から生成されたクロック信号の位相または周波数と比較される伝統的な位相ロックループ（ＰＬＬ）の設計において使用される。したがって、電荷は電荷ポンプによってノードに加算され、あるいはノードから減算される。このタイプの“電荷ポンプ”は、接続されたキャパシタからの電荷移送を制御する一連のフェーズドスイッチを使用して電圧を低い値から高い値に増加させるために使用される別のタイプの電荷ポンプとは異なっていることに注意すべきである。本発明は、その別のタイプの電荷ポンプではなく、電荷の加算および減算電荷ポンプを使用する。それ故、いくつかの簡単な修正を伴うこの特定の方法は、ここにおいてＳＰＣ調整設計において容易に適用されることができる。

図５を参照すると、電源41は、交流電圧からある直流レベルに変換する全波ブリッジであることができる。この直流レベルは、２つのトランジスタスイッチＭ1およびＭ2から形成されたバックＳＰＣによって調整されている。この例に関して、トランジスタスイッチＭ1はｐチャンネル型装置として示され、トランジスタスイッチＭ2はｎチャンネル型装置として示されているが、しかしながら、トランジスタスイッチＭ2を駆動するある可能な追加の回路により必要とされた場合には、両者は共にｎチャンネル型装置であることができる。

トランジスタＭ1およびＭ2は、値Ｌ₀を有するインダクタ55Aと、値Ｃ₀を有するキャパシタ55Bとに接続されている。Ｖ_inの値を有するノード52Aにおける入力電圧は、Ｖ_outの値を有するノード45における低い電圧に減少され、それは、この場合は負荷43である可能な負荷に接続されることができる。Ｖ_outの値は、印刷回路板上に構成されることのできるコンポーネントから、あるいはＣＭＯＳ、ＢｉＣＭＯＳまたはバイポーラテクノロジー（もしくは炭化珪素、絶縁体上シリコン、シリコンゲルマニウム、およびバイポーラ-ＣＭＯＳ-ＤＭＯＳのような設計に適した任意の別の技術）で集積された形態のコンポーネントのいずれから形成されたループによって調整される。

Ｖ_outに直接比例し、ノード51における基準電圧Ｖ_refと比較される電圧を比較装置44の負の入力で供給するために１つのネットワークが使用される。この場合、ノード47において比例電圧を生成するために、値Ｒ1およびＲ2をそれぞれ有する２つの直列に接続された抵抗54Aおよび54Bが使用される。ノード47における電圧と基準電圧源48によって供給されたノード51における基準電圧は、電圧比較装置44によって互いに比較される。この電圧比較装置44は、ノード47および51におけるこれら２つの電圧を比較して、ノード52Eにおけるその出力において１つの信号を供給する。ノード47における電圧（Ｖ₄₇）がノード51における電圧（Ｖ_ref）より大きい場合、ノード52Eにおける電圧（Ｖ₂）は論理ゼロに設定される。しかしながら、Ｖ₄₇がＶ_refより小さい場合、Ｖ₂は論理１に設定される。比較装置は、ノード52Fに電荷を追加し、あるいはノード52Fから電荷を除去することのできる電荷ポンプに接続されている。

図７に示されている回路図は、例示的な電荷ポンプを示している。ノード52Eにおける比較装置44の出力電圧が論理ゼロである場合、電荷ポンプ45によって生成される電流Ｉ_upはノード52F中に流れる。値Ｃ₁₂を有する図６のフィルタ中のキャパシタ93が値Ｃ₁₁を有するキャパシタ91よりはるかに大きいと仮定すると、Ｖ_52E＝“０”に対する電荷ポンプ45の出力ノード52F（図５における）における電圧変化は、
ΔＶ_52F＝（Ｉ_upＴ_up）／Ｃ₁₂ （７）
となり、ここで、Ｉ_upは電荷ポンプ45における電流源の値であり、Ｔ_upは、Ｉ_upがノード52F中に流れている期間である。比較装置44の出力が論理１であるとき、すなわち、Ｖ_52E＝“１”であるとき、キャパシタＣ₁₂は次式によって計算された量だけ放電される：
ΔＶ_52F＝（Ｉ_dnＴ_dn）／Ｃ₁₂ （８）
同様に、Ｉ_dnおよびＴ_upはそれぞれ、Ｉ_dnがＣ₁₂から流れている電荷ポンプ45に対する電流および期間の値である。周波数ドメインにおいては、単一のキャパシタは別の極を調整ループに追加し、それはシステム全体を不安定なものにする付加的な原因を発生させ、安定化回路を有しないこのシステムに対して推奨されないことに注意しなければならない。フィルタ46は、ノード52Fにおける電圧を平滑化すると共に、ループを補償し、発振を阻止することを可能にしなければならない。

周波数ドメイン解析を使用することにより、ゼロは、
ｆ_z1＝１／２πＲ₃₁Ｃ₁₂ （９）
において追加される。ここで、ｆ_z1はゼロの周波数である。ゼロにおける単一の極（ｆ_P3＝０）と、
ｆ_P4＝（Ｃ₁₁＋Ｃ₁₂）／（２πＲ₃₁Ｃ₁₁Ｃ₁₂）（１０）
における別の極の２つの極が追加される。ここで、ｆ_P4は追加された極の周波数である。したがって、Ｒ₃₁、Ｃ₁₁およびＣ₁₂に対して適当な値を選択することにより、生成された極およびゼロの値は、安定したシステムが得られるように配置されることができる。さらに、値Ｃ₀を有するキャパシタ55Bの寄生抵抗は、Ｃ₁₁、Ｃ₁₂およびＲ₃₁の値と共に、システムを安定させるために使用されるネットワーク内に余分なゼロを追加することとなる。

Ｉ_dnおよびＩ_upの値は、調整ループの全体的な利得に影響を与える。それらの値を増加することにより、全体的な利得は増加し、それらの変化に応答して極およびゼロの位置が修正されなければならない。その結果、これらのパラメータの全てが設計基準になり、どのシステムについても考慮されなければならない。

電圧比較装置は、エラー増幅器とは異なり、本質的に非線形回路である。しかしながら、開ループモードで動作するエラー増幅器は、何等目立った問題なく、このシステム内において電圧比較装置と同様に使用されることができる。その代わり、非常に少量のフィードバックを伴うエラー増幅器は依然としてこのシステム内で電圧比較装置として動作することができる。電流比較装置もまた使用されることができる。したがって、電圧比較装置44は、上述したように、それがこのシステムにおいて必要とされる電圧検出を行なうことができる限り、任意の方式および設計のものであることができる。

フィルタ46は、電荷ポンプ出力であるノード52Fで生成された電圧を平滑化し、それを制御装置ブロックに供給するために使用される。フィルタ46を出たノード52Gにおける電圧はＰＷＭまたはＰＦＭ制御装置63に供給され、このＰＷＭまたはＰＦＭ制御装置63は必要とされる信号をデータライン53を通って駆動装置42に供給する。制御装置は、トランジスタスイッチＭ1およびＭ2に対するデューティサイクルを制御する。

図７は、位相ロックループ（ＰＬＬ）および遅延ロックループ（ＤＬＬ）システムにおいて主として使用される特性の設計を有する図５において使用されたよく知られた電荷ポンプの簡単化された動作図を示している。電流または電荷を注入し、あるいは抽出する機能を行うことのできる任意の回路が図５中の電荷ポンプ45として使用されることができる。

図７を参照すると、動作において、電荷ポンプ45は、図５中の比較装置44からの電圧Ｖ_Aを有する入力ノード52Eを備えている。この電圧は論理１または論理０のいずれかである（Ｖ_AはＶ_inであるか、あるいはゼロボルトのいずれかである）。Ｖ_Aが論理１であり、Ｖ_A＝Ｖ_inであるとき、トランジスタＭＮは導通し、トランジスタＭＰはオフになる。したがって、電流Ｉ_dnはノード52Fから流出し、ノード52Fにおける電圧を、この場合は接地であるノード86における電圧に向って引っ張る。その代わりに、Ｖ_Aが論理０であるとき、トランジスタＭＮは遮断され、トランジスタＭＰはオンになる。したがって、電流Ｉ_upはノード83から流出し、ノード52Fにおける電圧は、この場合はＶ_DDであるノード83における電圧に向って引っ張られる。

電荷ポンプ構成に関する変形は多数存在する。図５中のフィルタ46は、ＰＬＬシステムの設計において一般に使用されるタイプのものである。図６は、フィルタとして使用されることのできる最も簡単な回路を示しており、ここで、１つの分岐におけるキャパシタ91はキャパシタ93と直列の抵抗92を有する第２の分岐と並列である。しかしながら、安定化ループにおいて追加のゼロを与えて調整ループ全体を安定させることにより、必要とされる極およびゼロを提供し、ノード52Fにおける電圧を平滑化することのできるこのフィルタおよび別のフィルタに関して多くの変形が存在する。フィルタは２次のフィルタより高次のものであることができる。それは３以上の極ともっと多くのゼロを有することができる。それは、制御ループを安定させる任意のフィルタであることが可能である。時として、その目的に適合されたソフトウェアにより多数の種々のフィルタが設計されることができる。

図５中の制御装置63は、ＰＦＭまたはＰＷＭのいずれかの変調装置であることができる。図５中の駆動装置42は、制御装置63によって設定された固定された周波数および可変幅（ＰＷＭ）あるいは固定されたパルス幅および可変周波数（ＰＦＭ）のいずれかを有することのできるパルスを増幅する。制御装置63は、ＰＷＭに対するパルス幅またはＰＦＭに対するパルス周波数を調節する。基準電圧48はターゲット電圧を設定する。抵抗Ｒ1およびＲ2は、Ｖ_refとの比較のためにノード45における電圧Ｖ_outを減少させる。制御装置63は、ノード45におけるおよび負荷43中への電圧Ｖ_outのリップルを最小にするように駆動装置42に対して調節を行なう。本発明は、バック（ステップダウン）、ブースト（ステップアップ）またはバック・ブーストスイッチング電力変換装置および調整装置としてＰＷＭまたはＰＦＭのどちらでも動作する。本発明は、非線形の電圧比較装置、ＰＬＬ回路において一般に使用されるタイプの電荷ポンプ、および極とゼロを有する組合せがブリッジ整流器の極およびゼロをオフセットするローパスフィルタを備えたＳＰＣに対して安定した調整ループを提供する。電圧比較装置44、電荷ポンプ45、フィルタ46およびＰＷＭまたはＰＦＭ制御装置63ならびに駆動装置42のようなシステム40中に示されている調整ループ中で典型的に使用されるブロックは一般的な回路である。

一般に、システム40はディスクリートなコンポーネントから、あるいはＣＭＯＳ、ＢｉＣＭＯＳ、ＧａＡｓ、バイポーラ（またはＢＪＴ）、ＳｉＧｅ、絶縁体上のシリコン（ＳＯＩ）、またはシステム40を集積された形態で生成することのできる任意の他の集積回路プロセスを含むがそれらに限定されないこのようなシステムに適した任意の技術による集積回路の形態でＰＣ板上に構成されることができる。あるいは、全体のシステム40はこのようなシステムに適した異なった処理技術で構成されたディスクリートなコンポーネントと集積回路との組合せとして構成されることができる。

図８を参照すると、比較装置44は端子47からの電圧信号入力52を有しており、ここで、端子47は図５に示されているハーフブリッジのようなブリッジ変換装置の出力ノードである。比較装置44はまた、電池50のような基準電圧源に関連したライン51上に基準電圧入力を有している。比較装置44は、米国特許第 6,198,312号明細書に図示され、説明されているタイプの複数のＣＭＯＳトランジスタから形成されている。

ライン60上における比較装置44の出力は、図７に示されている電荷ポンプに類似した電荷ポンプ45を給電する。この電荷ポンプは、１対のＣＭＯＳトランジスタスイッチ62および64を特徴とする。トランジスタ62はｐチャンネル型電流ソーストランジスタ66に接続されたｐチャンネル型装置であり、このトランジスタ66は、スイッチ62のゲートが負にバイアスされたときに供給電圧80および電流を供給するようにゲートライン76上の基準電圧によってバイアスされている。供給された電流はフィルタ61に向って、とくに、キャパシタ91および93中に流れる。トランジスタ64はｎチャンネル型電流シンクトランジスタ68に接続されたｎチャンネル型装置であり、トランジスタ68は、比較装置44の出力によってスイッチ64のゲートが正にバイアスされたときに接地86にアクセスして電流をシンクするようにゲートライン78上の基準電圧によりバイアスされている。この場合、電流はフィルタ61から引き出される。フィルタ61は図６のフィルタと同じものとして示されている。このフィルタは典型的な簡単なフィルタであり、もっと複雑な、あるいはもっと精密ではないアナログまたはデジタルの等価フィルタが使用されることができる。

従来技術のバック型スイッチング電力変換装置の回路図。図１の回路中の種々のノードにおける電圧対時間のタイミング図。従来技術のエラー増幅器に対する複素インピーダンス負荷の回路図。本発明によるスイッチング電力変換装置用の制御ループの回路図。図４にならった電荷ポンプを備えた別の制御ループの回路図。図４または５の制御ループにおいて使用される典型的なフィルタの回路図。ノード52Fで図６の回路に接合された電荷ポンプの回路図。図５に示された制御ループ中に示されている主要な調整コンポーネントの回路図。

Claims

電力出力ノードが負荷に給電し、変調装置の可変パラメータが電力変換装置の調整量および効率を設定し、ブリッジフィルタセクションが固有の極およびゼロを有する第１の伝達関数を有している、電源およびブリッジフィルタセクションに関連したスイッチを動作するパルス幅可変またはパルス周波数可変変調装置を有するタイプのスイッチング電力変換装置用の調整ループにおいて、
スイッチング電力変換装置の電力出力ノードからの電圧または電流を第１の入力信号としてサンプリングする高インピーダンスの第１の入力と、負荷に対するターゲット電圧または電流レベルを表す基準電源からの第２の入力信号と、第１の入力信号が第２の入力信号を超えたか否かに応じて高い信号または低い信号を有する出力信号を出力ライン上に出力する比較装置と、
前記比較装置に接続されて比較装置の出力信号を受取り、フィルタ出力信号を出力するフィルタとを具備し、前記フィルタは２次の伝達関数を有し、この２次の伝達関数は第１の伝達関数の極およびゼロをオフセットするフィルタコンポーネントの選択によって設定され、それによってフィルタ出力信号が平滑化され、パルス幅可変またはパルス周波数可変変調装置の可変入力パラメータを動作させる調整ループ装置。
電荷ポンプは、比較装置とフィルタとの間に挿入されている請求項１記載の装置。
フィルタは電荷ポンプと連絡した少なくとも１つのキャパシタを備え、それによって電荷ポンプはキャパシタとの間で電荷を加算し、減算する請求項２記載の装置。
フィルタは電荷ポンプと連絡した少なくとも２つのキャパシタを備え、それによって電荷ポンプはキャパシタとの間で電荷を加算し、減算する請求項２記載の装置。
フィルタは、電荷ポンプに接続された第１の端部と接地端子に接続された第２の端部とを含む対向した端部を有する２つの並列の分岐を備えている請求項２記載の装置。
フィルタの第１の分岐はキャパシタを含んでいる請求項５記載の装置。
フィルタの第２の分岐はキャパシタおよび抵抗を含んでいる請求項５記載の装置。
電荷ポンプは、フィルタに電流を注入し、フィルタから電流を抽出するスイッチ手段を含んでいる請求項２記載の装置。
電力出力ノードが負荷に給電し、変調装置の可変パラメータが電力変換装置の調整量および効率を設定している、電源およびブリッジフィルタセクションに関連したスイッチを動作するパルス幅可変またはパルス周波数可変変調装置を有するタイプのスイッチング電力変換装置用の調整ループにおいて、
スイッチング電力変換装置の電力出力ノードからの電圧または電流を第１の入力信号としてサンプリングする高インピーダンスの第１の入力と、負荷に対するターゲット電圧または電流レベルを表す基準電源からの第２の入力信号と、第１の入力信号が第２の入力信号を超えたか否かに応じて高い信号または低い信号を有する出力信号を出力ライン上に出力する比較装置と、
前記比較装置から出力信号を受取り、それに応答してソースまたはシンクのいずれかの電流を電流信号として受取るように接続された電荷ポンプと、
前記比較装置に接続されて前記電流信号を受取り、フィルタ出力信号を出力して、パルス幅可変またはパルス周波数可変変調装置を動作させるフィルタとを具備している調整ループ装置。
フィルタは電荷ポンプと連絡した少なくとも１つのキャパシタを備え、それによって電荷ポンプはキャパシタとの間で電荷を加算し、減算する請求項９記載の装置。
フィルタは電荷ポンプと連絡した少なくとも２つのキャパシタを備え、それによって電荷ポンプはキャパシタとの間で電荷を加算し、減算する請求項９記載の装置。
フィルタは、電荷ポンプに接続された第１の端部と接地端子に接続された第２の端部とを含む対向した端部を有する２つの並列の分岐を備えている請求項９記載の装置。
フィルタの第１の分岐はキャパシタを含んでいる請求項１２記載の装置。
フィルタの第２の分岐はキャパシタおよび抵抗を含んでいる請求項１２記載の装置。
電荷ポンプはＭＯＳトランジスタのインバータ構造を含み、１対のバイアストランジスタがインバータ構造に接続されている請求項９記載の装置。