TWI410787B - 電源控制電路 - Google Patents

Description

電源控制電路

本發明是有關於一種電源控制電路，且特別是有關於一種預先對主機板待機電壓端放電的電源控制電路。

先進技術擴展(Advanced Technology Extended，簡稱ATX)主機板規格由英特爾公司在1995年制定。目前多數的電源供應器都是使用ATX規格，其中ATX連接器最常使用的有20 Pin與24 Pin兩種，皆包括待機電壓(SB5V)的接腳。主機板上的晶片組，包括南橋有時會使用待機電壓作為操作電源，但因電源供應器所輸出的待機電壓(SB5V)的放電時間可能不同，因此導致供給南橋的待機電壓(SB3V)放電時間也不同。

當主機板中的晶片(例如南橋晶片)放電不完全時，電源供應器所提供電壓將可能造成晶片產生異常現象，如此一來不但無法發揮加強的功能，更會造成整個系統無法正常運作，甚至無法開機。此外，在系統開機完成前，待機電壓(SB3V與SB5V)會造成功率消耗，產生額外的不必要的功率消耗。

本發明提供一種電源控制電路，可預先對主機板的待機電壓端放電以預防待機電壓端放電不完全而造成主機板 產生異常現象。

本發明提出一種電源控制電路，適用於一主機板，該電源控制電路包括第一放電開關單元、供電開關單元以及控制單元。其中，第一放電開關單元耦接於第一電源端與接地之間。供電開關單元耦接於系統電壓與第一電源端之間。控制單元耦接於第一放電開關單元與供電開關單元，並根據系統電壓的電壓變化控制第一放電開關單元與供電開關單元。其中，控制單元延遲系統電壓以產生一判斷電壓，當判斷電壓小於一第一預設電壓時，控制單元導通第一放電開關單元以對第一電源端進行放電，當判斷電壓大於第二預設電壓時，控制單元導通供電開關單元以對第一電源端進行供電，其中第二預設電壓大於該第一預設電壓。

在本發明之一實施例中，上述之第一放電開關單元包括第一假負載與第一PMOS電晶體。第一假負載耦接第一電源端，而第一PMOS電晶體之源極端與汲極端分別耦接第一假負載與接地，第一PMOS電晶體的閘極耦接於控制單元。

在本發明之一實施例中，電源控制電路更包括第二放電開關單元，其耦接於第二電源端與接地之間，並受控於控制單元，當判斷電壓小於第一預設電壓時，控制單元導通第二放電開關單元以對第二電源端進行放電，當判斷電壓大於第一預設電壓時，控制單元關閉第二放電開關單元。

在本發明之一實施例中，上述之第二放電開關單元第二假負載與第二PMOS電晶體。其中，第二假負載耦接第 二電源端，而第二PMOS電晶體之源極端與汲極端分別耦接第二假負載與接地，第一PMOS電晶體的閘極耦接於控制單元。

在本發明之一實施例中，上述之供電開關單元包括第三PMOS電晶體，其源極端與汲極端分別耦接系統電壓與第一電源端，第三PMOS電晶體的閘極耦接於於控制單元。

在本發明之一實施例中，當判斷電壓大於第一預設電壓時，控制單元關閉第一放電開關單元。

在本發明之一實施例中，上述之控制單元包括第一比較單元、推拉電路、延遲單元、第二比較單元以及第三比較單元。第一比較單元用以比較系統電壓與一參考電壓。推拉電路耦接於第一比較單元與系統電壓，當系統電壓大於與參考電壓，推拉電路輸出系統電壓。延遲單元耦接於推拉電路的輸出，用以延遲系統電壓以產生判斷電壓。第二比較單元，耦接延遲單元與第一放電開關單元，根據判斷電壓與第一預設電壓之比較結果控制第一放電開關單元。另外，第三比較單元則耦接於接延遲單元與供電開關單元，根據判斷電壓與第二預設電壓之比較結果控制供電開關單元。

在本發明之一實施例中，上述之第一比較單元包括第一電阻、第二電阻以及第一運算放大器。第二電阻與第一電阻串接於電池電壓與接地之間，以分壓電池電壓而產生參考電壓。第一運算放大器之正輸入端耦接系統電壓，其負輸入端耦接第一電阻與第二電阻的共同接點。

在本發明之一實施例中，上述之推拉電路包括NMOS電晶體與第四PMOS電晶體。其中NMOS電晶體之汲極端耦接系統電壓，其閘極端耦接至第一運算放大器的輸出端，其源極端作為推拉電路之輸出端而耦接電阻。另外，第四PMOS電晶體之源極端耦接NMOS電晶體之源極端，第四PMOS電晶體之汲極端耦接接地，第四PMOS電晶體的閘極耦接至第一運算放大器的輸出端。

在本發明之一實施例中，上述之延遲單元包括電阻與電容。電阻的一端耦接於推拉電路的輸出，而電容耦接於電阻的另一端與接地之間。

在本發明之一實施例中，上述之延遲單元更包括一二極體，二極體的陽極端耦接電阻與電容的共同接點，二極體的陰極端則耦接推拉電路的輸出。

在本發明之一實施例中，上述之第二比較單元包括第三電阻、第四電阻與第二運算放大器。其中第三電阻與第四電阻串接於參考電壓與接地之間，以分壓參考電壓而產生第一預設電壓。第二運算放大器之正輸入端耦接延遲單元以接收判斷電壓，第二運算放大器的負輸入端耦接第三電阻與第四電阻的共同接點，第二運算放大器的輸出端透過第五電阻耦接至第一PMOS電晶體的閘極。

在本發明之一實施例中，上述之第三比較單元包括第六電阻、第七電阻與第三運算放大器。第六電阻與第七電阻串接於系統電壓與接地之間，以分壓系統電壓而產生第二預設電壓。第三運算放大器之正輸入端耦接第六電阻與 第七電阻的共同接點，第三運算放大器的負輸入端耦接判斷電壓，第三運算放大器的輸出端透過第八電阻耦接至第三PMOS電晶體的閘極。

在本發明之一實施例中，上述之參考電壓等於第一預設電壓。

基於上述，本發明利用控制單元所產生的判斷電壓與第一預設電壓、第二預設電壓的比較結果，來預先對待機電壓的電源端進行放電，並對電源端進行供電，以使供應電腦主機板上晶片的待機電壓達到完全放電後再被供電，避免待機電壓的殘存電壓使主機板中與待機電壓相關的元件產生異常現象。

為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

下面將參考附圖詳細闡述本發明的實施例，附圖舉例說明了本發明的示範實施例，其中相同標號指示同樣或相似的元件。

在筆記型電腦中，其電源模組或電源供應器會將交流電源或電池電源轉換為各種系統電壓，例如3V、5V、12V等，其中系統電壓包括待機電壓，例如SB3V、SB5V等可供主機板上之電路或南橋晶片使用。由於待機電壓SB3V、SB5V若是放電不完全會影響後端的系統正常運作，造成南橋晶片誤作動等問題產生。因此，本實施例之 電源控制電路針對各種系統電壓可能在關機後產生放電不完全而影響系統正常運作的問題提出解決方式。

請參照圖1，圖1是依照本發明一實施例之電腦之電源模組系統圖。電源模組包括電源轉接器(adapter)108、第一電壓轉換電路110、電源控制電路100、第二電壓轉換器112。電源轉接器108用來傳送電壓源至第一電壓轉換電路110，第一電壓轉換電路110會將電源轉換系統電壓SB5V-IN，然後再轉換為系統所需的待機電壓SB5V與SB3V，輸出待機電壓SB5V的端點稱為第一電源端OUT1，而輸出待機電壓SB3V稱為第二電源端OUT2。其中，待機電壓SB3V可經由第二電壓轉換電路112對待機電壓SB5V分壓而得。電源控制電路100整合於電源模組系統中，用來對第一電源端OUT1、第二電源端OUT2進行供電與放電等操作，以防止待機電壓SB3V、SB5V在關機後產生放電不完全的問題。

電源控制電路100包括控制單元102、第一放電開關單元104、第二放電開關單元116與供電開關單元106。第一放電開關單元104耦接於第一電源端OUT1與一接地GND之間，第二放電開關單元116耦接於第二電源端OUT2與一接地GND之間。供電開關單元106耦接於系統電壓SB5V-IN與第一電源端OUT1之間。控制單元102耦接第一放電開關單元104、第二放電開關單元116與供電開關單元106，並根據系統電壓SB5V-IN的變化來控制第一放電開關單元104、第二放電開關單元116與供電開關 單元106的導通狀態。

控制單元102會先延遲系統電壓SB5V-IN以產生一判斷電壓VE。當判斷電壓VE小於一第一預設電壓時，控制單元102導通第一放電開關單元104與第二放電開關單元116以對第一電源端OUT1與第二電源端OUT2進行放電。當判斷電壓VE大於第一預設電壓(例如3V)時，控制單元102會關閉第一放電開關單元104與第二放電開關單元116。當判斷電壓VE大於一第二預設電壓(例如4V)時，控制單元會導通供電開關單元106以對第一電源端OUT1進行供電。電源模組即根據系統電壓SB5V-IN產生對應的電壓給主機系統使用。

藉由上述的放電流程，可使主機系統114中之晶片(例如南橋)所接收的待機電壓SB5V或SB3V達到完全放電，避免待機電壓上的殘存電壓使主機系統114中的相關元件產生異常現象。例如主機系統114的CMOS時間不預期地被清除。其中，第二預設電壓大於第一預設電壓。也就是說，在系統電壓SB5V-IN上升的過程中，電源控制電路100會先對第一電源端OUT1與第二電源端OUT2進行放電，然後在系統電壓SB5V-IN大於第二預設電壓時才對第一電源端OUT1與第二電源端OUT2進行充電以拉高待機電壓SB5V或SB3V的電壓值。

值得注意的是，上述以待機電壓SB5V、SB3V的輸出端為例來說明本實施例之技術手段，然本實施例並不受限於待機電壓SB5V、SB3V的輸出端，也可以應用於其他電 源端，且所應用的輸出端個數亦不受限，也可以單純使用在待機電壓SB5V的輸出端或待機電壓SB3V的輸出端，只要增加對應的放電開關單元即可適用於多組電壓源的輸出端，使其完全放電後再拉高其電壓值。

接下來，進一步說明電源控制電路，請參照圖2，圖2是依照本發明另一實施例之電源控制電路的方塊圖。電源控制電路100包括控制單元102、第一放電開關104、第二放電開關116與供電開關單元106，其中控制單元102更包括一第一比較單元202、一第二比較單元204、一第三比較單元206、一延遲單元210以及一推拉電路208。第一比較單元202耦接於推拉電路208，延遲單元210耦接於推拉電路208與第二比較單元204、第三比較單元206之間。

第一比較單元202耦接於系統電壓SB5V-IN與接地GND之間，並根據系統電壓SB5V-IN的變化控制推拉電路208的輸出。當系統電壓SB5V-IN大於一參考電壓時，系統電壓SB5V-IN經由推拉電路208輸出至後端的延遲單元210。延遲單元210耦接推拉電路208的輸出端，用來延遲推拉電路208所輸出的系統電壓SB5V-IN以產生判斷電壓VE。延遲單元210的延遲時間可依照設計需求而定，例如0.5杪，延遲單元210的電路結構則例如是RC延遲電路結構。第二比較單元204會根據判斷電壓VE的電壓變化來控制第一放電開關104與第二放電開關116的導通與否，第三比較單元206則判斷電壓VE的電壓變化來控 制供電開關106的導通與否。

當判斷電壓VE小於第一預設電壓時，第二比較單元204會導通第一放電開關單元104與第二放電開關單元116，以分別對第一電源端OUT1和第二電源端OUT2進行放電。當判斷電壓VE大於第一預設電壓時，第二比較單元204會關閉第一放電開關單元104與第二放電開關單元116。當判斷電壓VE繼續上升而大於第二預設電壓時，第三比較單元206會導通供電開關單元106，讓系統電壓SB5V-IN對第一電源端SB5V與第二電源端SB3V進行供電以提供給後端的系統，如南橋使用。其中，第二預設電壓大於第一預設電壓。也就是說，電源控制電路100會先對第一電源端OUT1與第二電源端OUT2進行放電，然後再拉升其電壓值。

接下來，進一步說明上述電源控制電路100中之電路結構，請參照圖3是依照本實施例之電源控制電路的電路圖。圖4是依照圖3實施例之電源控制電路的電壓變化時序圖。請同時參照圖3與圖4，第一比較單元202包括電阻R1、R2與運算放大器302。其中電阻R1、R2串接於一電池電壓VBAT與接地GND之間，用以分壓電池電壓VBAT以於電阻R1、R2的共同接點上產生上述參考電壓。電池電壓VBAT例如是主機板上的電池電壓，而參考電壓例如是3V。運算放大器302之正、負輸入端分別耦接系統電壓SB5V-IN與參考電壓(3V)，用以比較系統電壓SB5V-IN與參考電壓的大小。

推拉電路208由NMOS(N channel metal oxide semiconductor transistor，簡稱NMOS)電晶體M1與PMOS(P channel metal oxide semiconductor transistor，簡稱PMOS)電晶體Q1串接組成，其閘極皆連接於運算比較器302的輸出。延遲單元210由電阻R9、電容C與二極體D1組成，電阻R9與電容C串聯耦接於推拉電路208的輸出與接地GND之間，二極體D1與電阻R9並聯。其中，電阻R9與電容C的共用接點輸出判斷電壓VE。延遲單元210主要是藉由RC電路來延遲推拉電路208所輸出的系統電壓SB5C-IN，藉此讓後端的第一電源端OUT1與第二電源端OUT2在電源連接器突然插拔的情況下有更長的時間可以進行放電。

第二比較單元204由電阻R3、R4與運算放大器304所組成，電阻R3、R4串聯耦接於電池電壓VBAT與接地GND之間，其共用接點產生第一預設電壓，本實施例設定為3V。運算放大器304的正輸入端耦接於判斷電壓VE，負輸入端耦接於電阻R3、R4的共用接點以接收第一預設電壓。運算放大器304的輸出經由電阻R5耦接於PMOS電晶體Q2與Q3的閘極。第三比較單元206由電阻R6、R7與運算放大器306所組成，電阻R6、R7串聯耦接於電池電壓VBAT與接地GND之間，其共用接點產生第二預設電壓，本實施例設定為4V。運算放大器306的負輸入端耦接於判斷電壓VE，正輸入端耦接於電阻R6、R7的共用接點以接收第二預設電壓。運算放大器306的輸出經由電 阻R8耦接於PMOS電晶體Q4的閘極。

第一放電開關單元104包括假負載SR1與PMOS電晶體Q2，假負載SR1與PMOS電晶體Q2串聯耦接於第一電源端OUT1與接地GND之間，PMOS電晶體Q2的閘極則透過電阻R5耦接於運算放大器304的輸出。第二放電開關單元116包括假負載SR2與PMOS電晶體Q3，假負載SR2與PMOS電晶體Q3串聯耦接於第二電源端OUT2與接地GND之間，PMOS電晶體Q3的閘極則透過電阻R5耦接於運算放大器304的輸出。供電開關單元106由PMOS電晶體Q4構成，其PMOS電晶體Q4的源極與汲極耦接於系統電壓SB5V-IN與第一電源端OUT1(待機電壓SB5V的輸出端)，PMOS電晶體Q4的閘極則透過電阻R8耦接於運算放大器306的輸出。

接下來，進一步說明電源控制電路100的電路作動方式，請同時參照圖4，當系統接收到電源時，系統電壓SB5V-IN會開始上升，當系統電壓SB5V-IN大於3伏的參考電壓時，運算放大器302的輸出會導通NMOS電晶體M1，讓推拉電路208的輸出隨系統電壓SB5V-IN上升，可視為將系統電壓SB5V-IN輸出至延遲單元210。延遲單元210會延遲系統電壓SB5V-IN約一段時間後(0.5秒)輸出判斷電壓VE。因此，判斷電壓VE的電壓上升曲線較系統電壓SB5V-IN延遲約0.5秒，如圖4所示。

第二比較單元204根據判斷電壓VE的變化來決定PMOS電晶體Q2、Q3的導通與否，當判斷電壓VE小於 第一預設電壓(本實施例設定為3V)時，運算放大器304輸出低電位以導通PMOS電晶體Q2、Q3，此時第一電源端OUT1與第二電源端OUT2可對地進行放電。當判斷電壓VE大於第一預設電壓(本實施例設定為3V)時，運算放大器304輸出高電位以關閉PMOS電晶體Q2、Q3，此時已經完成放電動作。

第三比較單元206根據判斷電壓VE的變化來決定PMOS電晶體Q4的導通與否，當判斷電壓VE大於第二預設電壓(本實施例設定為4V)時，運算放大器304輸出低電位以導通PMOS電晶體Q4，此時系統電壓SB5V-IN會被導通至第一電源端OUT1以產生待機電壓SB5V。由於待機電壓SB3V是由待機電壓SB5V轉換而得，因此待機電壓SB3V也會隨待機電壓SB5V上升而上升至對應的電壓值。

由上述可知，第二比較單元204會在系統電壓SB5V-IN上升至第一預設電壓前對第一電源端OUT1與第二電源端OUT2進行放電，避免錯誤的電壓準位造成後端的系統晶片誤作動。在系統電壓SB5V-IN上升至第二預設電壓後，第三比較單元206會導通充電開關單元106，讓電源模組正常作動以產生待機電壓SB5V、SB3V。經由上述放電程序，本實施例之電壓控制電路100可加速電源端的放電，避免錯誤的電壓位準影響系統晶片的正常作動。

此外，由於在判斷電壓VE上升到第二預設電壓之前，PMOS電晶體Q4是處於關閉狀態，待機電壓SB5V、 SB3不會隨系統電壓SB5V-IN升高。因此可減少待機電壓SB5V、SB3的負載在系統電壓SB5V-IN上升期間中所造成的功率消耗。也就是說，可減少在開機過程中所造成的功率消耗。

綜上所述，本發明利用控制單元所產生的判斷電壓與第一預設電壓的比較結果，來預先對待機電壓的電源端進行放電，並利用判斷電壓和第二預設電壓的比較結果，來對電源端進行供電，以使供應電腦主機板上晶片的待機電壓達到完全放電後再被供電，避免待機電壓的殘存電壓使主機板中與待機電壓相關的元件產生異常現象。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100‧‧‧電源控制電路

102‧‧‧控制單元

104‧‧‧第一放電開關單元

106‧‧‧供電開關單元

108‧‧‧電源轉接器

110、112‧‧‧電壓轉換電路

114‧‧‧主機系統

116‧‧‧第二放電開關單元

202、204、206‧‧‧比較單元

210‧‧‧延遲單元

208‧‧‧推拉電路

302~306‧‧‧運算放大器

R1~R9‧‧‧電阻

SR1、SR2‧‧‧假負載

VBAT‧‧‧電池電壓

D1‧‧‧二極體

C‧‧‧電容

R9‧‧‧電阻

M1‧‧‧NMOS電晶體

Q1~Q4‧‧‧PMOS電晶體

VE‧‧‧判斷電壓

SB5V-IN‧‧‧系統電壓

SB5V、SB3V‧‧‧待機電壓

OUT1‧‧‧第一電源端

OUT2‧‧‧第二電源端

GND‧‧‧接地

圖1是依照本發明一實施例之電腦之電源模組系統圖。

圖2是依照本發明另一實施例之電源控制電路的方塊圖。

圖3是依照本發明另一實施例之電源控制電路的方塊圖。

圖4是依照圖3實施例之電源控制電路的電壓變化時序圖。

100‧‧‧電源控制電路

102‧‧‧控制單元

104‧‧‧第一放電開關單元

106‧‧‧供電開關單元

108‧‧‧電源轉接器

110、112‧‧‧電壓轉換電路

114‧‧‧主機系統

116‧‧‧第二放電開關單元

SB5V-IN‧‧‧系統電壓

SB5V、SB3V‧‧‧待機電壓

OUT1‧‧‧第一電源端

OUT2‧‧‧第二電源端

GND‧‧‧接地

Claims (14)

1. 一種電源控制電路，適用於一主機板，該電源控制電路包括：一第一放電開關單元，耦接於一第一電源端與一接地之間；一供電開關單元，耦接於一系統電壓與該第一電源端之間；以及一控制單元，耦接於該第一放電開關單元與該供電開關單元，並根據該系統電壓的電壓變化控制該第一放電開關單元與該供電開關單元；其中，該控制單元延遲該系統電壓以產生一判斷電壓，當該判斷電壓小於一第一預設電壓時，該控制單元導通該第一放電開關單元以對該第一電源端進行放電，當該判斷電壓大於一第二預設電壓時，該控制單元導通該供電開關單元以對該第一電源端進行供電，其中該第二預設電壓大於該第一預設電壓。
2. 如申請專利範圍第1項所述之電源控制電路，其中該第一放電開關單元包括：一第一假負載，耦接該第一電源端；以及一第一PMOS電晶體，其源極端與汲極端分別耦接該第一假負載與該接地，該第一PMOS電晶體的閘極耦接於該控制單元。
3. 如申請專利範圍第1項所述之電源控制電路，更包括： 一第二放電開關單元，耦接於該第二電源端與該接地之間，並受控於該控制單元，當該判斷電壓小於該第一預設電壓時，該控制單元導通該第二放電開關單元以對該第二電源端進行放電，當該判斷電壓大於該第一預設電壓時，該控制單元關閉該第二放電開關單元。
4. 如申請專利範圍第3項所述之電源控制電路，其中該第二放電開關單元包括：一第二假負載，耦接該第二電源端；以及一第二PMOS電晶體，其源極端與汲極端分別耦接該第二假負載與該接地，該第二PMOS電晶體的閘極耦接於該控制單元。
5. 如申請專利範圍第1項所述之電源控制電路，其中該供電開關單元包括：一第三PMOS電晶體，其源極端與汲極端分別耦接該系統電壓與該第一電源端，該第三PMOS電晶體的閘極耦接於該控制單元。
6. 如申請專利範圍第1項所述之電源控制電路，其中當該判斷電壓大於該第一預設電壓時，該控制單元關閉該第一放電開關單元。
7. 如申請專利範圍第1項所述之電源控制電路，其中該控制單元包括：一第一比較單元，用以比較該系統電壓與一參考電壓；一推拉電路，耦接於該第一比較單元與該系統電壓， 當該系統電壓大於與該參考電壓，該推拉電路輸出該系統電壓；一延遲單元，耦接於該推拉電路的輸出，用以延遲該系統電壓以產生該判斷電壓；一第二比較單元，耦接該延遲單元與該第一放電開關單元，根據該判斷電壓與該第一預設電壓之比較結果控制該第一放電開關單元；以及一第三比較單元，耦接於接該延遲單元與該供電開關單元，根據該判斷電壓與該第二預設電壓之比較結果控制該供電開關單元。
8. 如申請專利範圍第7項所述之電源控制電路，其中該第一比較單元包括：一第一電阻；一第二電阻，與該第一電阻串接於一電池電壓與該接地之間，以分壓該電池電壓而產生該參考電壓；以及一第一運算放大器，其正輸入端耦接該系統電壓，其負輸入端耦接該第一電阻與該第二電阻的共同接點。
9. 如申請專利範圍第8項所述之電源控制電路，其中該推拉電路包括：一NMOS電晶體，其汲極端耦接該系統電壓，其閘極端耦接至該第一運算放大器的輸出端，其源極端作為該推拉電路之輸出端而耦接該延遲單元；以及一第四PMOS電晶體，其源極端耦接該NMOS電晶體之源極端，該第四PMOS電晶體之汲極端耦接該接地， 該第四PMOS電晶體的閘極耦接至該第一運算放大器的輸出端。
10. 如申請專利範圍第7項所述之電源控制電路，其中該延遲單元包括：一電阻，該電阻的一端耦接於該推拉電路的輸出；以及一電容，耦接於該電阻的另一端與該接地之間。
11. 如申請專利範圍第10項所述之電源控制電路，其中該延遲單元更包括：一二極體，該二極體的陽極端耦接該電阻與該電容的共同接點，該二極體的陰極端耦接該推拉電路的輸出。
12. 如申請專利範圍第8項所述之電源控制電路，其中該第二比較單元包括：一第三電阻；一第四電阻，與該第三電阻串接於該電池電壓與該接地之間，以分壓該電池電壓而產生該第一預設電壓；以及一第二運算放大器，該第二運算放大器的正輸入端耦接該延遲單元以接收該判斷電壓，該第二運算放大器的負輸入端耦接該第三電阻與該第四電阻的共同接點，該第二運算放大器的輸出端透過一第五電阻耦接至該第一PMOS電晶體的閘極。
13. 如申請專利範圍第7項所述之電源控制電路，其中該第三比較單元包括：一第六電阻； 一第七電阻，與該第六電阻串接於該系統電壓與該接地之間，以分壓該系統電壓而產生該第二預設電壓；以及一第三運算放大器，該第三運算放大器的正輸入端耦接該第六電阻與該第七電阻的共同接點，該第三運算放大器的負輸入端耦接該判斷電壓，該第三運算放大器的輸出端透過一第八電阻耦接至該第三PMOS電晶體的閘極。
14. 如申請專利範圍第7項所述之電源控制電路，其中該參考電壓等於該第一預設電壓。