TWI642261B - 加速放電電路以及加速放電方法 - Google Patents

Abstract

一種加速放電電路，包括一比較電路以及一放電電路。比較電路耦接至一電源供應器以及一系統端，用以比較電源供應器之一輸出端電壓以及系統端之一輸入端電壓。放電電路耦接至比較單元、系統端之一輸入電容以及一接地點。當比較電路根據輸出端電壓以及輸入端電壓輸出一高位準訊號時，致使系統端之輸入電容經由放電電路進行放電。

Description

加速放電電路以及加速放電方法

本發明係有關於一種加速放電電路以及加速放電方法，特別係有關於一種當電源供應器之輸出端電壓小於系統輸入端電壓時，透過一放電電路對系統端輸入電容進行放電之加速放電電路以及加速放電方法。

當系統端透過電源供應器進行供電時，係經由電源供應器將交流電壓轉為直流電壓後，再用此直流電壓供電給系統端以進行充電。而當系統端進入休眠模式或是待機模式時，為了降低功率消耗，系統端通常會失能電源供應器以降低其輸出端之直流輸出電壓，且其輸出電容亦會在一既定時間內完成放電。然而，位於系統端之輸入端之一輸入電容，由於現有規範並未特別規定其放電時間，因此當電源供應器之輸出端之直流電壓自高電壓降低為低電壓時，系統端之輸入電容可能會因為放電速度過慢而使得系統端無法正常地進入休眠模式或是待機模式。因此，如何解決系統端之輸入電容之放電速度過慢的情況為目前所需解決之問題。

為解決上述問題，本發明一實施例提供一種加速放電電路，包括一比較電路以及一放電電路。比較電路耦接至 一電源供應器以及一系統端，用以比較電源供應器之一輸出端電壓以及系統端之一輸入端電壓。放電電路耦接至比較單元、系統端之一輸入電容以及一接地點。當比較電路根據輸出端電壓以及輸入端電壓輸出一高位準訊號時，致使系統端之輸入電容經由放電電路進行放電。

本發明另一實施例提供一種加速放電方法，步驟包括：透過一電源供應器提供一輸出端電壓至一比較電路；透過一系統端提供一輸入端電壓至比較電路；以及透過比較電路比較電源供應器之輸出端電壓以及系統端之輸入端電壓。當比較電路根據輸出端電壓以及輸入端電壓輸出一高位準訊號時，致使系統端之一輸入電容經由一放電電路放電。放電電路係耦接至比較單元、系統端之輸入電容以及一接地點。

根據本發明一實施例，其中比較電路更包括一比較器以及一感測電阻。比較器具有一第一輸入端、一第二輸入端以及一輸出端，第一輸入端係耦接至電源供應器之一輸出端以及第二輸入端係耦接至系統端之一輸入端。感測電阻係耦接介於第一輸入端以及第二輸入端之間。

根據本發明一實施例，其中放電電路更包括一雙極性電晶體、一電阻以及一二極體。雙極性電晶體具有一基極、一集極以及一射極，基極係耦接至比較器之輸出端，以及射極係耦接至接地點。電阻耦接介於雙極性電晶體之集極以及系統端之間。二極體與電阻並聯耦接介於雙極性電晶體之集極以及系統端之間。

根據本發明一實施例，其中當電源供應器之輸出 端電壓小於系統端之輸入端電壓時，比較電路輸出高位準訊號，致使雙極性電晶體導通，並使得系統端之輸入電容經由電阻以及二極體進行放電。

根據本發明一實施例，其中當電源供應器之輸出端電壓大於系統端之輸入端電壓時，比較電路輸出一低位準訊號，致使雙極性電晶體不導通，並使得電源供應器向系統端進行供電。

100‧‧‧加速放電電路

110、210‧‧‧比較電路

120、220‧‧‧放電電路

201‧‧‧比較器

202‧‧‧雙極性電晶體

C_sys‧‧‧輸入電容

D1‧‧‧加速放電二極體

R_sense‧‧‧感測電阻

R1‧‧‧放電電阻

V_psu‧‧‧輸出端電壓

V_sys‧‧‧輸入端電壓

第1圖係顯示根據本發明一實施例所述之加速放電電路之示意圖。

第2圖係顯示根據本發明一實施例所述之加速放電電路之電路圖。

第3圖係顯示根據本發明一實施例所述之加速放電電路之放電結果之示意圖。

第4圖係顯示根據本發明一實施例所述之加速放電方法之流程圖。

有關本發明之電子裝置以及使用者介面控制方法適用之其他範圍將於接下來所提供之詳述中清楚易見。必須了解的是下列之詳述以及具體之實施例，當提出有關電子裝置以及使用者介面控制方法之示範實施例時，僅作為描述之目的以及並非用以限制本發明之範圍。

第1圖係顯示根據本發明一實施例所述之加速放 電電路之示意圖。如圖所示，加速放電電路100係耦接介於一電源供應器以及一系統端之間，並由一比較電路110以及一放電電路120所組成。其中，系統端可為筆記型電腦或者桌上型電腦等具有不同工作狀態之電子裝置。電源供應器用以提供一輸出端電壓V_PSU，以及系統端係包括一輸入電容C_sys。比較電路110係與電源供應器、系統端以及放電電路120耦接，用以比較電源供應器之一輸出端電壓以及系統端之一輸入端電壓，並輸出對應於一比較結果之一訊號。放電電路120係耦接至比較單元110、系統端之輸入電容C_sys以及一接地點，用以根據比較電路120所輸出之訊號決定是否對輸入電容進行放電。輸入電容C_sys則耦接介於系統端輸入端以及接地點之間。

第2圖係顯示根據本發明一實施例所述之加速放電電路之電路圖。如圖所示，比較電路210可包括一電阻R_sense(第一電阻)以及一比較器201。電阻R_sense為一感測電阻，其一端係與電源供應器以及比較器201之一反相輸入端耦接，以及另一端則與系統端以及比較器201之一非反相輸入端耦接。比較器201之反相輸入端係用以接收電源供應器之輸出端電壓V_PSU，以及非反相輸入端則用以接收系統端之一輸入端電壓V_sys。其中，當輸出端電壓V_PSU大於輸入端電壓V_sys時，比較器201係輸出一低位準訊號。反之，當當輸出端電壓V_PSU小於輸入端電壓V_sys時，比較器201係輸出高位準訊號。

放電電路220可包括一電阻R1(第二電阻)、一二極體D1以及一雙極性電晶體202。電阻R1為一限流電阻，耦接 介於雙極性電晶體202之集極以及系統端之間，其作用為用以避免系統端之輸入電容C_sys放電過快。其中，電阻R1之電阻值係可根據系統端之規格進行調整。二極體D1係與電阻R1並聯耦接，其正極係與系統端耦接，以及其負極係與雙極性電晶體202之集極耦接，用以提供另一個放電迴路。雙極性電晶體202之基極係耦接至比較器201之一輸出端，用以接收高位準訊號以及低位準訊號，其集極則與電阻R1以及二極體D1之負極耦接，以及其射極係耦接至接地點。

根據本發明一實施例，當電源供應器正常供電時，輸出端電壓V_PSU係大於輸入端電壓V_sys，使得比較器201輸出低位準訊號。此時，由於低位準訊號低於雙極性電晶體202之導通電壓，因此雙極性電晶體202將不會導通，使得電源供應器將正常地向系統端進行供電。反之，當系統端進入一休眠模式或者一待機模式時，電源管理單元(未顯示)將關閉電源供應器，使得電源供應器之輸出電壓V_PSU降至0V。此時，當輸出端電壓V_PSU降低至小於輸入端電壓V_sys時，比較器201將輸出高位準訊號，並導通雙極性電晶體202。接著，輸入電容C_sys將透過電阻R1以及二極體D1此兩條路徑進行放電(如圖中虛線所示)。其中，當二極體D1導通，理想時為一短路狀態，即其可降低放電迴路之阻抗，以更快地將系統端之輸入電容加速放電。

第3圖係顯示根據本發明一實施例所述之加速放電電路之放電結果之示意圖。其中，V_COMP為比較器201之輸出端電壓，以及I_discharge為雙極性電晶體202之射極與接 地點之間之電流。如圖所示，當電源供應器失能時，其輸出端電壓V_PSU係自20V降自0V。此時，由於輸出端電壓V_PSU明顯低於輸入端電壓V_sys，因此比較器201係輸出高位準訊號，使得雙極性電晶體202導通。接著，輸入電容C_sys係透過放電電路220進行放電，使得系統端的輸入電壓V_sys(即輸入電容C_sys之電壓)逐漸降低至0V。

第4圖係顯示根據本發明一實施例所述之加速放電方法之流程圖。於步驟S401，電源供應器提供輸出端電壓。於步驟S402，電源管理單元判斷是否自系統端接收到休眠訊號或者待機訊號。其中，當電源管理單元並未自系統端接收到休眠訊號或者待機訊號時，進入步驟S403，由於電源供應器之輸出端電壓仍大於系統端之輸入端電壓，使得比較電路輸出低位準訊號，雙極性電晶體將不導通，因此電源供應器仍持續向系統端進行供電。於步驟S404，當電源供應器之輸出端電壓小於系統端之輸入端電壓時，比較電路輸出高位準訊號。於步驟S405，雙極性電晶體導通，使得輸入電容經由電阻以及二極體進行放電。

綜上所述，根據本發明實施例所提出之加速放電電路以及加速放電方法，當電源管理單元根據系統狀態關閉電源供應器時，可透過比較電源供應器之輸出端電壓以及系統端之輸入端電壓以致能放電電路對系統端之輸入電容進行放電，使得系統端之輸入電容之電壓可快速地自高電壓降自低電壓，如此將可避免系統端之輸入電壓過高而無法順利地進入休眠或者待機狀態之情況。

以上敘述許多實施例的特徵，使所屬技術領域中具有通常知識者能夠清楚理解本說明書的形態。所屬技術領域中具有通常知識者能夠理解其可利用本發明揭示內容為基礎以設計或更動其他製程及結構而完成相同於上述實施例的目的及/或達到相同於上述實施例的優點。所屬技術領域中具有通常知識者亦能夠理解不脫離本發明之精神和範圍的等效構造可在不脫離本發明之精神和範圍內作任意之更動、替代與潤飾。

Claims (10)

1. 一種加速放電電路，包括：一比較電路，耦接至一電源供應器以及一系統端，用以比較上述電源供應器之一輸出端電壓以及上述系統端之一輸入端電壓；以及一放電電路，耦接至上述比較單元、上述系統端之一輸入電容以及一接地點；其中，當上述比較電路根據上述輸出端電壓以及上述輸入端電壓輸出一高位準訊號時，致使上述系統端之上述輸入電容經由上述放電電路進行放電。
2. 如申請專利範圍第1項所述之加速放電電路，其中上述比較電路更包括：一比較器，具有一第一輸入端、一第二輸入端以及一輸出端，上述第一輸入端係耦接至上述電源供應器之一輸出端以及上述第二輸入端係耦接至上述系統端之一輸入端；以及一第一電阻，耦接介於上述第一輸入端以及上述第二輸入端之間。
3. 如申請專利範圍第2項所述之加速放電電路，其中上述放電電路更包括：一雙極性電晶體，具有一基極、一集極以及一射極，上述基極係耦接至上述比較器之上述輸出端，以及上述射極係耦接至上述接地點；一第二電阻，耦接介於上述雙極性電晶體之上述集極以及上述系統端之間；以及 一二極體，與上述第二電阻並聯耦接介於上述雙極性電晶體之上述集極以及上述系統端之間。
4. 如申請專利範圍第3項所述之加速放電電路，其中當上述電源供應器之上述輸出端電壓小於上述系統端之上述輸入端電壓時，上述比較電路輸出上述高位準訊號，致使上述雙極性電晶體導通，並使得上述系統端之上述輸入電容經由上述第二電阻以及上述二極體進行放電。
5. 如申請專利範圍第3項所述之加速放電電路，其中當上述電源供應器之上述輸出端電壓大於上述系統端之上述輸入端電壓時，上述比較電路輸出一低位準訊號，致使上述雙極性電晶體不導通，並使得上述電源供應器向上述系統端進行供電。
6. 一種加速放電方法，包括：透過一電源供應器提供一輸出端電壓至一比較電路；透過一系統端提供一輸入端電壓至上述比較電路；以及透過上述比較電路比較上述電源供應器之上述輸出端電壓以及上述系統端之上述輸入端電壓；其中，當上述比較電路根據上述輸出端電壓以及上述輸入端電壓輸出一高位準訊號時，致使上述系統端之一輸入電容經由一放電電路進行放電；以及其中，上述放電電路係耦接至上述比較單元、上述系統端之上述輸入電容以及一接地點。
7. 如申請專利範圍第6項所述之加速放電方法，其中上述比較電路更包括： 一比較器，具有一第一輸入端、一第二輸入端以及一輸出端，上述第一輸入端係耦接至上述電源供應器之一輸出端以及上述第二輸入端係耦接至上述系統端之一輸入端；以及一第一電阻，耦接介於上述第一輸入端以及上述第二輸入端之間。
8. 如申請專利範圍第7項所述之加速放電方法，其中上述放電電路更包括：一雙極性電晶體，具有一基極、一集極以及一射極，上述基極係耦接至上述比較器之上述輸出端，以及上述射極係耦接至上述接地點；一第二電阻，耦接介於上述雙極性電晶體之上述集極以及上述系統端之間；以及一二極體，與上述第二電阻並聯耦接介於上述雙極性電晶體之上述集極以及上述系統端之間。
9. 如申請專利範圍第8項所述之加速放電方法，其中當上述電源供應器之上述輸出端電壓小於上述系統端之上述輸入端電壓時，步驟更包括：透過上述比較電路輸出上述高位準訊號；導通上述雙極性電晶體導通；以及致使上述系統端之上述輸入電容經由上述第二電阻以及上述二極體進行放電。
10. 如申請專利範圍第8項所述之加速放電方法，其中當上述電源供應器之上述輸出端電壓大於上述系統端之上述輸入端電壓時，步驟更包括： 透過上述比較電路輸出一低位準訊號；以及致使上述電源供應器向上述系統端進行供電。