JP3282915B2 - Ｄｃ／ｄｃコンバータ及びｎｍｏｓトランジスタのバックゲート電圧の制御方法 - Google Patents
Ｄｃ／ｄｃコンバータ及びｎｍｏｓトランジスタのバックゲート電圧の制御方法Info
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- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
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- H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
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- H03K—PULSE TECHNIQUE
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- Power Engineering (AREA)
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Description
【０００１】
【産業上の利用分野】本発明はＤＣ／ＤＣコンバータに
係り、詳しくは、チャージポンプ式ＤＣ／ＤＣコンバー
タに関する。
係り、詳しくは、チャージポンプ式ＤＣ／ＤＣコンバー
タに関する。
【０００２】近年、コードレス電話等の携帯用電子機器
においては、低電源化、省電力化が要求されている。低
電源化のために、電源部にはＤＣ／ＤＣコンバータを用
いるのが一般的になっている。そのため、低消費電力の
ＤＣ／ＤＣコンバータが求められている。
においては、低電源化、省電力化が要求されている。低
電源化のために、電源部にはＤＣ／ＤＣコンバータを用
いるのが一般的になっている。そのため、低消費電力の
ＤＣ／ＤＣコンバータが求められている。
【０００３】
【従来の技術】図１２に、従来のチャージポンプ式ＤＣ
／ＤＣコンバータ８０を示す。このコンバータ８０は負
電圧を出力する回路である。高電位電源ＶCCと出力端子
ＶOUTとの間には、ＰＭＯＳトランジスタＭ３１及びＮ
ＭＯＳトランジスタＭ３２〜Ｍ３４が直列に接続されて
いる。トランジスタＭ３１のソースは電源ＶCCに接続さ
れ、トランジスタＭ３１のドレインはトランジスタＭ３
２のドレインに接続されている。そして、トランジスタ
Ｍ３２のソースは低電位電源としてのグランドＧＮＤに
接続されている。トランジスタＭ３１のバックゲートは
そのソースに接続され、トランジスタＭ３２のバックゲ
ートはそのソースに接続されている。
／ＤＣコンバータ８０を示す。このコンバータ８０は負
電圧を出力する回路である。高電位電源ＶCCと出力端子
ＶOUTとの間には、ＰＭＯＳトランジスタＭ３１及びＮ
ＭＯＳトランジスタＭ３２〜Ｍ３４が直列に接続されて
いる。トランジスタＭ３１のソースは電源ＶCCに接続さ
れ、トランジスタＭ３１のドレインはトランジスタＭ３
２のドレインに接続されている。そして、トランジスタ
Ｍ３２のソースは低電位電源としてのグランドＧＮＤに
接続されている。トランジスタＭ３１のバックゲートは
そのソースに接続され、トランジスタＭ３２のバックゲ
ートはそのソースに接続されている。
【０００４】また、トランジスタＭ３２のソースはトラ
ンジスタＭ３３のソースに接続され、トランジスタＭ３
３のドレインはトランジスタＭ３４のソースに接続され
ている。そして、トランジスタＭ３４のドレインは出力
端子ＶOUT に接続されている。トランジスタＭ３４のバ
ックゲートはそのドレインに接続されている。
ンジスタＭ３３のソースに接続され、トランジスタＭ３
３のドレインはトランジスタＭ３４のソースに接続され
ている。そして、トランジスタＭ３４のドレインは出力
端子ＶOUT に接続されている。トランジスタＭ３４のバ
ックゲートはそのドレインに接続されている。
【０００５】図１４にはトランジスタＭ３３の断面構造
が示されている。Ｐ型半導体基板８４にはＮ型の分離層
８５が形成されている。この分離層８５内にＰ型ウェル
（すなわち、バックゲート）８６が形成され、ウェル８
６内にＮ型のドレイン８７及びソース８８が所定間隔を
おいて設けられている。基板８４にはグランドＧＮＤの
電圧が印加されている。分離層８５には電源９２によっ
てグランドＧＮＤよりも高い電圧が印加されている。こ
れによって、基板８４と分離層８５、及びウェル８６と
分離層８５がそれぞれ逆バイアスされている。
が示されている。Ｐ型半導体基板８４にはＮ型の分離層
８５が形成されている。この分離層８５内にＰ型ウェル
（すなわち、バックゲート）８６が形成され、ウェル８
６内にＮ型のドレイン８７及びソース８８が所定間隔を
おいて設けられている。基板８４にはグランドＧＮＤの
電圧が印加されている。分離層８５には電源９２によっ
てグランドＧＮＤよりも高い電圧が印加されている。こ
れによって、基板８４と分離層８５、及びウェル８６と
分離層８５がそれぞれ逆バイアスされている。
【０００６】また、ＰＭＯＳトランジスタＭ３１のドレ
インとＮＭＯＳトランジスタＭ３３のドレインとの間に
は、コンデンサＣ１１が接続されている。出力端子ＶOU
T とグランドＧＮＤとの間には、コンデンサＣ１２が接
続されている。
インとＮＭＯＳトランジスタＭ３３のドレインとの間に
は、コンデンサＣ１１が接続されている。出力端子ＶOU
T とグランドＧＮＤとの間には、コンデンサＣ１２が接
続されている。
【０００７】このコンバータ８０では、トランジスタＭ
３１，Ｍ３３がオンで、トランジスタＭ３２，Ｍ３４が
オフすると、コンデンサＣ１１を電源ＶCC及びグランド
ＧＮＤに基づいて充電する。トランジスタＭ３１，Ｍ３
３がオフで、トランジスタＭ３２，Ｍ３４がオンする
と、コンデンサＣ１１を放電するとともにコンデンサＣ
１２を充電する。このように、トランジスタＭ３１，Ｍ
３３と、トランジスタＭ３２，Ｍ３４のオン・オフを交
互に繰り返すことにより、コンバータ８０は出力端子Ｖ
OUT から所定の出力電圧ＶG （＝−ＶCC）を出力する。
３１，Ｍ３３がオンで、トランジスタＭ３２，Ｍ３４が
オフすると、コンデンサＣ１１を電源ＶCC及びグランド
ＧＮＤに基づいて充電する。トランジスタＭ３１，Ｍ３
３がオフで、トランジスタＭ３２，Ｍ３４がオンする
と、コンデンサＣ１１を放電するとともにコンデンサＣ
１２を充電する。このように、トランジスタＭ３１，Ｍ
３３と、トランジスタＭ３２，Ｍ３４のオン・オフを交
互に繰り返すことにより、コンバータ８０は出力端子Ｖ
OUT から所定の出力電圧ＶG （＝−ＶCC）を出力する。
【０００８】さらに、トランジスタＭ３３のソース及び
ドレイン間にはＮＭＯＳトランジスタＭ３５，Ｍ３６が
直列に接続されている。トランジスタＭ３５のドレイン
はトランジスタＭ３３のソースに接続され、ソースはト
ランジスタＭ３３のバックゲート（すなわち、Ｐ型ウェ
ル８６）に接続されている。トランジスタＭ３６のドレ
インはトランジスタＭ３３のバックゲートに接続され、
ソースはトランジスタＭ３３のドレインに接続されてい
る。
ドレイン間にはＮＭＯＳトランジスタＭ３５，Ｍ３６が
直列に接続されている。トランジスタＭ３５のドレイン
はトランジスタＭ３３のソースに接続され、ソースはト
ランジスタＭ３３のバックゲート（すなわち、Ｐ型ウェ
ル８６）に接続されている。トランジスタＭ３６のドレ
インはトランジスタＭ３３のバックゲートに接続され、
ソースはトランジスタＭ３３のドレインに接続されてい
る。
【０００９】トグルフリップフロップ（以下、フリップ
フロップをＦＦという）８１はクロック端子ＣＫを介し
て所定周期のクロック信号ＣＬＫを入力する。トグルＦ
Ｆ８１のデータ端子Ｄには反転出力端子バーＱが接続さ
れている。トグルＦＦ８１はクロック信号ＣＬＫが入力
される毎に出力端子ＱからＨ，Ｌの出力信号を交互に出
力するとともに、反転出力端子バーＱから前記出力端子
Ｑの出力信号とは逆位相のＬ，Ｈの出力信号を交互に出
力する。
フロップをＦＦという）８１はクロック端子ＣＫを介し
て所定周期のクロック信号ＣＬＫを入力する。トグルＦ
Ｆ８１のデータ端子Ｄには反転出力端子バーＱが接続さ
れている。トグルＦＦ８１はクロック信号ＣＬＫが入力
される毎に出力端子ＱからＨ，Ｌの出力信号を交互に出
力するとともに、反転出力端子バーＱから前記出力端子
Ｑの出力信号とは逆位相のＬ，Ｈの出力信号を交互に出
力する。
【００１０】トグルＦＦ８１の出力端子Ｑはトランジス
タＭ３３，Ｍ３５のゲートに接続されるとともに、イン
バータ８２を介してトランジスタＭ３１のゲートに接続
されている。トグルＦＦ８１の反転出力端子バーＱはト
ランジスタＭ３２，Ｍ３４，Ｍ３６のゲートに接続され
ている。従って、トランジスタＭ３１，Ｍ３３，Ｍ３５
は前記出力端子Ｑの出力信号に基づいてほぼ同時にオン
又はオフされる。トランジスタＭ３２，Ｍ３４，Ｍ３６
は前記反転出力端子バーＱの出力信号に基づいてほぼ同
時にオン又はオフされる。トランジスタＭ３２，Ｍ３
４，Ｍ３６は、トランジスタＭ３１，Ｍ３３，Ｍ３５が
オフしているときオンされ、トランジスタＭ３１，Ｍ３
３，Ｍ３５がオンしているときオフされる。
タＭ３３，Ｍ３５のゲートに接続されるとともに、イン
バータ８２を介してトランジスタＭ３１のゲートに接続
されている。トグルＦＦ８１の反転出力端子バーＱはト
ランジスタＭ３２，Ｍ３４，Ｍ３６のゲートに接続され
ている。従って、トランジスタＭ３１，Ｍ３３，Ｍ３５
は前記出力端子Ｑの出力信号に基づいてほぼ同時にオン
又はオフされる。トランジスタＭ３２，Ｍ３４，Ｍ３６
は前記反転出力端子バーＱの出力信号に基づいてほぼ同
時にオン又はオフされる。トランジスタＭ３２，Ｍ３
４，Ｍ３６は、トランジスタＭ３１，Ｍ３３，Ｍ３５が
オフしているときオンされ、トランジスタＭ３１，Ｍ３
３，Ｍ３５がオンしているときオフされる。
【００１１】上記のように構成されたＤＣ−ＤＣコンバ
ータ８０の動作について説明する。クロック信号ＣＬＫ
のパルスに基づいてトグルＦＦ３１の出力端子Ｑ，バー
ＱからＨ，Ｌの信号が出力されると、トランジスタＭ３
１，Ｍ３３，Ｍ３５はオンし、トランジスタＭ３２，Ｍ
３４，Ｍ３６はオフする。
ータ８０の動作について説明する。クロック信号ＣＬＫ
のパルスに基づいてトグルＦＦ３１の出力端子Ｑ，バー
ＱからＨ，Ｌの信号が出力されると、トランジスタＭ３
１，Ｍ３３，Ｍ３５はオンし、トランジスタＭ３２，Ｍ
３４，Ｍ３６はオフする。
【００１２】コンデンサＣ１１の上側の電極は、トラン
ジスタＭ３１を介して電源ＶCCに接続される。コンデン
サＣ１１の下側の電極は、トランジスタＭ３３を介して
グランドＧＮＤに接続される。そのため、鎖線で示すよ
うに電源ＶCCからトランジスタＭ３１、コンデンサＣ１
１及びトランジスタＭ３３を経由してグランドＧＮＤに
電流が流れ、コンデンサＣ１１に対する充電が行われ
る。その結果、コンデンサＣ１１の上側の電極には電源
ＶCCと等しい電圧が誘起され、コンデンサＣ１１の下側
の電極にはグランドレベル（＝０〔Ｖ〕）と等しい電圧
が誘起される。
ジスタＭ３１を介して電源ＶCCに接続される。コンデン
サＣ１１の下側の電極は、トランジスタＭ３３を介して
グランドＧＮＤに接続される。そのため、鎖線で示すよ
うに電源ＶCCからトランジスタＭ３１、コンデンサＣ１
１及びトランジスタＭ３３を経由してグランドＧＮＤに
電流が流れ、コンデンサＣ１１に対する充電が行われ
る。その結果、コンデンサＣ１１の上側の電極には電源
ＶCCと等しい電圧が誘起され、コンデンサＣ１１の下側
の電極にはグランドレベル（＝０〔Ｖ〕）と等しい電圧
が誘起される。
【００１３】このとき、トランジスタＭ３５がオンし、
トランジスタＭ３３のバックゲートをグランドＧＮＤに
接続し、トランジスタＭ３３のソース・バックゲート間
の電位差をなくしている。そのため、トランジスタＭ３
３のオン抵抗が低下し、コンデンサＣ１１の充電が高速
化される。
トランジスタＭ３３のバックゲートをグランドＧＮＤに
接続し、トランジスタＭ３３のソース・バックゲート間
の電位差をなくしている。そのため、トランジスタＭ３
３のオン抵抗が低下し、コンデンサＣ１１の充電が高速
化される。
【００１４】次に、クロック信号ＣＬＫの新たなパルス
に基づいてトグルＦＦ３１の出力端子Ｑ，バーＱから
Ｌ，Ｈの信号が出力されると、トランジスタＭ３１，Ｍ
３３，Ｍ３５はオフし、トランジスタＭ３２，Ｍ３４，
Ｍ３６はオンする。
に基づいてトグルＦＦ３１の出力端子Ｑ，バーＱから
Ｌ，Ｈの信号が出力されると、トランジスタＭ３１，Ｍ
３３，Ｍ３５はオフし、トランジスタＭ３２，Ｍ３４，
Ｍ３６はオンする。
【００１５】電源ＶCCが誘起されていたコンデンサＣ１
１の上側の電極は、トランジスタＭ３２を介してグラン
ドＧＮＤに接続される。コンデンサＣ１１の下側の電極
は、トランジスタＭ３４を介してコンデンサＣ１２の下
側の電極及び出力端子ＶOUTに接続される。そのため、
破線で示すようにコンデンサＣ１２からトランジスタＭ
３４、コンデンサＣ１１及びトランジスタＭ３２を経由
してグランドＧＮＤに電流が流れ、コンデンサＣ１１が
放電されるとともに、コンデンサＣ１２が充電される。
その結果、コンデンサＣ１２の上側の電極にはグランド
レベル（＝０〔Ｖ〕）と等しい電圧が誘起され、コンデ
ンサＣ１２の下方の電極には−ＶCCの電圧が誘起され
る。トランジスタＭ３４がオンしているため、トランジ
スタＭ３３のドレインにも−ＶCCの電圧が印加される。
１の上側の電極は、トランジスタＭ３２を介してグラン
ドＧＮＤに接続される。コンデンサＣ１１の下側の電極
は、トランジスタＭ３４を介してコンデンサＣ１２の下
側の電極及び出力端子ＶOUTに接続される。そのため、
破線で示すようにコンデンサＣ１２からトランジスタＭ
３４、コンデンサＣ１１及びトランジスタＭ３２を経由
してグランドＧＮＤに電流が流れ、コンデンサＣ１１が
放電されるとともに、コンデンサＣ１２が充電される。
その結果、コンデンサＣ１２の上側の電極にはグランド
レベル（＝０〔Ｖ〕）と等しい電圧が誘起され、コンデ
ンサＣ１２の下方の電極には−ＶCCの電圧が誘起され
る。トランジスタＭ３４がオンしているため、トランジ
スタＭ３３のドレインにも−ＶCCの電圧が印加される。
【００１６】このとき、トランジスタＭ３６がオンし、
トランジスタＭ３３のバックゲートをそのドレインに接
続し、トランジスタＭ３３のバックゲートに−ＶCCの電
圧を印加する。それによって、Ｐ型のバックゲートの電
圧とＮ型のドレインの電圧とを等しくさせ、トランジス
タＭ３３において寄生ＮＰＮトランジスタを生成させな
いようにしている。
トランジスタＭ３３のバックゲートをそのドレインに接
続し、トランジスタＭ３３のバックゲートに−ＶCCの電
圧を印加する。それによって、Ｐ型のバックゲートの電
圧とＮ型のドレインの電圧とを等しくさせ、トランジス
タＭ３３において寄生ＮＰＮトランジスタを生成させな
いようにしている。
【００１７】
【発明が解決しようとする課題】ところが、上記ＤＣ／
ＤＣコンバータ８０では、図１３に示すように、トラン
ジスタＭ３３がオフするとき、トランジスタＭ３３のド
レイン電圧ＶD はトランジスタＭ３４によって出力電圧
ＶG （＝−ＶCC）に引き下げられる。このとき、トラン
ジスタＭ３６がオンしてトランジスタＭ３３のバックゲ
ートの電圧ＶBGを出力電圧ＶG まで引き下げようとす
る。ところが、トランジスタＭ３６のソースはトランジ
スタＭ３３のドレインに接続されている。そのため、ド
レイン電圧ＶD 及びバックゲート電圧ＶBGが共に出力電
圧ＶG まで低下するまでの間、バックゲート電圧ＶBGは
ドレイン電圧ＶD よりも高くなってしまう。
ＤＣコンバータ８０では、図１３に示すように、トラン
ジスタＭ３３がオフするとき、トランジスタＭ３３のド
レイン電圧ＶD はトランジスタＭ３４によって出力電圧
ＶG （＝−ＶCC）に引き下げられる。このとき、トラン
ジスタＭ３６がオンしてトランジスタＭ３３のバックゲ
ートの電圧ＶBGを出力電圧ＶG まで引き下げようとす
る。ところが、トランジスタＭ３６のソースはトランジ
スタＭ３３のドレインに接続されている。そのため、ド
レイン電圧ＶD 及びバックゲート電圧ＶBGが共に出力電
圧ＶG まで低下するまでの間、バックゲート電圧ＶBGは
ドレイン電圧ＶD よりも高くなってしまう。
【００１８】そのため、図１４に示すように、トランジ
スタＭ３３において、分離層８５をコレクタとし、Ｐ型
ウェル８６をベースとし、さらにドレイン８７をエミッ
タとする寄生ＮＰＮトランジスタ８９がオンしてしま
う。その結果、電源９２から出力電圧ＶG に無効電流が
流れ、消費電流が増大する。また、寄生ＮＰＮトランジ
スタ８９のオンに基づいて電源９２から分離層８５を介
して電流が流れる。そのため、ＮＰＮトランジスタ８９
に至るまでの分離層８５の抵抗成分９１によって電圧降
下が発生する。そのため、半導体基板８４をエミッタと
し、分離層８５をベースとし、ウェル８６をコレクタと
する寄生ＰＮＰトランジスタ９０もオンし、それによっ
てラッチアップを起こしてしまい、無効電流が増大して
しまう。
スタＭ３３において、分離層８５をコレクタとし、Ｐ型
ウェル８６をベースとし、さらにドレイン８７をエミッ
タとする寄生ＮＰＮトランジスタ８９がオンしてしま
う。その結果、電源９２から出力電圧ＶG に無効電流が
流れ、消費電流が増大する。また、寄生ＮＰＮトランジ
スタ８９のオンに基づいて電源９２から分離層８５を介
して電流が流れる。そのため、ＮＰＮトランジスタ８９
に至るまでの分離層８５の抵抗成分９１によって電圧降
下が発生する。そのため、半導体基板８４をエミッタと
し、分離層８５をベースとし、ウェル８６をコレクタと
する寄生ＰＮＰトランジスタ９０もオンし、それによっ
てラッチアップを起こしてしまい、無効電流が増大して
しまう。
【００１９】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、寄生バイポーラトラン
ジスタの発生を防止して無効電流をなくし、消費電流を
低減することができるＤＣ／ＤＣコンバータを提供する
ことにある。
れたものであって、その目的は、寄生バイポーラトラン
ジスタの発生を防止して無効電流をなくし、消費電流を
低減することができるＤＣ／ＤＣコンバータを提供する
ことにある。
【００２０】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、電圧値が異なる第１及び第２の直流電源
と、第１及び第２のコンデンサと、第１及び第２の直流
電源を第１のコンデンサに供給して当該コンデンサを充
電するための第１及び第２のＭＯＳトランジスタと、第
１のコンデンサの電荷を放電させるとともに、その放電
電荷を前記第２のコンデンサに供給して当該コンデンサ
を充電するための第３及び第４のＭＯＳトランジスタと
を備える。第１及び第２のＭＯＳトランジスタの対と、
第３及び第４のトランジスタの対とを交互にオンオフさ
せて前記第１のコンデンサの充放電及び前記第２のコン
デンサの充電を行い、第２のコンデンサの一端から出力
電圧を得るようにしたＤＣ／ＤＣコンバータである。
め、本発明は、電圧値が異なる第１及び第２の直流電源
と、第１及び第２のコンデンサと、第１及び第２の直流
電源を第１のコンデンサに供給して当該コンデンサを充
電するための第１及び第２のＭＯＳトランジスタと、第
１のコンデンサの電荷を放電させるとともに、その放電
電荷を前記第２のコンデンサに供給して当該コンデンサ
を充電するための第３及び第４のＭＯＳトランジスタと
を備える。第１及び第２のＭＯＳトランジスタの対と、
第３及び第４のトランジスタの対とを交互にオンオフさ
せて前記第１のコンデンサの充放電及び前記第２のコン
デンサの充電を行い、第２のコンデンサの一端から出力
電圧を得るようにしたＤＣ／ＤＣコンバータである。
【００２１】第１〜第４のＭＯＳトランジスタのうち一
つの特定のトランジスタのバックゲートに印加する電圧
は可変であり、それ以外の３つのトランジスタのバック
ゲートに印加する電圧は固定されていることと、特定ト
ランジスタのオン時には、当該トランジスタのソースに
印加されている電圧をバックゲートに印加して当該トラ
ンジスタのオン抵抗を低下させるための第１の制御用Ｍ
ＯＳトランジスタと、特定ＭＯＳトランジスタのオフ時
には、第１，第２の直流電源及び出力電圧のうち、当該
トランジスタによる寄生バイポーラトランジスタの生成
が防止される電圧をバックゲートに直接印加するための
第２の制御用ＭＯＳトランジスタとを設けている。
つの特定のトランジスタのバックゲートに印加する電圧
は可変であり、それ以外の３つのトランジスタのバック
ゲートに印加する電圧は固定されていることと、特定ト
ランジスタのオン時には、当該トランジスタのソースに
印加されている電圧をバックゲートに印加して当該トラ
ンジスタのオン抵抗を低下させるための第１の制御用Ｍ
ＯＳトランジスタと、特定ＭＯＳトランジスタのオフ時
には、第１，第２の直流電源及び出力電圧のうち、当該
トランジスタによる寄生バイポーラトランジスタの生成
が防止される電圧をバックゲートに直接印加するための
第２の制御用ＭＯＳトランジスタとを設けている。
【００２２】
【作用】本発明では、特定ＭＯＳトランジスタがオフす
るとき、第１，第２の直流電源及び出力電圧のうち、特
定ＭＯＳトランジスタによる寄生バイポーラトランジス
タの生成を防止する電圧が、当該ＭＯＳトランジスタの
バックゲートに直接印加される。そのため、その特定Ｍ
ＯＳトランジスタのドレイン及びバックゲート間の寄生
バイポーラトランジスタの生成が防止される。また、寄
生バイポーラトランジスタの生成による無効電流がなく
なり、ＤＣ／ＤＣコンバータの消費電流が低減される。
るとき、第１，第２の直流電源及び出力電圧のうち、特
定ＭＯＳトランジスタによる寄生バイポーラトランジス
タの生成を防止する電圧が、当該ＭＯＳトランジスタの
バックゲートに直接印加される。そのため、その特定Ｍ
ＯＳトランジスタのドレイン及びバックゲート間の寄生
バイポーラトランジスタの生成が防止される。また、寄
生バイポーラトランジスタの生成による無効電流がなく
なり、ＤＣ／ＤＣコンバータの消費電流が低減される。
【００２３】
［第１実施例］以下、本発明をチャージポンプ式ＤＣ／
ＤＣコンバータに具体化した第１実施例を図１〜図４に
従って説明する。
ＤＣコンバータに具体化した第１実施例を図１〜図４に
従って説明する。
【００２４】図１に、本実施例のチャージポンプ式ＤＣ
／ＤＣコンバータ１を示す。このコンバータ１は負電圧
を出力する回路である。第１の直流電源としての高電位
電源ＶCCと出力端子ＶOUT との間には、ＰＭＯＳトラン
ジスタＭ１及びＮＭＯＳトランジスタＭ２〜Ｍ４が直列
に接続されている。
／ＤＣコンバータ１を示す。このコンバータ１は負電圧
を出力する回路である。第１の直流電源としての高電位
電源ＶCCと出力端子ＶOUT との間には、ＰＭＯＳトラン
ジスタＭ１及びＮＭＯＳトランジスタＭ２〜Ｍ４が直列
に接続されている。
【００２５】第１のＭＯＳトランジスタとしてのトラン
ジスタＭ１のソースは電源ＶCCに接続され、トランジス
タＭ１のドレインは第３のＭＯＳトランジスタとしての
トランジスタＭ２のドレインに接続されている。そし
て、トランジスタＭ２のソースは第２の直流電源として
のグランドＧＮＤに接続されている。トランジスタＭ１
のバックゲートはそのソースに接続され、トランジスタ
Ｍ２のバックゲートはそのソースに接続されている。
ジスタＭ１のソースは電源ＶCCに接続され、トランジス
タＭ１のドレインは第３のＭＯＳトランジスタとしての
トランジスタＭ２のドレインに接続されている。そし
て、トランジスタＭ２のソースは第２の直流電源として
のグランドＧＮＤに接続されている。トランジスタＭ１
のバックゲートはそのソースに接続され、トランジスタ
Ｍ２のバックゲートはそのソースに接続されている。
【００２６】また、トランジスタＭ２のソースは第２の
ＭＯＳトランジスタとしてのトランジスタＭ３のソース
に接続され、トランジスタＭ３のドレインは第４のＭＯ
ＳトランジスタとしてのトランジスタＭ４のソースに接
続されている。そして、トランジスタＭ４のドレインは
出力端子ＶOUT に接続されている。トランジスタＭ４の
バックゲートはそのドレインに接続されている。
ＭＯＳトランジスタとしてのトランジスタＭ３のソース
に接続され、トランジスタＭ３のドレインは第４のＭＯ
ＳトランジスタとしてのトランジスタＭ４のソースに接
続されている。そして、トランジスタＭ４のドレインは
出力端子ＶOUT に接続されている。トランジスタＭ４の
バックゲートはそのドレインに接続されている。
【００２７】図３にはトランジスタＭ３の断面構造が示
されている。Ｐ型半導体基板４にはＮ型の分離層５が形
成されている。この分離層５内にＰ型ウェル（すなわ
ち、バックゲート）６が形成され、ウェル６内にＮ型の
ドレイン７及びソース８が所定間隔をおいて設けられて
いる。基板４にはグランドＧＮＤの電圧が印加されてい
る。分離層５には電源９によってグランドＧＮＤよりも
高い又は等しい電圧が印加されている。これによって、
基板４と分離層５、及びウェル６と分離層５がそれぞれ
逆バイアスされている。
されている。Ｐ型半導体基板４にはＮ型の分離層５が形
成されている。この分離層５内にＰ型ウェル（すなわ
ち、バックゲート）６が形成され、ウェル６内にＮ型の
ドレイン７及びソース８が所定間隔をおいて設けられて
いる。基板４にはグランドＧＮＤの電圧が印加されてい
る。分離層５には電源９によってグランドＧＮＤよりも
高い又は等しい電圧が印加されている。これによって、
基板４と分離層５、及びウェル６と分離層５がそれぞれ
逆バイアスされている。
【００２８】図１に示すように、トランジスタＭ１のド
レインとトランジスタＭ３のドレインとの間には、コン
デンサＣ１が接続されている。出力端子ＶOUT とグラン
ドＧＮＤとの間には、コンデンサＣ２が接続されてい
る。
レインとトランジスタＭ３のドレインとの間には、コン
デンサＣ１が接続されている。出力端子ＶOUT とグラン
ドＧＮＤとの間には、コンデンサＣ２が接続されてい
る。
【００２９】このコンバータ１では、トランジスタＭ
１，Ｍ３がオンし、トランジスタＭ２，Ｍ４がオフする
と、コンデンサＣ１が電源ＶCC及びグランドＧＮＤに基
づいて充電される。トランジスタＭ１，Ｍ３がオフし、
トランジスタＭ２，Ｍ４がオンすると、コンデンサＣ１
が放電されるとともにコンデンサＣ２が充電される。こ
のように、トランジスタＭ１，Ｍ３と、トランジスタＭ
２，Ｍ４のオン・オフを交互に繰り返すことにより、コ
ンバータ１は出力端子ＶOUT から所定の出力電圧ＶG
（＝−ＶCC）を出力する。
１，Ｍ３がオンし、トランジスタＭ２，Ｍ４がオフする
と、コンデンサＣ１が電源ＶCC及びグランドＧＮＤに基
づいて充電される。トランジスタＭ１，Ｍ３がオフし、
トランジスタＭ２，Ｍ４がオンすると、コンデンサＣ１
が放電されるとともにコンデンサＣ２が充電される。こ
のように、トランジスタＭ１，Ｍ３と、トランジスタＭ
２，Ｍ４のオン・オフを交互に繰り返すことにより、コ
ンバータ１は出力端子ＶOUT から所定の出力電圧ＶG
（＝−ＶCC）を出力する。
【００３０】トランジスタＭ３のソース及びトランジス
タＭ４のドレイン間には第１及び第２の制御用ＭＯＳト
ランジスタとしてのＮＭＯＳトランジスタＭ５，Ｍ７が
直列に接続されている。トランジスタＭ５のドレインは
トランジスタＭ３のソースに接続され、ソースはトラン
ジスタＭ７のドレインに接続されている。トランジスタ
Ｍ７のソースはトランジスタＭ４のドレインに接続され
ている。そして、トランジスタＭ５のソース及びトラン
ジスタＭ７のドレインは共にトランジスタＭ３のバック
ゲート（すなわち、Ｐ型ウェル６）に接続されている。
タＭ４のドレイン間には第１及び第２の制御用ＭＯＳト
ランジスタとしてのＮＭＯＳトランジスタＭ５，Ｍ７が
直列に接続されている。トランジスタＭ５のドレインは
トランジスタＭ３のソースに接続され、ソースはトラン
ジスタＭ７のドレインに接続されている。トランジスタ
Ｍ７のソースはトランジスタＭ４のドレインに接続され
ている。そして、トランジスタＭ５のソース及びトラン
ジスタＭ７のドレインは共にトランジスタＭ３のバック
ゲート（すなわち、Ｐ型ウェル６）に接続されている。
【００３１】トランジスタＭ５は、トランジスタＭ３の
オン時においてトランジスタＭ３のバックゲートをグラ
ンドＧＮＤに接続し、トランジスタＭ３のソース・バッ
クゲート間の電位差をなくすことにより、トランジスタ
Ｍ３のオン抵抗を低下させる。
オン時においてトランジスタＭ３のバックゲートをグラ
ンドＧＮＤに接続し、トランジスタＭ３のソース・バッ
クゲート間の電位差をなくすことにより、トランジスタ
Ｍ３のオン抵抗を低下させる。
【００３２】トランジスタＭ７はトランジスタＭ３のオ
フ時において、トランジスタＭ３のバックゲートを出力
端子ＶOUT に直接接続することによってトランジスタＭ
３のバックゲートに出力電圧ＶG （＝−ＶCC）を印加す
る。それによって、トランジスタＭ３のＰ型のバックゲ
ート６の電圧とＮ型のドレイン７の電圧とを等しくさ
せ、トランジスタＭ３において寄生ＮＰＮトランジスタ
の生成を防止する。
フ時において、トランジスタＭ３のバックゲートを出力
端子ＶOUT に直接接続することによってトランジスタＭ
３のバックゲートに出力電圧ＶG （＝−ＶCC）を印加す
る。それによって、トランジスタＭ３のＰ型のバックゲ
ート６の電圧とＮ型のドレイン７の電圧とを等しくさ
せ、トランジスタＭ３において寄生ＮＰＮトランジスタ
の生成を防止する。
【００３３】また、トランジスタＭ３のバックゲートと
ドレインとの間には起動時の制御用ＭＯＳトランジスタ
としてのＮＭＯＳトランジスタＭ６が接続されている。
トランジスタＭ６のオン抵抗はトランジスタＭ７のオン
抵抗よりも小さく設定されている。従って、トランジス
タＭ３のオフ時において、トランジスタＭ６はトランジ
スタＭ７と共に、出力電圧ＶG とトランジスタＭ３のド
レイン電圧ＶD との差電圧を分圧し、トランジスタＭ３
のバックゲート電圧ＶBGをドレイン電圧ＶD により近い
電圧にする。それによって、トランジスタＭ３のＰ型の
バックゲート６の電圧とＮ型のドレイン７の電圧とを等
しくさせ、トランジスタＭ３において寄生ＮＰＮトラン
ジスタの生成を防止する。
ドレインとの間には起動時の制御用ＭＯＳトランジスタ
としてのＮＭＯＳトランジスタＭ６が接続されている。
トランジスタＭ６のオン抵抗はトランジスタＭ７のオン
抵抗よりも小さく設定されている。従って、トランジス
タＭ３のオフ時において、トランジスタＭ６はトランジ
スタＭ７と共に、出力電圧ＶG とトランジスタＭ３のド
レイン電圧ＶD との差電圧を分圧し、トランジスタＭ３
のバックゲート電圧ＶBGをドレイン電圧ＶD により近い
電圧にする。それによって、トランジスタＭ３のＰ型の
バックゲート６の電圧とＮ型のドレイン７の電圧とを等
しくさせ、トランジスタＭ３において寄生ＮＰＮトラン
ジスタの生成を防止する。
【００３４】トグルフリップフロップ（以下、フリップ
フロップをＦＦという）２はクロック端子ＣＫを介して
所定周期のクロック信号ＣＬＫを入力する。トグルＦＦ
２のデータ端子Ｄには反転出力端子バーＱが接続されて
いる。トグルＦＦ２はクロック信号ＣＬＫが入力される
毎に出力端子ＱからＨ，Ｌの出力信号を交互に出力する
とともに、反転出力端子バーＱから前記出力端子Ｑの出
力信号とは逆位相のＬ，Ｈの出力信号を交互に出力す
る。
フロップをＦＦという）２はクロック端子ＣＫを介して
所定周期のクロック信号ＣＬＫを入力する。トグルＦＦ
２のデータ端子Ｄには反転出力端子バーＱが接続されて
いる。トグルＦＦ２はクロック信号ＣＬＫが入力される
毎に出力端子ＱからＨ，Ｌの出力信号を交互に出力する
とともに、反転出力端子バーＱから前記出力端子Ｑの出
力信号とは逆位相のＬ，Ｈの出力信号を交互に出力す
る。
【００３５】トグルＦＦ２の出力端子Ｑはトランジスタ
Ｍ３，Ｍ５のゲートに接続されるとともに、インバータ
３を介してトランジスタＭ１のゲートに接続されてい
る。トグルＦＦ２の反転出力端子バーＱはトランジスタ
Ｍ２，Ｍ４，Ｍ６，Ｍ７のゲートに接続されている。従
って、トランジスタＭ１，Ｍ３，Ｍ５は前記出力端子Ｑ
の出力信号に基づいてほぼ同時にオン又はオフされる。
トランジスタＭ２，Ｍ４，Ｍ６，Ｍ７は前記反転出力端
子バーＱの出力信号に基づいてほぼ同時にオン又はオフ
される。トランジスタＭ２，Ｍ４，Ｍ６，Ｍ７は、トラ
ンジスタＭ１，Ｍ３，Ｍ５がオフしているときオンさ
れ、トランジスタＭ１，Ｍ３，Ｍ５がオンしているとき
オフされる。
Ｍ３，Ｍ５のゲートに接続されるとともに、インバータ
３を介してトランジスタＭ１のゲートに接続されてい
る。トグルＦＦ２の反転出力端子バーＱはトランジスタ
Ｍ２，Ｍ４，Ｍ６，Ｍ７のゲートに接続されている。従
って、トランジスタＭ１，Ｍ３，Ｍ５は前記出力端子Ｑ
の出力信号に基づいてほぼ同時にオン又はオフされる。
トランジスタＭ２，Ｍ４，Ｍ６，Ｍ７は前記反転出力端
子バーＱの出力信号に基づいてほぼ同時にオン又はオフ
される。トランジスタＭ２，Ｍ４，Ｍ６，Ｍ７は、トラ
ンジスタＭ１，Ｍ３，Ｍ５がオフしているときオンさ
れ、トランジスタＭ１，Ｍ３，Ｍ５がオンしているとき
オフされる。
【００３６】上記のように構成されたＤＣ−ＤＣコンバ
ータ１の動作について説明する。クロック信号ＣＬＫの
パルスに基づいてトグルＦＦ２の出力端子Ｑ，バーＱか
らＨ，Ｌの信号が出力されると、トランジスタＭ１，Ｍ
３，Ｍ５はオンし、トランジスタＭ２，Ｍ４，Ｍ６，Ｍ
７はオフする。
ータ１の動作について説明する。クロック信号ＣＬＫの
パルスに基づいてトグルＦＦ２の出力端子Ｑ，バーＱか
らＨ，Ｌの信号が出力されると、トランジスタＭ１，Ｍ
３，Ｍ５はオンし、トランジスタＭ２，Ｍ４，Ｍ６，Ｍ
７はオフする。
【００３７】コンデンサＣ１の上側の電極は、トランジ
スタＭ１を介して電源ＶCCに接続される。コンデンサＣ
１の下側の電極は、トランジスタＭ３を介してグランド
ＧＮＤに接続される。そのため、鎖線で示すように電源
ＶCCからトランジスタＭ１、コンデンサＣ１及びトラン
ジスタＭ３を経由してグランドＧＮＤに電流が流れ、コ
ンデンサＣ１に対する充電が行われる。その結果、コン
デンサＣ１の上側の電極には電源ＶCCと等しい電圧が誘
起され、コンデンサＣ１の下側の電極にはグランドレベ
ル（＝０〔Ｖ〕）と等しい電圧が誘起される。
スタＭ１を介して電源ＶCCに接続される。コンデンサＣ
１の下側の電極は、トランジスタＭ３を介してグランド
ＧＮＤに接続される。そのため、鎖線で示すように電源
ＶCCからトランジスタＭ１、コンデンサＣ１及びトラン
ジスタＭ３を経由してグランドＧＮＤに電流が流れ、コ
ンデンサＣ１に対する充電が行われる。その結果、コン
デンサＣ１の上側の電極には電源ＶCCと等しい電圧が誘
起され、コンデンサＣ１の下側の電極にはグランドレベ
ル（＝０〔Ｖ〕）と等しい電圧が誘起される。
【００３８】このとき、トランジスタＭ５がオンし、ト
ランジスタＭ３のバックゲートをグランドＧＮＤに接続
し、トランジスタＭ３のソース・バックゲート間の電位
差をなくしている。そのため、トランジスタＭ３のオン
抵抗が低下し、コンデンサＣ１の充電が高速化される。
ランジスタＭ３のバックゲートをグランドＧＮＤに接続
し、トランジスタＭ３のソース・バックゲート間の電位
差をなくしている。そのため、トランジスタＭ３のオン
抵抗が低下し、コンデンサＣ１の充電が高速化される。
【００３９】次に、クロック信号ＣＬＫの新たなパルス
に基づいてトグルＦＦ２の出力端子Ｑ，バーＱからＬ，
Ｈの信号が出力されると、トランジスタＭ１，Ｍ３，Ｍ
５はオフし、トランジスタＭ２，Ｍ４，Ｍ６，Ｍ７はオ
ンする。
に基づいてトグルＦＦ２の出力端子Ｑ，バーＱからＬ，
Ｈの信号が出力されると、トランジスタＭ１，Ｍ３，Ｍ
５はオフし、トランジスタＭ２，Ｍ４，Ｍ６，Ｍ７はオ
ンする。
【００４０】電源ＶCCが誘起されていたコンデンサＣ１
の上側の電極は、トランジスタＭ２を介してグランドＧ
ＮＤに接続される。コンデンサＣ１の下側の電極は、ト
ランジスタＭ４を介してコンデンサＣ２の下側の電極お
よび出力端子ＶOUT に接続される。そのため、破線で示
すようにコンデンサＣ２からトランジスタＭ４、コンデ
ンサＣ１及びトランジスタＭ２を経由してグランドＧＮ
Ｄに電流が流れ、コンデンサＣ１の電荷が放電されると
ともに、その放電電荷に基づいてコンデンサＣ２が充電
される。その結果、コンデンサＣ２の上側の電極にはグ
ランドレベル（＝０〔Ｖ〕）と等しい電圧が誘起され、
コンデンサＣ２の下方の電極には−ＶCCの電圧が誘起さ
れる。トランジスタＭ４がオンしているため、トランジ
スタＭ３のドレイン電圧ＶD は出力電圧ＶG （＝−ＶC
C）に引き下げられる。
の上側の電極は、トランジスタＭ２を介してグランドＧ
ＮＤに接続される。コンデンサＣ１の下側の電極は、ト
ランジスタＭ４を介してコンデンサＣ２の下側の電極お
よび出力端子ＶOUT に接続される。そのため、破線で示
すようにコンデンサＣ２からトランジスタＭ４、コンデ
ンサＣ１及びトランジスタＭ２を経由してグランドＧＮ
Ｄに電流が流れ、コンデンサＣ１の電荷が放電されると
ともに、その放電電荷に基づいてコンデンサＣ２が充電
される。その結果、コンデンサＣ２の上側の電極にはグ
ランドレベル（＝０〔Ｖ〕）と等しい電圧が誘起され、
コンデンサＣ２の下方の電極には−ＶCCの電圧が誘起さ
れる。トランジスタＭ４がオンしているため、トランジ
スタＭ３のドレイン電圧ＶD は出力電圧ＶG （＝−ＶC
C）に引き下げられる。
【００４１】このとき、トランジスタＭ６，Ｍ７がオン
し、トランジスタＭ３のバックゲートを出力端子ＶOUT
に直接接続し、トランジスタＭ３のバックゲートに出力
電圧ＶG （＝−ＶCC）を直接印加する。それによって、
トランジスタＭ３のＰ型のバックゲート６の電圧ＶBGと
Ｎ型のドレイン７の電圧とを等しくさせ、トランジスタ
Ｍ３において寄生ＮＰＮトランジスタの生成を防止す
る。
し、トランジスタＭ３のバックゲートを出力端子ＶOUT
に直接接続し、トランジスタＭ３のバックゲートに出力
電圧ＶG （＝−ＶCC）を直接印加する。それによって、
トランジスタＭ３のＰ型のバックゲート６の電圧ＶBGと
Ｎ型のドレイン７の電圧とを等しくさせ、トランジスタ
Ｍ３において寄生ＮＰＮトランジスタの生成を防止す
る。
【００４２】すなわち、図２に示すように、トランジス
タＭ３がオフするとき、トランジスタＭ３のドレイン電
圧ＶD はトランジスタＭ４によって出力電圧ＶG （＝−
ＶCC）に引き下げられる。このとき、トランジスタＭ３
のバックゲートの電圧ＶBGがオンしたトランジスタＭ７
によって直接、出力電圧ＶG まで引き下げられる。その
ため、ドレイン電圧ＶD 及びバックゲート電圧ＶBGがほ
ぼ同時に出力電圧ＶGまで低下する。
タＭ３がオフするとき、トランジスタＭ３のドレイン電
圧ＶD はトランジスタＭ４によって出力電圧ＶG （＝−
ＶCC）に引き下げられる。このとき、トランジスタＭ３
のバックゲートの電圧ＶBGがオンしたトランジスタＭ７
によって直接、出力電圧ＶG まで引き下げられる。その
ため、ドレイン電圧ＶD 及びバックゲート電圧ＶBGがほ
ぼ同時に出力電圧ＶGまで低下する。
【００４３】そのため、図３に示すように、トランジス
タＭ３において、分離層５をコレクタとし、Ｐ型ウェル
６をベースとし、さらにドレイン７をエミッタとする寄
生ＮＰＮトランジスタＴ１が生成されることはない。そ
の結果、電源９から出力電圧ＶG に無効電流が流れるこ
とはない。また、寄生ＮＰＮトランジスタＴ１が生成さ
れないことから、半導体基板４をエミッタとし、分離層
５をベースとし、ウェル６をコレクタとする寄生ＰＮＰ
トランジスタＴ２も生成されることはなく、ラッチアッ
プの発生が防止される。
タＭ３において、分離層５をコレクタとし、Ｐ型ウェル
６をベースとし、さらにドレイン７をエミッタとする寄
生ＮＰＮトランジスタＴ１が生成されることはない。そ
の結果、電源９から出力電圧ＶG に無効電流が流れるこ
とはない。また、寄生ＮＰＮトランジスタＴ１が生成さ
れないことから、半導体基板４をエミッタとし、分離層
５をベースとし、ウェル６をコレクタとする寄生ＰＮＰ
トランジスタＴ２も生成されることはなく、ラッチアッ
プの発生が防止される。
【００４４】このように、本実施例のＤＣ／ＤＣコンバ
ータ１では、コンデンサＣ１を充電するためのトランジ
スタＭ３のオフ時において、寄生バイポーラトランジス
タＴ１，Ｔ２の発生を防止し、トランジスタＭ３のラッ
チアップを防止できる。そのため、無効電流を無くして
ＤＣ／ＤＣコンバータ１の消費電流を低減することがで
きる。
ータ１では、コンデンサＣ１を充電するためのトランジ
スタＭ３のオフ時において、寄生バイポーラトランジス
タＴ１，Ｔ２の発生を防止し、トランジスタＭ３のラッ
チアップを防止できる。そのため、無効電流を無くして
ＤＣ／ＤＣコンバータ１の消費電流を低減することがで
きる。
【００４５】図４には本実施例のＤＣ／ＤＣコンバータ
１を用いた移動通信端末１０が示されている。通信端末
１０は無線部１１と制御部１２とからなる。制御部１２
では１６ビットのＣＰＵ２９によってシステム側制御、
電話のアプリケーション制御、及びキーボード３３によ
るキー入力、表示器３４の表示制御を行う。ＣＰＵ２９
にはバスを介してＲＯＭ３１及びＲＡＭ３２が接続され
ている。ＲＯＭ３１にはＣＰＵの制御命令が書き込まれ
ており、ＲＡＭ３２には動作状態が記憶される。
１を用いた移動通信端末１０が示されている。通信端末
１０は無線部１１と制御部１２とからなる。制御部１２
では１６ビットのＣＰＵ２９によってシステム側制御、
電話のアプリケーション制御、及びキーボード３３によ
るキー入力、表示器３４の表示制御を行う。ＣＰＵ２９
にはバスを介してＲＯＭ３１及びＲＡＭ３２が接続され
ている。ＲＯＭ３１にはＣＰＵの制御命令が書き込まれ
ており、ＲＡＭ３２には動作状態が記憶される。
【００４６】チャネルコーデック２７は、時分割多重接
続処理／時分割複信処理、同期獲得制御、ユニークワー
ドの検出、ＣＲＣエラーの検出、第２ＩＦ（１０ＭＨｚ
帯）信号を入力としてπ／４シフトＱＰＳＫ方式の復調
部（ＤＥＭ）、無線タイミング制御（ＲＦＣ）、ＲＦ部
の第１ＰＬＬ，第２ＰＬＬへの周波数の設定、ＡＬＣに
よる送信電力制御、受信電界（ＲＳＳＩ）のレベル判
定、ＲＦ部の電源制御を行う。
続処理／時分割複信処理、同期獲得制御、ユニークワー
ドの検出、ＣＲＣエラーの検出、第２ＩＦ（１０ＭＨｚ
帯）信号を入力としてπ／４シフトＱＰＳＫ方式の復調
部（ＤＥＭ）、無線タイミング制御（ＲＦＣ）、ＲＦ部
の第１ＰＬＬ，第２ＰＬＬへの周波数の設定、ＡＬＣに
よる送信電力制御、受信電界（ＲＳＳＩ）のレベル判
定、ＲＦ部の電源制御を行う。
【００４７】変調部３８はπ／４シフトＱＰＳＫ方式の
変調を行うチャネルコーデック２７からの送信データ
を、Ｉ／Ｑ（バーＩ／バーＱ）信号に変換している。音
声コーデック２８はアナログ音声と３２ｋｂｐｓのＡＤ
ＰＣＭデジタル信号の符号化や復号化処理、マイク３６
からの入力、レシーバ３５による出力、ブザー３７によ
る出力の制御を行う。
変調を行うチャネルコーデック２７からの送信データ
を、Ｉ／Ｑ（バーＩ／バーＱ）信号に変換している。音
声コーデック２８はアナログ音声と３２ｋｂｐｓのＡＤ
ＰＣＭデジタル信号の符号化や復号化処理、マイク３６
からの入力、レシーバ３５による出力、ブザー３７によ
る出力の制御を行う。
【００４８】受話音量の調整、ブザーのオン・オフ、受
信データのエラー発生時の音声ミュート処理はＣＰＵ２
９から制御される。無線部１１では、温度補償水晶発振
器（ＴＣＸＯ）２３から出力される１９．２ＭＨｚの発
振信号を基準信号として、システム全体の同期をとるよ
うにしている。第１Ｌｏ発振部１９及び第２Ｌｏ発振部
２０への供給、及び制御部１２へは、チャネルコーデッ
ク２７を介してＣＰＵ２９、変調部３８、音声コーデッ
ク２８へクロック（必要に応じて分周している）を供給
している。
信データのエラー発生時の音声ミュート処理はＣＰＵ２
９から制御される。無線部１１では、温度補償水晶発振
器（ＴＣＸＯ）２３から出力される１９．２ＭＨｚの発
振信号を基準信号として、システム全体の同期をとるよ
うにしている。第１Ｌｏ発振部１９及び第２Ｌｏ発振部
２０への供給、及び制御部１２へは、チャネルコーデッ
ク２７を介してＣＰＵ２９、変調部３８、音声コーデッ
ク２８へクロック（必要に応じて分周している）を供給
している。
【００４９】第１Ｌｏ発振部１９は周波数１．６ＧＨｚ
帯で、送信の直交変調／ミキサー部１３と、受信のミキ
サー部１４へ供給している。第２Ｌｏ発振部２０は周波
数２００ＭＨｚ帯で直交変調（ＱＭＯＤ）をかけ、ミキ
サー部１３で１．９ＧＨｚ帯へ変換している。
帯で、送信の直交変調／ミキサー部１３と、受信のミキ
サー部１４へ供給している。第２Ｌｏ発振部２０は周波
数２００ＭＨｚ帯で直交変調（ＱＭＯＤ）をかけ、ミキ
サー部１３で１．９ＧＨｚ帯へ変換している。
【００５０】信号はバンドパスフィルタ１５、ドライバ
１６で処理され、パワーアンプ１７に入力される。送信
電力はカプラー１８を介して検出し制御している。ドラ
イバ１６は前記ＤＣ／ＤＣコンバータ１にクロック信号
ＣＬＫを供給する。コンバータ１はこのクロック信号Ｃ
ＬＫに基づいてパワーアンプ１７に出力電圧ＶG を供給
する。
１６で処理され、パワーアンプ１７に入力される。送信
電力はカプラー１８を介して検出し制御している。ドラ
イバ１６は前記ＤＣ／ＤＣコンバータ１にクロック信号
ＣＬＫを供給する。コンバータ１はこのクロック信号Ｃ
ＬＫに基づいてパワーアンプ１７に出力電圧ＶG を供給
する。
【００５１】受信はローノイズアンプ２５及びバンドパ
スフィルタ２４で処理されて、第１ＩＦ部２１に入力さ
れる。第１ＩＦ部２１はミキサーで２００ＭＨｚ帯に周
波数変換し、フィルタで処理された後に増幅される。
スフィルタ２４で処理されて、第１ＩＦ部２１に入力さ
れる。第１ＩＦ部２１はミキサーで２００ＭＨｚ帯に周
波数変換し、フィルタで処理された後に増幅される。
【００５２】第２ＩＦ部２２はミキサーで１０ＭＨｚ帯
に周波数変換し、フィルタで処理された後に増幅され
て、受信電界強度（ＲＳＳＩ）を検出している。 ［第２実施例］次に、第２実施例のチャージポンプ式Ｄ
Ｃ／ＤＣコンバータを図５〜図７に従って説明する。説
明の便宜上、図１と同様の構成については同一の符号を
付してその説明を一部省略する。
に周波数変換し、フィルタで処理された後に増幅され
て、受信電界強度（ＲＳＳＩ）を検出している。 ［第２実施例］次に、第２実施例のチャージポンプ式Ｄ
Ｃ／ＤＣコンバータを図５〜図７に従って説明する。説
明の便宜上、図１と同様の構成については同一の符号を
付してその説明を一部省略する。
【００５３】図５に、本実施例のチャージポンプ式ＤＣ
／ＤＣコンバータ４０を示す。このコンバータ４０は負
電圧を出力する回路である。このコンバータ４０におい
ても、トランジスタＭ１，Ｍ３がオンし、トランジスタ
Ｍ２，Ｍ４がオフすると、コンデンサＣ１が電源ＶCC及
びグランドＧＮＤに基づいて充電される。トランジスタ
Ｍ１，Ｍ３がオフし、トランジスタＭ２，Ｍ４がオンす
ると、コンデンサＣ１が放電されるとともにコンデンサ
Ｃ２が充電される。このように、トランジスタＭ１，Ｍ
３と、トランジスタＭ２，Ｍ４のオン・オフを交互に繰
り返すことにより、コンバータ４０は出力端子ＶOUT か
ら所定の出力電圧ＶG （＝−ＶCC）を出力する。
／ＤＣコンバータ４０を示す。このコンバータ４０は負
電圧を出力する回路である。このコンバータ４０におい
ても、トランジスタＭ１，Ｍ３がオンし、トランジスタ
Ｍ２，Ｍ４がオフすると、コンデンサＣ１が電源ＶCC及
びグランドＧＮＤに基づいて充電される。トランジスタ
Ｍ１，Ｍ３がオフし、トランジスタＭ２，Ｍ４がオンす
ると、コンデンサＣ１が放電されるとともにコンデンサ
Ｃ２が充電される。このように、トランジスタＭ１，Ｍ
３と、トランジスタＭ２，Ｍ４のオン・オフを交互に繰
り返すことにより、コンバータ４０は出力端子ＶOUT か
ら所定の出力電圧ＶG （＝−ＶCC）を出力する。
【００５４】本実施例のトグルＦＦ４１も所定周期のク
ロック信号ＣＬＫに基づいて出力端子ＱからＨ，Ｌの出
力信号を交互に出力するとともに、反転出力端子バーＱ
から前記出力端子Ｑの出力信号とは逆位相のＬ，Ｈの出
力信号を交互に出力する。図６に示すように、トグルＦ
Ｆ４１は出力信号の立ち下がりを出力する際には傾きを
持たせて立ち下げ、出力信号の立ち上がりを出力する際
には瞬間的に立ち上げる。
ロック信号ＣＬＫに基づいて出力端子ＱからＨ，Ｌの出
力信号を交互に出力するとともに、反転出力端子バーＱ
から前記出力端子Ｑの出力信号とは逆位相のＬ，Ｈの出
力信号を交互に出力する。図６に示すように、トグルＦ
Ｆ４１は出力信号の立ち下がりを出力する際には傾きを
持たせて立ち下げ、出力信号の立ち上がりを出力する際
には瞬間的に立ち上げる。
【００５５】トランジスタＭ１のゲートはインバータ４
２，４３を介して出力端子バーＱに接続され、トランジ
スタＭ３のゲートはインバータ４２を介して出力端子バ
ーＱに接続されている。トランジスタＭ５のゲートはイ
ンバータ４４を介して出力端子バーＱに接続されてい
る。トランジスタＭ２，Ｍ４，Ｍ６のゲートはインバー
タ４６を介して出力端子Ｑに接続されている。さらに、
トランジスタＭ７のゲートはインバータ４５を介して出
力端子Ｑに接続されている。
２，４３を介して出力端子バーＱに接続され、トランジ
スタＭ３のゲートはインバータ４２を介して出力端子バ
ーＱに接続されている。トランジスタＭ５のゲートはイ
ンバータ４４を介して出力端子バーＱに接続されてい
る。トランジスタＭ２，Ｍ４，Ｍ６のゲートはインバー
タ４６を介して出力端子Ｑに接続されている。さらに、
トランジスタＭ７のゲートはインバータ４５を介して出
力端子Ｑに接続されている。
【００５６】インバータ４２〜４６はＰＭＯＳ及びＮＭ
ＯＳトランジスタよりなり、各インバータのＰＭＯＳ及
びＮＭＯＳトランジスタのサイズの比がそれぞれ異なっ
ている。ＰＭＯＳトランジスタのサイズがＮＭＯＳトラ
ンジスタのサイズよりも大きいインバータほど、Ｈレベ
ルに近い入力電圧で出力を反転する。ＰＭＯＳトランジ
スタのサイズがＮＭＯＳトランジスタのサイズよりも小
さいインバータほど、Ｌレベルに近い入力電圧で出力を
反転する。
ＯＳトランジスタよりなり、各インバータのＰＭＯＳ及
びＮＭＯＳトランジスタのサイズの比がそれぞれ異なっ
ている。ＰＭＯＳトランジスタのサイズがＮＭＯＳトラ
ンジスタのサイズよりも大きいインバータほど、Ｈレベ
ルに近い入力電圧で出力を反転する。ＰＭＯＳトランジ
スタのサイズがＮＭＯＳトランジスタのサイズよりも小
さいインバータほど、Ｌレベルに近い入力電圧で出力を
反転する。
【００５７】本実施例では、インバータ４２のサイズ比
は１：１であり、インバータ４３のサイズ比は１５：１
である。インバータ４４のサイズ比は１：６であり、イ
ンバータ４５のサイズ比は６：１であり、さらに、イン
バータ４６のサイズ比は１：２である。
は１：１であり、インバータ４３のサイズ比は１５：１
である。インバータ４４のサイズ比は１：６であり、イ
ンバータ４５のサイズ比は６：１であり、さらに、イン
バータ４６のサイズ比は１：２である。
【００５８】従って、図６に示すように、トグルＦＦ４
１の出力端子Ｑ，バーＱからＬ，Ｈの信号が出力される
と、トランジスタＭ３がオフする条件が満たされる。こ
のとき、各インバータのサイズ比に基づいて、まず、ト
ランジスタＭ３がオフし、次にトランジスタＭ７がオン
する。そして、トランジスタＭ４，Ｍ６がオンする。そ
のため、図７に示すように、トランジスタＭ３のバック
ゲート電圧ＶBGがドレイン電圧ＶD よりも若干早く出力
電圧ＶG （＝−ＶCC）に引き下げられ、電圧ＶBGがドレ
イン電圧ＶD よりも常に下回る。
１の出力端子Ｑ，バーＱからＬ，Ｈの信号が出力される
と、トランジスタＭ３がオフする条件が満たされる。こ
のとき、各インバータのサイズ比に基づいて、まず、ト
ランジスタＭ３がオフし、次にトランジスタＭ７がオン
する。そして、トランジスタＭ４，Ｍ６がオンする。そ
のため、図７に示すように、トランジスタＭ３のバック
ゲート電圧ＶBGがドレイン電圧ＶD よりも若干早く出力
電圧ＶG （＝−ＶCC）に引き下げられ、電圧ＶBGがドレ
イン電圧ＶD よりも常に下回る。
【００５９】従って、トランジスタＭ４，Ｍ６に能力差
があっても、トランジスタＭ３において寄生バイポーラ
トランジスタの生成を確実に防止することができる。こ
のコンバータ４０においても、トランジスタＭ３のラッ
チアップを防止し、無効電流を無くしてコンバータ４０
の消費電流を低減することができる。
があっても、トランジスタＭ３において寄生バイポーラ
トランジスタの生成を確実に防止することができる。こ
のコンバータ４０においても、トランジスタＭ３のラッ
チアップを防止し、無効電流を無くしてコンバータ４０
の消費電流を低減することができる。
【００６０】［第３実施例］次に、第３実施例のチャー
ジポンプ式ＤＣ／ＤＣコンバータを図８に従って説明す
る。説明の便宜上、図１と同様の構成については同一の
符号を付してその説明を一部省略する。
ジポンプ式ＤＣ／ＤＣコンバータを図８に従って説明す
る。説明の便宜上、図１と同様の構成については同一の
符号を付してその説明を一部省略する。
【００６１】ＤＣ／ＤＣコンバータ５０は正電圧を出力
する回路である。本実施例のトグルＦＦ５１も所定周期
のクロック信号ＣＬＫに基づいて出力端子ＱからＨ，Ｌ
の出力信号を交互に出力するとともに、反転出力端子バ
ーＱから前記出力端子Ｑの出力信号とは逆位相のＬ，Ｈ
の出力信号を交互に出力する。
する回路である。本実施例のトグルＦＦ５１も所定周期
のクロック信号ＣＬＫに基づいて出力端子ＱからＨ，Ｌ
の出力信号を交互に出力するとともに、反転出力端子バ
ーＱから前記出力端子Ｑの出力信号とは逆位相のＬ，Ｈ
の出力信号を交互に出力する。
【００６２】第３のＭＯＳトランジスタとしてのＰＭＯ
ＳトランジスタＭ１２のゲートはインバータ５２，５３
を介してトグルＦＦ５１の出力端子バーＱに接続され、
第４のＭＯＳトランジスタとしてのＮＭＯＳトランジス
タＭ１４のゲートはインバータ５２を介して出力端子バ
ーＱに接続されている。第１の制御用ＭＯＳトランジス
タとしてのＮＭＯＳトランジスタＭ１５のゲートはイン
バータ５４を介して出力端子バーＱに接続されている。
第１のＭＯＳトランジスタとしてのＮＭＯＳトランジス
タＭ１１、起動時の制御用ＭＯＳトランジスタとしての
ＮＭＯＳトランジスタＭ１６及び第２のＭＯＳトランジ
スタとしてＮＭＯＳトランジスタＭ１３の各ゲートはイ
ンバータ５５を介して出力端子Ｑに接続されている。さ
らに、第２の制御用ＭＯＳトランジスタとしてのＮＭＯ
ＳトランジスタＭ１７のゲートはインバータ５６を介し
て出力端子Ｑに接続されている。
ＳトランジスタＭ１２のゲートはインバータ５２，５３
を介してトグルＦＦ５１の出力端子バーＱに接続され、
第４のＭＯＳトランジスタとしてのＮＭＯＳトランジス
タＭ１４のゲートはインバータ５２を介して出力端子バ
ーＱに接続されている。第１の制御用ＭＯＳトランジス
タとしてのＮＭＯＳトランジスタＭ１５のゲートはイン
バータ５４を介して出力端子バーＱに接続されている。
第１のＭＯＳトランジスタとしてのＮＭＯＳトランジス
タＭ１１、起動時の制御用ＭＯＳトランジスタとしての
ＮＭＯＳトランジスタＭ１６及び第２のＭＯＳトランジ
スタとしてＮＭＯＳトランジスタＭ１３の各ゲートはイ
ンバータ５５を介して出力端子Ｑに接続されている。さ
らに、第２の制御用ＭＯＳトランジスタとしてのＮＭＯ
ＳトランジスタＭ１７のゲートはインバータ５６を介し
て出力端子Ｑに接続されている。
【００６３】上記のように構成されたＤＣ−ＤＣコンバ
ータ５０の動作について説明する。クロック信号ＣＬＫ
のパルスに基づいてトグルＦＦ５１の出力端子Ｑ，バー
ＱからＬ，Ｈの信号が出力されると、トランジスタＭ１
１，Ｍ１３，Ｍ１６，Ｍ１７はオンし、トランジスタＭ
１２，Ｍ１４，Ｍ１５はオフする。
ータ５０の動作について説明する。クロック信号ＣＬＫ
のパルスに基づいてトグルＦＦ５１の出力端子Ｑ，バー
ＱからＬ，Ｈの信号が出力されると、トランジスタＭ１
１，Ｍ１３，Ｍ１６，Ｍ１７はオンし、トランジスタＭ
１２，Ｍ１４，Ｍ１５はオフする。
【００６４】コンデンサＣ１の上側の電極は、トランジ
スタＭ１１を介して電源ＶCCに接続される。コンデンサ
Ｃ１の下側の電極は、トランジスタＭ１３を介してグラ
ンドＧＮＤに接続される。そのため、鎖線で示すように
電源ＶCCからトランジスタＭ１１、コンデンサＣ１及び
トランジスタＭ１３を経由してグランドＧＮＤに電流が
流れ、コンデンサＣ１に対する充電が行われる。その結
果、コンデンサＣ１の上側の電極には電源ＶCCと等しい
電圧が誘起され、コンデンサＣ１の下側の電極にはグラ
ンドレベル（＝０〔Ｖ〕）と等しい電圧が誘起される。
スタＭ１１を介して電源ＶCCに接続される。コンデンサ
Ｃ１の下側の電極は、トランジスタＭ１３を介してグラ
ンドＧＮＤに接続される。そのため、鎖線で示すように
電源ＶCCからトランジスタＭ１１、コンデンサＣ１及び
トランジスタＭ１３を経由してグランドＧＮＤに電流が
流れ、コンデンサＣ１に対する充電が行われる。その結
果、コンデンサＣ１の上側の電極には電源ＶCCと等しい
電圧が誘起され、コンデンサＣ１の下側の電極にはグラ
ンドレベル（＝０〔Ｖ〕）と等しい電圧が誘起される。
【００６５】このとき、トランジスタＭ１６，Ｍ１７が
オンし、トランジスタＭ１４のバックゲートはトランジ
スタＭ１７によってグランドＧＮＤに直接接続され、ト
ランジスタＭ１４のバックゲートにグランドレベル（＝
０〔Ｖ〕）を直接印加する。それによって、トランジス
タＭ１４のＰ型のバックゲートの電圧ＶBGとＮ型のドレ
インの電圧とを等しくさせ、トランジスタＭ１４におい
て寄生バイポーラトランジスタの生成を防止することが
できる。
オンし、トランジスタＭ１４のバックゲートはトランジ
スタＭ１７によってグランドＧＮＤに直接接続され、ト
ランジスタＭ１４のバックゲートにグランドレベル（＝
０〔Ｖ〕）を直接印加する。それによって、トランジス
タＭ１４のＰ型のバックゲートの電圧ＶBGとＮ型のドレ
インの電圧とを等しくさせ、トランジスタＭ１４におい
て寄生バイポーラトランジスタの生成を防止することが
できる。
【００６６】すなわち、トランジスタＭ１４がオフする
とき、トランジスタＭ１４のドレイン電圧ＶD はトラン
ジスタＭ１３によってグランドＧＮＤに引き下げられ
る。このとき、トランジスタＭ１４のバックゲートの電
圧ＶBGがオンしたトランジスタＭ１７によって直接、グ
ランドＧＮＤまで引き下げられる。そのため、ドレイン
電圧ＶD 及びバックゲート電圧ＶBGがほぼ同時にグラン
ドＧＮＤのレベルまで低下する。
とき、トランジスタＭ１４のドレイン電圧ＶD はトラン
ジスタＭ１３によってグランドＧＮＤに引き下げられ
る。このとき、トランジスタＭ１４のバックゲートの電
圧ＶBGがオンしたトランジスタＭ１７によって直接、グ
ランドＧＮＤまで引き下げられる。そのため、ドレイン
電圧ＶD 及びバックゲート電圧ＶBGがほぼ同時にグラン
ドＧＮＤのレベルまで低下する。
【００６７】次に、クロック信号ＣＬＫの新たなパルス
に基づいてトグルＦＦ５１の出力端子Ｑ，バーＱから
Ｈ，Ｌの信号が出力されると、トランジスタＭ１１，Ｍ
１３，Ｍ１６，Ｍ１７はオフし、トランジスタＭ１２，
Ｍ１４，Ｍ１５はオンする。
に基づいてトグルＦＦ５１の出力端子Ｑ，バーＱから
Ｈ，Ｌの信号が出力されると、トランジスタＭ１１，Ｍ
１３，Ｍ１６，Ｍ１７はオフし、トランジスタＭ１２，
Ｍ１４，Ｍ１５はオンする。
【００６８】グランドレベル（＝０〔Ｖ〕）が誘起され
ていたコンデンサＣ１の下側の電極は、トランジスタＭ
１４を介して電源ＶCCに接続される。コンデンサＣ１の
上側の電極は、トランジスタＭ１２を介してコンデンサ
Ｃ２の上側の電極および出力端子ＶOUT に接続される。
そのため、破線で示すように電源ＶCCからトランジスタ
Ｍ１４、コンデンサＣ１、トランジスタＭ１２及びコン
デンサＣ２を経由してグランドＧＮＤに電流が流れ、コ
ンデンサＣ１の電荷が放電されるとともに、その放電電
荷に基づいてコンデンサＣ２が充電される。その結果、
コンデンサＣ２の上側の電極には電源ＶCCの２倍の電圧
が誘起され、コンデンサＣ２の下方の電極にはグランド
レベル（＝０〔Ｖ〕）と等しい電圧が誘起される。
ていたコンデンサＣ１の下側の電極は、トランジスタＭ
１４を介して電源ＶCCに接続される。コンデンサＣ１の
上側の電極は、トランジスタＭ１２を介してコンデンサ
Ｃ２の上側の電極および出力端子ＶOUT に接続される。
そのため、破線で示すように電源ＶCCからトランジスタ
Ｍ１４、コンデンサＣ１、トランジスタＭ１２及びコン
デンサＣ２を経由してグランドＧＮＤに電流が流れ、コ
ンデンサＣ１の電荷が放電されるとともに、その放電電
荷に基づいてコンデンサＣ２が充電される。その結果、
コンデンサＣ２の上側の電極には電源ＶCCの２倍の電圧
が誘起され、コンデンサＣ２の下方の電極にはグランド
レベル（＝０〔Ｖ〕）と等しい電圧が誘起される。
【００６９】このとき、トランジスタＭ１５がオンし、
トランジスタＭ１４のバックゲートを電源ＶCCに接続
し、トランジスタＭ１４のソース・バックゲート間の電
位差をなくしている。そのため、トランジスタＭ１４の
オン抵抗が低下し、コンデンサＣ１からＣ２への充電が
高速化される。
トランジスタＭ１４のバックゲートを電源ＶCCに接続
し、トランジスタＭ１４のソース・バックゲート間の電
位差をなくしている。そのため、トランジスタＭ１４の
オン抵抗が低下し、コンデンサＣ１からＣ２への充電が
高速化される。
【００７０】そのため、本実施例のＤＣ／ＤＣコンバー
タ５０では、コンデンサＣ１を充電するためのトランジ
スタＭ１４のオフ時において、トランジスタＭ１４のＰ
型のバックゲートの電圧ＶBGとＮ型のドレインの電圧と
を等しくさせ、トランジスタＭ１４において寄生バイポ
ーラトランジスタの生成を防止し、トランジスタＭ１４
のラッチアップを防止できる。そのため、無効電流を無
くしてＤＣ／ＤＣコンバータ５０の消費電流を低減する
ことができる。
タ５０では、コンデンサＣ１を充電するためのトランジ
スタＭ１４のオフ時において、トランジスタＭ１４のＰ
型のバックゲートの電圧ＶBGとＮ型のドレインの電圧と
を等しくさせ、トランジスタＭ１４において寄生バイポ
ーラトランジスタの生成を防止し、トランジスタＭ１４
のラッチアップを防止できる。そのため、無効電流を無
くしてＤＣ／ＤＣコンバータ５０の消費電流を低減する
ことができる。
【００７１】［第４実施例］次に、第４実施例のチャー
ジポンプ式ＤＣ／ＤＣコンバータを図９〜図１１に従っ
て説明する。
ジポンプ式ＤＣ／ＤＣコンバータを図９〜図１１に従っ
て説明する。
【００７２】図９に、本実施例のチャージポンプ式ＤＣ
／ＤＣコンバータ６０を示す。このコンバータ６０は正
電圧を出力するものである。グランドＧＮＤと電源ＶCC
との間には、第１のＭＯＳトランジスタとしてのＮＭＯ
ＳトランジスタＭ２１と第３のＭＯＳトランジスタとし
てのＰＭＯＳトランジスタＭ２２とが直列に接続されて
いる。トランジスタＭ２１のソースはグランドＧＮＤに
接続され、トランジスタＭ２１のドレインはトランジス
タＭ２２のドレインに接続されている。そして、トラン
ジスタＭ２２のソースは電源ＶCCに接続されている。ト
ランジスタＭ２１のバックゲートはそのソースに接続さ
れ、トランジスタＭ２２のバックゲートはそのソースに
接続されている。
／ＤＣコンバータ６０を示す。このコンバータ６０は正
電圧を出力するものである。グランドＧＮＤと電源ＶCC
との間には、第１のＭＯＳトランジスタとしてのＮＭＯ
ＳトランジスタＭ２１と第３のＭＯＳトランジスタとし
てのＰＭＯＳトランジスタＭ２２とが直列に接続されて
いる。トランジスタＭ２１のソースはグランドＧＮＤに
接続され、トランジスタＭ２１のドレインはトランジス
タＭ２２のドレインに接続されている。そして、トラン
ジスタＭ２２のソースは電源ＶCCに接続されている。ト
ランジスタＭ２１のバックゲートはそのソースに接続さ
れ、トランジスタＭ２２のバックゲートはそのソースに
接続されている。
【００７３】また、電源ＶCCと出力端子ＶOUT との間に
は、第２のＭＯＳトランジスタとしてのＰＭＯＳトラン
ジスタＭ２３と第４のＭＯＳトランジスタとしてのＰＭ
ＯＳトランジスタＭ２４とが直列に接続されている。ト
ランジスタＭ２３のソースは電源ＶCCに接続され、トラ
ンジスタＭ２３のドレインはトランジスタＭ２４のソー
スに接続されている。そして、トランジスタＭ２４のド
レインは出力端子ＶOUT に接続されている。トランジス
タＭ２４のバックゲートはそのドレインに接続されてい
る。
は、第２のＭＯＳトランジスタとしてのＰＭＯＳトラン
ジスタＭ２３と第４のＭＯＳトランジスタとしてのＰＭ
ＯＳトランジスタＭ２４とが直列に接続されている。ト
ランジスタＭ２３のソースは電源ＶCCに接続され、トラ
ンジスタＭ２３のドレインはトランジスタＭ２４のソー
スに接続されている。そして、トランジスタＭ２４のド
レインは出力端子ＶOUT に接続されている。トランジス
タＭ２４のバックゲートはそのドレインに接続されてい
る。
【００７４】図１１にはトランジスタＭ２３の断面構造
が示されている。Ｐ型半導体基板７１にはＮ型ウェル
（すなわち、バックゲート）７２が形成され、ウェル７
２内にＰ型のドレイン７３及びソース７４が所定間隔を
おいて設けられている。基板７１にはグランドＧＮＤの
電圧が印加されている。
が示されている。Ｐ型半導体基板７１にはＮ型ウェル
（すなわち、バックゲート）７２が形成され、ウェル７
２内にＰ型のドレイン７３及びソース７４が所定間隔を
おいて設けられている。基板７１にはグランドＧＮＤの
電圧が印加されている。
【００７５】図９に示すように、トランジスタＭ２３の
ドレインとトランジスタＭ２１のドレインとの間には、
コンデンサＣ１が接続されている。出力端子ＶOUT とグ
ランドＧＮＤとの間にはコンデンサＣ２が接続されてい
る。
ドレインとトランジスタＭ２１のドレインとの間には、
コンデンサＣ１が接続されている。出力端子ＶOUT とグ
ランドＧＮＤとの間にはコンデンサＣ２が接続されてい
る。
【００７６】このコンバータ６０では、トランジスタＭ
２１，Ｍ２３がオンし、トランジスタＭ２２，Ｍ２４が
オフすると、コンデンサＣ１が電源ＶCC及びグランドＧ
ＮＤに基づいて充電される。トランジスタＭ２１，Ｍ２
３がオフし、トランジスタＭ２２，Ｍ２４がオンする
と、コンデンサＣ１が放電されるとともにコンデンサＣ
２が充電される。このように、トランジスタＭ２１，Ｍ
２３と、トランジスタＭ２２，Ｍ２４のオン・オフを交
互に繰り返すことにより、コンバータ６０は出力端子Ｖ
OUT から所定の出力電圧ＶG （＋２ＶCC）を出力する。
２１，Ｍ２３がオンし、トランジスタＭ２２，Ｍ２４が
オフすると、コンデンサＣ１が電源ＶCC及びグランドＧ
ＮＤに基づいて充電される。トランジスタＭ２１，Ｍ２
３がオフし、トランジスタＭ２２，Ｍ２４がオンする
と、コンデンサＣ１が放電されるとともにコンデンサＣ
２が充電される。このように、トランジスタＭ２１，Ｍ
２３と、トランジスタＭ２２，Ｍ２４のオン・オフを交
互に繰り返すことにより、コンバータ６０は出力端子Ｖ
OUT から所定の出力電圧ＶG （＋２ＶCC）を出力する。
【００７７】トランジスタＭ２３のソース及びトランジ
スタＭ２４のドレイン間には第１及び第２の制御用ＭＯ
ＳトランジスタとしてのＰＭＯＳトランジスタＭ２５，
Ｍ２７が直列に接続されている。トランジスタＭ２５の
ドレインはトランジスタＭ２３のソースに接続され、ソ
ースはトランジスタＭ２７のドレインに接続されてい
る。トランジスタＭ２７のソースはトランジスタＭ２４
のドレインに接続されている。そして、トランジスタＭ
２５のソース及びトランジスタＭ２７のドレインは共に
トランジスタＭ２３のバックゲート（すなわち、Ｎ型ウ
ェル７２）に接続されている。
スタＭ２４のドレイン間には第１及び第２の制御用ＭＯ
ＳトランジスタとしてのＰＭＯＳトランジスタＭ２５，
Ｍ２７が直列に接続されている。トランジスタＭ２５の
ドレインはトランジスタＭ２３のソースに接続され、ソ
ースはトランジスタＭ２７のドレインに接続されてい
る。トランジスタＭ２７のソースはトランジスタＭ２４
のドレインに接続されている。そして、トランジスタＭ
２５のソース及びトランジスタＭ２７のドレインは共に
トランジスタＭ２３のバックゲート（すなわち、Ｎ型ウ
ェル７２）に接続されている。
【００７８】トランジスタＭ２５は、トランジスタＭ２
３のオン時においてトランジスタＭ２３のバックゲート
を電源ＶCCに接続し、トランジスタＭ２３のソース・バ
ックゲート間の電位差をなくすことにより、トランジス
タＭ２３のオン抵抗を低下させる。トランジスタＭ２７
はトランジスタＭ２３のオフ時において、トランジスタ
Ｍ２３のバックゲートを出力端子ＶOUT に直接接続する
ことによってトランジスタＭ２３のバックゲートに出力
電圧ＶG （＋２ＶCC）を印加する。それによって、トラ
ンジスタＭ２３のＮ型のバックゲート７２の電圧とＰ型
のドレイン７３の電圧とを等しくさせ、トランジスタＭ
２３において寄生バイポーラ（ＰＮＰ）トランジスタの
生成を防止する。
３のオン時においてトランジスタＭ２３のバックゲート
を電源ＶCCに接続し、トランジスタＭ２３のソース・バ
ックゲート間の電位差をなくすことにより、トランジス
タＭ２３のオン抵抗を低下させる。トランジスタＭ２７
はトランジスタＭ２３のオフ時において、トランジスタ
Ｍ２３のバックゲートを出力端子ＶOUT に直接接続する
ことによってトランジスタＭ２３のバックゲートに出力
電圧ＶG （＋２ＶCC）を印加する。それによって、トラ
ンジスタＭ２３のＮ型のバックゲート７２の電圧とＰ型
のドレイン７３の電圧とを等しくさせ、トランジスタＭ
２３において寄生バイポーラ（ＰＮＰ）トランジスタの
生成を防止する。
【００７９】また、トランジスタＭ２３のバックゲート
とドレインとの間には起動時の制御用ＭＯＳトランジス
タとしてのＰＭＯＳトランジスタＭ２６が接続されてい
る。トランジスタＭ２６のオン抵抗はトランジスタＭ２
７のオン抵抗よりも小さく設定されている。従って、ト
ランジスタＭ２３のオフ時において、トランジスタＭ２
６はトランジスタＭ２７と共に、出力電圧ＶG とトラン
ジスタＭ２３のドレイン電圧ＶD との差電圧を分圧し、
トランジスタＭ２３のバックゲート電圧ＶBGをドレイン
電圧ＶD により近い電圧にする。それによって、トラン
ジスタＭ２３のＮ型のバックゲート７２の電圧とＰ型の
ドレイン７３の電圧とを等しくさせ、トランジスタＭ２
３において寄生ＰＮＰトランジスタの生成を防止する。
とドレインとの間には起動時の制御用ＭＯＳトランジス
タとしてのＰＭＯＳトランジスタＭ２６が接続されてい
る。トランジスタＭ２６のオン抵抗はトランジスタＭ２
７のオン抵抗よりも小さく設定されている。従って、ト
ランジスタＭ２３のオフ時において、トランジスタＭ２
６はトランジスタＭ２７と共に、出力電圧ＶG とトラン
ジスタＭ２３のドレイン電圧ＶD との差電圧を分圧し、
トランジスタＭ２３のバックゲート電圧ＶBGをドレイン
電圧ＶD により近い電圧にする。それによって、トラン
ジスタＭ２３のＮ型のバックゲート７２の電圧とＰ型の
ドレイン７３の電圧とを等しくさせ、トランジスタＭ２
３において寄生ＰＮＰトランジスタの生成を防止する。
【００８０】本実施例のトグルＦＦ６１も所定周期のク
ロック信号ＣＬＫに基づいて出力端子ＱからＨ，Ｌの出
力信号を交互に出力するとともに、反転出力端子バーＱ
から前記出力端子Ｑの出力信号とは逆位相のＬ，Ｈの出
力信号を交互に出力する。図１０に示すように、トグル
ＦＦ６１は出力信号の立ち上がりを出力する際には傾き
を持たせて立ち上げ、出力信号の立ち下がりを出力する
際には瞬間的に立ち下げる。
ロック信号ＣＬＫに基づいて出力端子ＱからＨ，Ｌの出
力信号を交互に出力するとともに、反転出力端子バーＱ
から前記出力端子Ｑの出力信号とは逆位相のＬ，Ｈの出
力信号を交互に出力する。図１０に示すように、トグル
ＦＦ６１は出力信号の立ち上がりを出力する際には傾き
を持たせて立ち上げ、出力信号の立ち下がりを出力する
際には瞬間的に立ち下げる。
【００８１】トランジスタＭ２１のゲートはインバータ
６３，６６を介して出力端子バーＱに接続され、トラン
ジスタＭ２３のゲートはインバータ６３を介して出力端
子バーＱに接続されている。トランジスタＭ２５のゲー
トはインバータ６２を介して出力端子バーＱに接続され
ている。トランジスタＭ２２，Ｍ２４，Ｍ２６のゲート
はインバータ６４を介して出力端子Ｑに接続されてい
る。さらに、トランジスタＭ２７のゲートはインバータ
６５を介して出力端子Ｑに接続されている。
６３，６６を介して出力端子バーＱに接続され、トラン
ジスタＭ２３のゲートはインバータ６３を介して出力端
子バーＱに接続されている。トランジスタＭ２５のゲー
トはインバータ６２を介して出力端子バーＱに接続され
ている。トランジスタＭ２２，Ｍ２４，Ｍ２６のゲート
はインバータ６４を介して出力端子Ｑに接続されてい
る。さらに、トランジスタＭ２７のゲートはインバータ
６５を介して出力端子Ｑに接続されている。
【００８２】インバータ６２〜６６はＰＭＯＳ及びＮＭ
ＯＳトランジスタよりなる。インバータ６４はＰＭＯＳ
トランジスタのサイズがＮＭＯＳトランジスタのサイズ
よりも大きく設定され、インバータ６５はＰＭＯＳトラ
ンジスタのサイズがＮＭＯＳトランジスタのサイズより
も小さく設定されている。ＰＭＯＳトランジスタのサイ
ズがＮＭＯＳトランジスタのサイズよりも大きいインバ
ータほど、Ｈレベルに近い入力電圧で出力を反転する。
ＰＭＯＳトランジスタのサイズがＮＭＯＳトランジスタ
のサイズよりも小さいインバータほど、Ｌレベルに近い
入力電圧で出力を反転する。
ＯＳトランジスタよりなる。インバータ６４はＰＭＯＳ
トランジスタのサイズがＮＭＯＳトランジスタのサイズ
よりも大きく設定され、インバータ６５はＰＭＯＳトラ
ンジスタのサイズがＮＭＯＳトランジスタのサイズより
も小さく設定されている。ＰＭＯＳトランジスタのサイ
ズがＮＭＯＳトランジスタのサイズよりも大きいインバ
ータほど、Ｈレベルに近い入力電圧で出力を反転する。
ＰＭＯＳトランジスタのサイズがＮＭＯＳトランジスタ
のサイズよりも小さいインバータほど、Ｌレベルに近い
入力電圧で出力を反転する。
【００８３】上記のように構成されたＤＣ−ＤＣコンバ
ータ６０の動作について説明する。クロック信号ＣＬＫ
のパルスに基づいてトグルＦＦ６１の出力端子Ｑ，バー
ＱからＬ，Ｈの信号が出力されると、トランジスタＭ２
１，Ｍ２３，Ｍ２５はオンし、トランジスタＭ２２，Ｍ
２４，Ｍ２６，Ｍ２７はオフする。
ータ６０の動作について説明する。クロック信号ＣＬＫ
のパルスに基づいてトグルＦＦ６１の出力端子Ｑ，バー
ＱからＬ，Ｈの信号が出力されると、トランジスタＭ２
１，Ｍ２３，Ｍ２５はオンし、トランジスタＭ２２，Ｍ
２４，Ｍ２６，Ｍ２７はオフする。
【００８４】コンデンサＣ１の上側の電極は、トランジ
スタＭ２３を介して電源ＶCCに接続される。コンデンサ
Ｃ１の下側の電極は、トランジスタＭ２１を介してグラ
ンドＧＮＤに接続される。そのため、鎖線で示すように
電源ＶCCからトランジスタＭ２３、コンデンサＣ１及び
トランジスタＭ２１を経由してグランドＧＮＤに電流が
流れ、コンデンサＣ１に対する充電が行われる。その結
果、コンデンサＣ１の上側の電極には電源ＶCCと等しい
電圧が誘起され、コンデンサＣ１の下側の電極にはグラ
ンドレベル（＝０〔Ｖ〕）と等しい電圧が誘起される。
スタＭ２３を介して電源ＶCCに接続される。コンデンサ
Ｃ１の下側の電極は、トランジスタＭ２１を介してグラ
ンドＧＮＤに接続される。そのため、鎖線で示すように
電源ＶCCからトランジスタＭ２３、コンデンサＣ１及び
トランジスタＭ２１を経由してグランドＧＮＤに電流が
流れ、コンデンサＣ１に対する充電が行われる。その結
果、コンデンサＣ１の上側の電極には電源ＶCCと等しい
電圧が誘起され、コンデンサＣ１の下側の電極にはグラ
ンドレベル（＝０〔Ｖ〕）と等しい電圧が誘起される。
【００８５】このとき、トランジスタＭ２５がオンし、
トランジスタＭ２３のバックゲートを電源ＶCCに接続
し、トランジスタＭ２３のソース・バックゲート間の電
位差をなくしている。そのため、トランジスタＭ２３の
オン抵抗が低下し、コンデンサＣ１の充電が高速化され
る。
トランジスタＭ２３のバックゲートを電源ＶCCに接続
し、トランジスタＭ２３のソース・バックゲート間の電
位差をなくしている。そのため、トランジスタＭ２３の
オン抵抗が低下し、コンデンサＣ１の充電が高速化され
る。
【００８６】次に、クロック信号ＣＬＫの新たなパルス
に基づいてトグルＦＦ６１の出力端子Ｑ，バーＱから
Ｈ，Ｌの信号が出力されると、トランジスタＭ２１，Ｍ
２３，Ｍ２５はオフし、トランジスタＭ２２，Ｍ２４，
Ｍ２６，Ｍ２７はオンする。
に基づいてトグルＦＦ６１の出力端子Ｑ，バーＱから
Ｈ，Ｌの信号が出力されると、トランジスタＭ２１，Ｍ
２３，Ｍ２５はオフし、トランジスタＭ２２，Ｍ２４，
Ｍ２６，Ｍ２７はオンする。
【００８７】グランドレベル（＝０〔Ｖ〕）が誘起され
ていたコンデンサＣ１の下側の電極は、トランジスタＭ
２２を介して電源ＶCCに接続される。コンデンサＣ１の
上側の電極は、トランジスタＭ２４を介してコンデンサ
Ｃ２の上側の電極および出力端子ＶOUT に接続される。
そのため、破線で示すように電源ＶCCからトランジスタ
Ｍ２２、コンデンサＣ１、トランジスタＭ２４及びコン
デンサＣ２を経由してグランドＧＮＤに電流が流れ、コ
ンデンサＣ１の電荷が放電されるとともに、その放電電
荷に基づいてコンデンサＣ２が充電される。その結果、
コンデンサＣ２の上側の電極には電源ＶCCの２倍の電圧
が誘起され、コンデンサＣ２の下方の電極にはグランド
レベル（＝０〔Ｖ〕）と等しい電圧が誘起される。
ていたコンデンサＣ１の下側の電極は、トランジスタＭ
２２を介して電源ＶCCに接続される。コンデンサＣ１の
上側の電極は、トランジスタＭ２４を介してコンデンサ
Ｃ２の上側の電極および出力端子ＶOUT に接続される。
そのため、破線で示すように電源ＶCCからトランジスタ
Ｍ２２、コンデンサＣ１、トランジスタＭ２４及びコン
デンサＣ２を経由してグランドＧＮＤに電流が流れ、コ
ンデンサＣ１の電荷が放電されるとともに、その放電電
荷に基づいてコンデンサＣ２が充電される。その結果、
コンデンサＣ２の上側の電極には電源ＶCCの２倍の電圧
が誘起され、コンデンサＣ２の下方の電極にはグランド
レベル（＝０〔Ｖ〕）と等しい電圧が誘起される。
【００８８】すなわち、トランジスタＭ２３がオフする
とき、トランジスタＭ２３のドレイン電圧ＶD はトラン
ジスタＭ２４によって出力電圧ＶG （＋２ＶCC）に引き
上げられる。このとき、トランジスタＭ２３のバックゲ
ートの電圧ＶBGがオンしたトランジスタＭ２７によって
直接、出力電圧ＶG まで引き上げられる。そのため、ド
レイン電圧ＶD 及びバックゲート電圧ＶBGがほぼ同時に
出力電圧ＶG まで上昇する。
とき、トランジスタＭ２３のドレイン電圧ＶD はトラン
ジスタＭ２４によって出力電圧ＶG （＋２ＶCC）に引き
上げられる。このとき、トランジスタＭ２３のバックゲ
ートの電圧ＶBGがオンしたトランジスタＭ２７によって
直接、出力電圧ＶG まで引き上げられる。そのため、ド
レイン電圧ＶD 及びバックゲート電圧ＶBGがほぼ同時に
出力電圧ＶG まで上昇する。
【００８９】そのため、図１１に示すように、トランジ
スタＭ２３において、ドレイン７３をエミッタとし、Ｎ
型ウェル７２をベースとし、さらに半導体基板７１をコ
レクタとする寄生ＰＮＰトランジスタＴ３が生成される
ことはない。その結果、出力電圧ＶG （＋２ＶCC）から
グランドＧＮＤに無効電流が流れることはない。
スタＭ２３において、ドレイン７３をエミッタとし、Ｎ
型ウェル７２をベースとし、さらに半導体基板７１をコ
レクタとする寄生ＰＮＰトランジスタＴ３が生成される
ことはない。その結果、出力電圧ＶG （＋２ＶCC）から
グランドＧＮＤに無効電流が流れることはない。
【００９０】また、本実施例では図１０に示すように、
トグルＦＦ６１の出力端子Ｑ，バーＱからＨ，Ｌの信号
が出力されると、トランジスタＭ２３がオフする条件が
満たされる。このとき、インバータ６４，６５のサイズ
比に基づいて、まず、トランジスタＭ２７がオンし、次
にトランジスタＭ２４，Ｍ２６がオンする。そのため、
トランジスタＭ２３のバックゲート電圧ＶBGがドレイン
電圧ＶD よりも若干早く出力電圧ＶG （＋２ＶCC）に引
き上げられ、電圧ＶBGがドレイン電圧ＶD よりも常に上
回る。
トグルＦＦ６１の出力端子Ｑ，バーＱからＨ，Ｌの信号
が出力されると、トランジスタＭ２３がオフする条件が
満たされる。このとき、インバータ６４，６５のサイズ
比に基づいて、まず、トランジスタＭ２７がオンし、次
にトランジスタＭ２４，Ｍ２６がオンする。そのため、
トランジスタＭ２３のバックゲート電圧ＶBGがドレイン
電圧ＶD よりも若干早く出力電圧ＶG （＋２ＶCC）に引
き上げられ、電圧ＶBGがドレイン電圧ＶD よりも常に上
回る。
【００９１】従って、本実施例のＤＣ／ＤＣコンバータ
６０では、トランジスタＭ２４，Ｍ２６に能力差があっ
ても、トランジスタＭ２３のオフ時において、寄生バイ
ポーラ（ＰＮＰ）トランジスタＴ３の発生を確実に防止
し、無効電流を無くしてＤＣ／ＤＣコンバータ６０の消
費電流を低減することができる。
６０では、トランジスタＭ２４，Ｍ２６に能力差があっ
ても、トランジスタＭ２３のオフ時において、寄生バイ
ポーラ（ＰＮＰ）トランジスタＴ３の発生を確実に防止
し、無効電流を無くしてＤＣ／ＤＣコンバータ６０の消
費電流を低減することができる。
【００９２】
【発明の効果】以上詳述したように、本発明によれば、
寄生バイポーラトランジスタの発生を防止して無効電流
をなくし、消費電流を低減することができる。
寄生バイポーラトランジスタの発生を防止して無効電流
をなくし、消費電流を低減することができる。
【図１】本発明を具体化した第１実施例のチャージポン
プ式ＤＣ／ＤＣコンバータを示す回路図である。
プ式ＤＣ／ＤＣコンバータを示す回路図である。
【図２】図１のＭＯＳトランジスタＭ３のオフ時におけ
るドレイン電圧とバックゲート電圧との関係を示す線図
である。
るドレイン電圧とバックゲート電圧との関係を示す線図
である。
【図３】図１のＭＯＳトランジスタＭ３のオフ時におけ
る断面図である。
る断面図である。
【図４】図１のチャージポンプ式ＤＣ／ＤＣコンバータ
を用いた移動通信端末を示すブロック図である。
を用いた移動通信端末を示すブロック図である。
【図５】第２実施例のチャージポンプ式ＤＣ／ＤＣコン
バータの回路図である。
バータの回路図である。
【図６】図５のトグルフリップフロップの出力を示す線
図である。
図である。
【図７】図５のＭＯＳトランジスタＭ３のオフ時におけ
るドレイン電圧とバックゲート電圧との関係を示す線図
である。
るドレイン電圧とバックゲート電圧との関係を示す線図
である。
【図８】第３実施例のチャージポンプ式ＤＣ／ＤＣコン
バータの回路図である。
バータの回路図である。
【図９】第４実施例のチャージポンプ式ＤＣ／ＤＣコン
バータの回路図である。
バータの回路図である。
【図１０】図９のトグルフリップフロップの出力を示す
線図である。
線図である。
【図１１】図９のＭＯＳトランジスタＭ２３のオフ時に
おける断面図である。
おける断面図である。
【図１２】従来のチャージポンプ式ＤＣ／ＤＣコンバー
タの回路図である。
タの回路図である。
【図１３】図１２のＭＯＳトランジスタＭ３３のオフ時
におけるドレイン電圧とバックゲート電圧との関係を示
す線図である。
におけるドレイン電圧とバックゲート電圧との関係を示
す線図である。
【図１４】図１３のＭＯＳトランジスタＭ３３のオフ時
における断面図である。
における断面図である。
Ｃ１，Ｃ２ 第１及び第２のコンデンサ ＧＮＤ 第２の直流電源としてのグランド Ｍ１ 第１のＭＯＳトランジスタとしてのＰＭＯＳトラ
ンジスタ Ｍ２ 第３のＭＯＳトランジスタとしてのＮＭＯＳトラ
ンジスタ Ｍ３ 第２のＭＯＳトランジスタとしてのＮＭＯＳトラ
ンジスタ Ｍ４ 第４のＭＯＳトランジスタとしてのＮＭＯＳトラ
ンジスタ Ｍ５ 第１の制御用ＭＯＳトランジスタとしてのＮＭＯ
Ｓトランジスタ Ｍ７ 第２の制御用ＭＯＳトランジスタとしてのＮＭＯ
Ｓトランジスタ ＶCC 第１の直流電源としての高電位電源 ＶG 出力電圧
ンジスタ Ｍ２ 第３のＭＯＳトランジスタとしてのＮＭＯＳトラ
ンジスタ Ｍ３ 第２のＭＯＳトランジスタとしてのＮＭＯＳトラ
ンジスタ Ｍ４ 第４のＭＯＳトランジスタとしてのＮＭＯＳトラ
ンジスタ Ｍ５ 第１の制御用ＭＯＳトランジスタとしてのＮＭＯ
Ｓトランジスタ Ｍ７ 第２の制御用ＭＯＳトランジスタとしてのＮＭＯ
Ｓトランジスタ ＶCC 第１の直流電源としての高電位電源 ＶG 出力電圧
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−62477（ＪＰ，Ａ) 特開 平５−342869（ＪＰ，Ａ) 特開 昭56−129358（ＪＰ，Ａ) 特開 平３−141669（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H02M 3/07
Claims (5)
- 【請求項１】 電圧値が異なる第１及び第２の直流電源
と、 第１及び第２のコンデンサと、 前記第１及び第２の直流電源を前記第１のコンデンサに
供給して当該コンデンサを充電するための第１及び第２
のＭＯＳトランジスタと、 前記第１のコンデンサの電荷を放電させるとともに、そ
の放電電荷を前記第２のコンデンサに供給して当該コン
デンサを充電するための第３及び第４のＭＯＳトランジ
スタとを備え、前記第１及び第２のＭＯＳトランジスタ
の対と、第３及び第４のトランジスタの対とを交互にオ
ンオフさせて前記第１のコンデンサの充放電及び前記第
２のコンデンサの充電を行い、前記第２のコンデンサの
一端から出力電圧を得るようにしたＤＣ／ＤＣコンバー
タにおいて、 前記第１〜第４のＭＯＳトランジスタのうち一つの特定
のトランジスタのバックゲートに印加する電圧は可変で
あり、それ以外の３つのトランジスタのバックゲートに
印加する電圧は固定されていることと、 前記特定トランジスタのオン時には、当該トランジスタ
のソースに印加されている電圧をバックゲートに印加し
て当該トランジスタのオン抵抗を低下させるための第１
の制御用ＭＯＳトランジスタと、 前記特定ＭＯＳトランジスタのオフ時には、前記第１，
第２の直流電源及び出力電圧のうち、当該トランジスタ
による寄生バイポーラトランジスタの生成が防止される
電圧をバックゲートに直接印加するための第２の制御用
ＭＯＳトランジスタとを備えるＤＣ／ＤＣコンバータ。 - 【請求項２】 前記第１のコンデンサは、２つの電極の
うち、一方の電極から前記第１の直流電源の電荷を充電
し、 前記第２のコンデンサの一方の電極は第２の直流電源又
は出力端子に、他方の電極は出力端子又は第２の直流電
源にそれぞれ接続され、該第２のコンデンサは第１のコ
ンデンサの前記一方の電極から放電される電荷を自身の
一方の電極を介して充電し、その充電電圧を出力電圧と
して出力することと、 前記第１のＭＯＳトランジスタは、第１のコンデンサの
前記一方の電極と第１の直流電源との間に接続され、 前記第２のＭＯＳトランジスタは、第１のコンデンサの
他方の電極と前記第２の直流電源との間に接続され、 前記第３のＭＯＳトランジスタは、第１のコンデンサの
前記一方の電極と第２のコンデンサの前記一方の電極と
の間に接続され、 前記第４のＭＯＳトランジスタは、第１のコンデンサの
他方の電極と第２のコンデンサの前記他方の電極との間
に接続され、 第１及び第２のＭＯＳトランジスタをオン、第３及び第
４のＭＯＳトランジスタをオフさせて、第１のコンデン
サの前記一方の電極を第１の直流電源に接続させるとと
もに、第１のコンデンサの他方の電極を第２の直流電源
に接続させて第１のコンデンサを充電し、 第１及び第２のＭＯＳトランジスタをオフ、第３及び第
４のＭＯＳトランジスタをオンさせて、第１のコンデン
サの前記一方の電極を第２のコンデンサの前記一方の電
極に接続させ、前記第１のコンデンサから放電される電
荷にて第２のコンデンサを充電するものである請求項１
に記載のＤＣ／ＤＣコンバータ。 - 【請求項３】 前記第２の制御用ＭＯＳトランジスタに
てバックゲートに前記出力電圧が印加される特定ＭＯＳ
トランジスタは、そのバックゲートとドレイン間に第２
の制御用ＭＯＳトランジスタとともにオン・オフ動作す
る起動時の制御用ＭＯＳトランジスタを接続している請
求項１又は２に記載のＤＣ／ＤＣコンバータ。 - 【請求項４】 前記特定ＭＯＳトランジスタがオフする
場合、前記第２の制御用ＭＯＳトランジスタは前記第４
のＭＯＳトランジスタより先にオンする請求項１〜３の
いずれか一項に記載のＤＣ／ＤＣコンバータ。 - 【請求項５】 半導体基板に形成されたＮＭＯＳトラン
ジスタをオンさせて、ＮＭＯＳトランジスタを介してコ
ンデンサに電荷を充電又はコンデンサの電荷を放電する
時のＮＭＯＳトランジスタのバックゲート電圧の制御方
法において、 前記ＮＭＯＳトランジスタのオン状態のとき、バックゲ
ート電圧の値とソース 電圧の値を同じにし、 前記ＮＭＯＳトランジスタのオフ動作に基づいてドレイ
ン電圧の値が下がるとき、バックゲート電圧をドレン電
圧より常に低い値で下げるようにしたＮＭＯＳトランジ
スタのバックゲート電圧の制御方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08757394A JP3282915B2 (ja) | 1994-03-31 | 1994-03-31 | Ｄｃ／ｄｃコンバータ及びｎｍｏｓトランジスタのバックゲート電圧の制御方法 |
| US08/412,112 US5502629A (en) | 1994-03-31 | 1995-03-28 | DC-DC converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08757394A JP3282915B2 (ja) | 1994-03-31 | 1994-03-31 | Ｄｃ／ｄｃコンバータ及びｎｍｏｓトランジスタのバックゲート電圧の制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07274489A JPH07274489A (ja) | 1995-10-20 |
| JP3282915B2 true JP3282915B2 (ja) | 2002-05-20 |
Family
ID=13918750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08757394A Expired - Fee Related JP3282915B2 (ja) | 1994-03-31 | 1994-03-31 | Ｄｃ／ｄｃコンバータ及びｎｍｏｓトランジスタのバックゲート電圧の制御方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5502629A (ja) |
| JP (1) | JP3282915B2 (ja) |
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|---|---|---|---|---|
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